JPS60124094A - 差動センスアンプ - Google Patents

差動センスアンプ

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JPS60124094A
JPS60124094A JP59235328A JP23532884A JPS60124094A JP S60124094 A JPS60124094 A JP S60124094A JP 59235328 A JP59235328 A JP 59235328A JP 23532884 A JP23532884 A JP 23532884A JP S60124094 A JPS60124094 A JP S60124094A
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JP
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differential
transistor
lead
output
sense amplifiers
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JP59235328A
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English (en)
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バリー　エイ．ホバーマン
ウイリアム　イー．モス
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MONORISHITSUKU MEMORY ZU Inc
MONORISHITSUKU MEMORY-ZU Inc
Original Assignee
MONORISHITSUKU MEMORY ZU Inc
MONORISHITSUKU MEMORY-ZU Inc
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は集積回路に関するものであって、特に、データ
をストアしているセルからの小さな差動信号を受け取る
と共にこの小さな差動信号を、所望により、他の回路に
使用するのに適した高インピーダンス又は低インピーダ
ンスの何れかの出力信号へ変換させるのに適した新規な
センスアンプに関するものである。
集積回路及び集積回路メモリであって、データを嵌わす
低レベル差動信号を供給するものは従来公知である。こ
の様な回路は、通常、フリツノフロッグと、先入れ先出
しく　ＦＩＦＯ）メモリと、エンツタ結合論理（ＥＣＬ
　）デバイス等ヲ有シている。本発明に関連する先行技
術としては本願出願人であるモノリシックメモリーズ、
インコーポレイテッドＶｃｌｌ渡されている発明者Ｍｏ
５ｓの１９７９年４月２４日に発行された米国特許第４
．１５１，６０９号がある。上記Ｍｏ　ｓ　ａ特許は、
複数個の２進数（ビット）をストアする為の同複数個の
データセルを具備した独特な先入れ先出しメモリを開示
している。Ｍｏ　Ｂ　Ｉ特許に開示されている各データ
セルは、本願の第１図に示した如きパイステーブルラッ
チを有している。又、メモリセルとして機能するのに適
切な新規なパイステーノルラッチが、これも本願出願人
であるモノリシックメモリーズ、インコーホレイテッド
に嬢渡されている「メモリセル及びアレイ」という名称
の発明者Ｈａｂｓｒｍａｎ及びＭｏ５ｓによる米国特許
出願に開示されている。尚業者等にとって明らかな如く
、多数のこの様なパイステーブルラッチが存在している
か又はデジタル情報をストアする目的の為に使用するこ
との可能な如く構成することができるものではあるが、
１例として第１図のセルに付いて説明する。パイステー
ブルラッチｌＯは２重エミッタＮＰＮ　）ランｐｘ夕１
１及び１２を有しておシ、トランジスタ１１のエミッタ
１３とトランジスタ１２のエミッタｌ４と１２共にワー
ド線１９に接続されている。ワード線１９はセルへの制
御線として機能する観のであシ、それが高状態（論理１
１通常２．５カルト）であると、セルＩＯは”受信・ス
トア”動作モードとな如、その前のセルからデータを受
け取υ且つ該前のセルから次のデータを受け取る迄その
データをストアする。逆に、ワード線１９が低状態（論
理０、通常０．６　＆ルト）であると、セル１０はその
データを次のセルへ供給し、このデータは次のセルヘコ
ビーされてストアされる。
Ｆランラスタ１１０ベース１フはトランジスタ１２のコ
レクタ２１へ接続されておシ、同様にトランジスタ１２
のペース１８はトランジスタ１１のコレクタ２０へ接続
されている。重要なことであるが、所望によシ、トラン
ジスタ１１及び１２は、一層高速のスイッチング速度従
って一層高速のメモリデバイスを提供するショットキー
トラン２スタを有している。トランジスタ１１　、１２
のコレクタ２０　、２１は、夫々、抵抗２２　、２３を
介してあの供給電圧ｖｃｃへ接続されている。コレクタ
２０　、２１は、夫々、リード２６　、２７及びショッ
トキーダイオード２４　、２５を介して次のセル（不図
示）のエミッタへ接続されている。トランジスタ１１　
、１２のエミッタ１５　ｅ　１６は、前のセルの中に設
けられているショットキーダイオードを介して前のセル
（不図示）の交差供給したトランジスタのコレクタへ接
続されている。
前のセルからセル１０内にデータを受信する場合に、ワ
ード８１９が高状態とされ且つ前のセル（不図示）のワ
ード線を低状態とする。このデータをセル１０内にスト
アする場合には、ワード線１９を高状態とし、前のワー
ドのワード線を高状態とすることによって新たなｒ−夕
がセル１０へ転送されない様にする。セル１０がそのデ
ータを次のセル（不図示）内に書き込む場合には、ワー
ド線１９は低状態とされる。
セル１０内ストアされているデータを読み取る為には（
セルｌＯがＦＩＦＯメモリの最下端セルであるか又は個
別的なセルであると仮定して）、リード２６及び２７上
の電圧を検査する。リード２６及び２７間の差動電圧が
正の場合（即ち、リード２７がリード２６に比べて正）
、論理ｌがストアされ、逆に、リード２６と２７との間
の差動電圧が負の場合（即ち、リード２７がリード２６
に比べて負）、論理０がストアされる。通常、リード２
６及び２７間の差動電圧は室温において±４５０　ｍＶ
のオーダでｔｂ、高温（例えば、集積回路装置を約１２
５℃の周囲温度下で動作させる場合）において±２００
　ｍＶのオーダーである。この様な比較的小さな差動電
圧は、例えば広範囲に使用されているトランジスタ・ト
ランジスタ・ロジック（ＴＴＬ　）装置等の如き他の回
路ｒ／Ｃおいて直接使用するのに適したものでないこと
が多い。従って、との差動電圧に電圧変換を施こして、
ＴＴＬ装置等の如き外部回路において直接使用するのに
適したレベルとすることが必要でおる。
前掲したＭｏｍａ％許は独特の出力バッファラッチ７１
を開示しておシ、それはパイステーブルラッチからの差
動出力電圧をＴＴＬデバイスによって使用するのに適し
たレベルへ変換する場合に好適である。興味あることと
しては、Ｍｏ５ｓ％許の出力バツ７アラツチ７１は又ラ
ッチとしても機能し、従って一時的にデータをストアす
ることが可能である◎ Ｍｏａｎ特許の出現後、このタイプの出力バッファラッ
チは低電圧差動データ信号を他の回路において使用する
のに適した信号へ変換する為に他の者によっても使用さ
れている。しかしながら、これらのタイプの従来のセン
スアンプは、センスする為に受け取られた極めて小さな
差動電圧がセンスアンプを構成する部品に極めて厳しい
公差を維持することを必要とするという欠点を持つもの
であることが多い。このことは設計エンジニアにとって
負担となるばかシか、半導体装置を製造する場合に良く
あることであるが、精密な抵抗値や、ドーピングレベル
や、スレッシュホールド電圧等を得ることが不可能であ
るか又は極めて慎重且つ高価表製造工程によつてのみ得
ることが可能であるに過ぎない。製造中にこの様な詳細
な事項に注意を払っていても、厳格な公差は維持されな
いことが多く、その結果、歩留ジが低下し、これらの装
置を製造するコストが増加される。
本発明は以上の点に鑑みなされたものであって、上述し
た如き従来技術の欠点を解消し、例えばデータをストア
するメモリセルからの小さな差動入力信号を受信する新
規なセンスアンプを提供することを目的とする。本差動
センスアングは前記差動入力信号に応答して１対の出力
リード上に差動インピーダンスを供給する。本発明の１
実施形独においては、差動センスアンプが選択的にイネ
ーブルされる手段を有してお〕、それがディスエーブル
されると両差助出力リード上に高インピーダンスを与え
る。
以下、添付の図面を参考に本発明の具体的実施の態様に
付いて詳細に説明する。
第２図は、本発明の１実施形態に基づいて構成された２
個の差動センスアンプを示し友概略図でおって、所望に
よジ、本発明に基づいて構成される１個又はそれ以上の
センスアンプと共に使用することの可能な関連する回路
も共に示しである。第２図は、本発明の１実施例に基づ
いて構成されたセンスアンプ３０ｍ及び３０ｂを示して
いる。センスアンｆ３０ａはＮＰＮショットキートラン
ジスタＱ３４　＃　Ｑ３５を有しておシ、夫等のペース
は抵抗Ｒ３５（通常、３０にΩ）を介して共に正の電源
電圧Ｖｃｃ（通常、５ｖ）に接続されている＠トランジ
スタＱ３４のエミッタ及びトランジスタＱ３５のエミッ
タは夫々リード３０ａ”１及び３０ｍ−２を介して、例
えば第１図に示したメモリセルの如き、メモリセルから
差動信号電圧を受け取る。トランジスタＱ３４及びＱ３
５のコレクタは、夫々、出力リード３ｏ−３及び３ｏ−
４へ接続されておシ、これらの出力リード上に出力バッ
ファ３１の如き付加的な回路及び出力データラッチ３２
への差動インピーダンスを供給する。本明細書において
は、出力バッファ３１が示されておシ、それはリード３
０−３上の信号を受け取シ、且つこの信号に応答して、
ＴＴＬ回路と共に使用するのに適した出力端子４０上に
出力電圧Ｖｏｕｔを提供する。当然に理解されることで
あるが、出力バッファ３１を使用する必要は無く、且つ
リード３０−３及び３０−４上の信号電圧を単独又は組
み合せて使用し多数の他の回路の任意の１つへ信号を供
給することが可能である。例えば、リード３０−３及び
３０−４上の差動信号インピーダンスも又データ出力ラ
ッチ３２に接続して示されておυ、この場合、入力信号
リード対３０ｍ−１ｅ３０龜−２及び３０ｂ−１、３０
ｂ−２上に受け取られるデータ状態の遷移中に適切な信
号が出力バッファ３１へ供給されることを確保している
。
差動センスアンプ３０ａに付いて説明すると、複数個の
ダイオードＤ７９〜Ｄ８２がトランジスタＱ３４及びＱ
３５のペースに接続されている。ダイオードＤ７９〜Ｄ
８２は夫々のカソード３０ｍ−５〜３０ｍ−８上に制御
信号を受け取シ、該制御信号は選択的に差動センスアン
ｆ　３０＆をイネーブルさせる。イネーブルされると、
差動センスアンプ３０ａはその入力リード３０ａ−１、
３０ａ−２上に差動信号電圧として供給されたデータを
センスし、その出力リード３０−３　ｅ　３０−４上に
低インピーダンス／高インピーダンス差動出力信号を供
給する。ダイオードＤ７９〜Ｄ８２は、夫々、端子３０
ａ−５〜３０ｍ−８上に受け取られた制御信号を論理Ａ
ＮＤ操作において結合させるべく機能する。端子３０ａ
−５〜３０ｍ−８に印加される制御信号が全て論理ｌで
ある場合にのみ、差動センスアンプ３０ｍはイネーブル
される。端子３０ｍ−５〜３０ｍ−８に印加される制御
信号の何れかが論理０であると、トランジスタＱ３４及
びＱ３５のペースは低状態とされ、従ってトランジスタ
Ｑ３４　、　Ｑ３５はターンオンすることを防止され、
差動センスアンｆ　３０ａ　Ｂ　ｆ”イスニーゾルされ
両市力リード３０−３及び３０−４上に高インピーダン
スを供給する。
差動センスアンプ３０−ｂは差動センスアンプ３０ｍと
同様に機能し、入力端子３０ｂ−１及び３０ｂ−２上の
差動入力信号を受け取シ且っ出力リード３０−３及び３
０−４上に出力信号を供給する。端子３０に＋−５〜３
０ｂ−８に印加される全ての制御信号が論理ｌである場
合に差動センスアンプ３０ｂがイネ−ゾルされる。逆に
、端子３０ｂ−５〜３０ｂ−８に印加される制御信号の
何れかが論理０であると差動センスアンプ３Ｑｂがディ
スエーブルされる。
本発明に基づいて任意の数の差動センスアンプを構成す
ることが可能でアシ、且つ任意の与えられた時間に差動
センスアンプの選択した１個のみをイネーブルさせる為
の適宜の制御信号を使用して１対の出力リード３０−３
及び３０−４へ接続させることが可能である。一方、任
意の与えられ九時間に１個を越えた数の差動センスアン
プをイネーブルさせることが可能であυ、その際に夫等
の出力リード上に複数個のイネーブルされ九センスアン
プによって受け取られるデータに関して論理操作を行な
うことによって得られる信号を供給する。１個の差動セ
ンスアンプがイネーブルされる場合には、ディスエーブ
ルされている差動センスアンプが出力リード３０−３及
び３０−４　Ｋ対して高インピーダンスを与え、且つ１
個のイネーブルされた差動センスアンプが出力リード３
０−３　、３０−４の選択した１つに高インピーダンス
を与えると共に他方の出力リードへ低インピーダンスを
与える。どちらの出力リードがイネーブルされた差動セ
ンスアンプから低インピーダンスを受け取るかというこ
とは、イネーブルされた差動センスアンプによって受け
取られる差動信号電圧の状態によって決定される。
例えば、差動センスアンプ３０−ａがイネーブルされ且
つ差動センスアンプ３０−ｂがディスエーブルされるも
のと仮定する。この場合に、制御端子３０ｂ−５〜３０
ｂ−８Ｋ印加される制御信号の何れか１つ又はそれ以上
が論理Ｏであシ、その際にトランジスタＱ３６　、　Ｑ
３７のベースを低状態とすることによって差動センスア
ンプ３０ｂｔ−ｙ’イスｘ　−ｆルさせ、その際にトラ
ンジスタＱ３６及ヒＱ３７をターンオフさせる。トラン
ジスタＱ３６及びＱ３７がターンオフされると、トラン
ジスタＱ３６　＃　Ｑ３７のコレクタとエミッタ間に電
流が流れることか無く、従ってトランジスタＱ３６及び
Ｑ３７は夫々出力リード３０−３及び３０−４へ高イン
ピーダンスを与える。同時に、制御端子３０ｍ−５〜３
０ｍ−８に印加される全ての制御信号は論理ｌでなけれ
ばならず、その際にトランジスタＱ３４゜Ｑ３５のベー
スを高状態とさせる。トランジスタＱ３４及びＱ３５の
ベースが高状態であると、端子３０ｍ−１及び３０ｍ−
２に印加される差動信号データがトランジスタＱ３４及
びＱ３５のどちらをターンオンさせるかということを決
定する。例えば、入力端子３０ｍ−１及び３０ｍ−２へ
印加される差動信号電圧が正であると、それは論理ｌで
あることを嵌わすが（即ち、入力端子３０ｍ−２が入力
端子ａｏａ−ｔに関して正）、トランジスタＱ３４のベ
ース・エミッタ接合が順方向バイアスとなシ、トランジ
スタＱ３４は導通状態となる。同様に、トランジスタＱ
３５のベース◆エミッタ接合は順方向バイアスとはされ
ず、トランジスタＱ３５はターンオフされる。従って、
論理１入力信号に応答して、差動センスアンプ３０ｍか
ら出力リード３０−３は低インピーダンスを受け、且つ
出力リード３０−４は高インピーダンスを受ける。
逆に、差動センスアンプ３０ａがイネーブルされ且つ論
理０（即ち、端子３０ｍ−２が端子３０ｍ−１に関し負
）を表わす負の差動入力信号が入力端子３０＆−１及び
３０ｍ−２上に受け取られると、トランジスタＱ３５の
ベース・エミッタ接合は順方向バイアスされ且つトラン
ジスタＱ３５はターンオンされ、又トランジスタＱ３４
のベース・エミッタ接合は順方向バイアスされず、トラ
ンジスタＱ３４はターンオフされる。従って、リード３
０ｂ−１及び３０＆−２上の論理０差動入力信号に応答
して、センスアンｆ３０ａは出力リード３０−３へ高イ
ンピーダンスを与え出力リード３０−４へ低インピーダ
ンスを与える。
差動論理信号の状態をセンスする為に使用される従来の
センスアンプと比較して、本発明の差動センスアンプは
極めて敏感であシ、比較的小さな差動入力信号電圧に応
答してその出力リード上にインピーダンスにおける明確
に確定された変化を与える。論理Ｏ状態と論理１状態と
の間の出力リード３０−３及び３０−４上のインピーダ
ンス差は数倍（通常、５以上）のオーダーである。この
ことは従来の差動センスアンプと対比されることであっ
て、従来のアンプでは、出力リード上には基本的には何
のインピーダンス変化も無く、単に論理ｌと論理０との
間の出力リード上の差動電圧における小さな変化がセン
スされるのみである。従来の回路にはこの様な限定があ
るので、多くの従来の回路の場合、広範囲の温度に渡っ
て動作すると共に広範囲の電源供給電圧に渡って動作す
ることを確保する様に、スタンダードな半導体製造技術
及び公差を使用して設計し製造することは極めて困難で
ある。
本発明の新規な差動センスアンプに対するｌ使用例に付
いて説明するが、この点に関し第２図の出力バッファ３
１を参考に説明する。出力バッファ３１は、信号電圧を
受け取シ且つ出力端子４０上Ｉｃ　ＴＴＬコンｉ４チプ
ルな出力信号Ｖ。ｕｔを供給する為に使用される典型的
な出力バッファである。出力イネーブル信号（ＯＥ　）
は出力バッファ３１を選択的にイネーブルすべく機能す
る。出力バッファ３１はショットキーダイオードＤ９５
を介して出力リード３０−３から入力リード３３上にシ
ングルエンデツド信号を受け取る。リード３〇−３上の
論理Ｏ出力信号に応答して（高インピーダンス）１ダイ
オードＤ９５は順方向・９イアスとはされない。ｖｃｏ
とり−ド３３との間に接続されている抵抗Ｒ４１によっ
て入力リード３３が高状態とされ、ショットキートラン
ジスタＱ４０がターンオンジ、従ってトランジスタＱ４
１をターンオンされ、それによシトランジスタＱ４２が
ターンオンし、出力端子４０を低状態とさせる。又、ト
ランジスタＱ４１がオンすると、トランジスタＱ４１の
コレクタにはトランジスタＱ４５及びトランジスタＱ４
６の両方をターンオンさせるのに十分な電圧は無く、従
ってトランジスタＱ４６はオフ状態を維持する。従って
、Ｖｏｑｔは差動センスアンプ３０ｍ及び３０ｂからの
出力リード３０−３上の論理０（高インピーダンス）信
号に応答するＴＴＬ低状態（通常、０．３Ｖ）である。
逆に、これらの差動センスアンプによって論理ｌ（低イ
ンピーダンス）が出力リード３０−３上に与えられると
、ショットキーダイオードＤ９５が順方向バイアスされ
、入力リード３３が低状態となって全てのトランジスタ
Ｑ４０　＊　Ｑ４１　ｔ　Ｑ４２をターンオンするのに
不十分な電圧レベルとなシ、従ってトランジスタＱ４２
はオフ状態を維持する。同様に、トランジスタＱ４１が
部分的にターンオンされるに過ぎない場合には、トラン
ジスタＱ４１のコレクタは十分に高状態となシ、両トラ
ンゾスタＱ４５及びＱ４６をターンオンさせ、その際Ｖ
ｃｖｃｏから抵抗Ｒ４４及びトランジスタ４４６を介し
て出力端子４０へ至る電流径路を与える。従って、出力
信号Ｖ。ｕｔはＴＴＬ高状態（通常、３、ＯＶ　）であ
る。
興味あることであるが、センスアンプの適切な動作を維
持する為に必要とされるセンスアンプの入力リードへ印
加される差動入力信号の共通モード電圧には上限がある
。この上限は、差動信号源及びセンスアンプの出力リー
ドが接続される回路の両方に依存する。この上限の元は
、順方向に飽和した状態における出力リード３０−３及
び３０−４の選択した１つへ低インピーダンスを与える
べくトランジスタの動作点を維持することの必要性であ
る（センスアンｆ３０ｍの場合はトラ７ノスタＱ３４又
はＱ３５の何れか１方、センスアンｆ　３０ｂの場合は
トランジスタＱ３６又はＱ３７の何れか１方）。仁の共
通モード限界のことを注意し忘れると、トランジスタが
低インピーダンスを与えて、ペース・コレクタ接合が順
方向バイアスされペース・エミッタ接合が順方向されな
い状態となυ、その結果低インピーダンス出力リードか
らの所望の電流吸込みを得る代わシに低インピーダンス
出力リードに対する電流湧き出しが得られる。
本発明の差動センスアンプの更に別の使用例に付いて、
第２図のデータ出力ラッチ３２を参考に説明する。最初
に、論理ｌがデータ出力ラツチ３２内にストアされた場
合の例に付いて考察する。この場合、トランジスタＱ３
８はオフで、トランジスタＱ３９はオンである。トラン
ジスタＱ３９がオンであると、トランジスタＱ３９のコ
レクタが低状態で、ダイオードＤ８９のアノードが十分
に低状態に保持され、トランジスタＱ３８のペース・エ
ミッタ接合は順方向・ヤイアスとなることを防止され、
その際にトランジスタＱ３８はオフ状態に維持される。
逆に、論理０がデータ出力ラッチ３２内にストアされる
と、トランジスタＱ３９はターンオンされ且つトラン２
スタＱ３８はオンされる。トランジスタＱ３８がオンで
あると、そのコレクタは低状態であシ、従ってダイオー
ド０９０のアノードを十分に低状態に維持しｔう／Ｓ）
スタＱ３９がターンオンされることを防止する。自身の
リードをリード３０−３及び３０−４へ接続した差動セ
ンスアｙｆの全てがダイスエーブルされると、両出力リ
ード３０−３及び３０−４が高インピーダンスとなｐｌ
その際にデータ出力ラッチ３２内にストアされているデ
ータが変化することを防止する。しかしながら、出力り
一ド３０−３及び３０−４上の論理０に応答して（即ち
、出力リード３０−３が高インピーダンスで出力リード
３０−４が低インピーダンス）、ダイオードＤ９１がタ
ーンオンされ、その際にダイオードＤ９０のアノードを
低状態とさせ、且つトランジスタＱ３９のベース◆エミ
ッタ接合が順方向バイアスされることが防止され、従っ
てトランジスタＱ３９がターンオフされる。又、トラン
ジスタＱ３９がターンオフされ且つ出力リード３ｏ−３
が高インピーダンスであると、ダイオードＤ８９のアノ
ードが高状態となシ、従ってトランジスタＱ３８のペー
ス・エンツタ接合を順方向バイアスすると共にトランジ
スタＱ３８をターンオンさせる。トランジスタＱ３９が
ターンオフし、トランジスタＱ３８がターンオンすると
、論、理０がデータ出力ラッチ３２内にストアされる。
逆に、出カリ−）’　３０−３及び３０−４上で得られ
る論理ｌ出力信号に応答して（即ち、出力リード３ｏ−
３が低インピーダンスで出力リード３０−４が高インピ
ーダンス）、ダイオードＤ８７がターンオンされ、従っ
てダイオードＤ８９のアノードを低状態としトラン２ス
タＱ３８のペース・工建ツタ接合を順方向バイアスさせ
るのに不十分表レベルとさせ、従ってトランジスタＱ３
８をターンオフさせる。
又、トランジスタＱ３８がターンオフし、且つ出力リー
ド３０−４が高インピーダンスであると、ダイオード０
９０のアノードが高状態となシ、従ってトランジスタＱ
３９０ペース・エンツタ接合を順方向バイアスさせると
共にトランジスタＱ３９をターンオンさせる。トランジ
スタＱ３９がターンオンしトランジスタＱ３８がターン
オフすると、論理ｌがｒ−タ出力ラツチ３２内にストア
される。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図はメモリセルとして機能する従来のパイステーブ
ルラッチの概略図、第２図は本発明の１実施例に基づい
て構成された新規なセンスア／ｆ及び説明の為に設けた
付随回路の概略図、である。 （符号の説明） ３０：センスアン７’３１：出力パッファ３２：出力デ
ータラッチ インコーポレイテッド

Claims (1)

  1. 【特許請求の範囲】 １６　小さな差動信号電圧を受け取る入力手段と、差動
    インピーダンス出力信号を供給する出力手段とを有する
    ことを特徴とする差動センスアンプ。 区　上記第１項において、前記入力手段が第１信号電圧
    を受け取る第１リードと第２信号電圧を受け取る第２リ
    ードとを有してお如、且つ前記第１信号電圧と前記第２
    信号電圧との間の差が前記差動入力信号であることを特
    徴とするセンスアンプ・ ３、上記第２項において、前記第１入カリードに接続し
    た第１電流処理端子と前記第１出力リードに接続した第
    ２電流処理端子と制御端子とを具備した第１ｈランジス
    タが設けられておシ、前記第２人力リードに接続した第
    １電流処理端子と前記第２出力リードに接続した第２電
    流処理端子と前記第１トランジスタの前記制御端子に接
    続した制御端子とを具備した第２トランジスタが設けら
    れており１前記第１トランジスタと第２トランノスタの
    前記制御端子へ第１選択電圧を印加する手段が設けられ
    ておシ、前記第２人力リードに印加される前記電圧が前
    記第１入カリードに印加される電圧よシも小さい場合の
    負の差動入力信号に応答して前記第１出力リードが高イ
    ンピーダンスを与えると共に前記第２出力・リードが低
    インピーダンスを与え、且つ前記第１入カリードに印加
    される前記信号電圧が前記第２人力リードに印加される
    前記信号電圧よシも正でない場合の正の差動信号電圧に
    応答して前記第１出力リードが低インピーダンスを与え
    ると共に前記第２出力リードが高インピーダンスを与え
    ることを特徴とするセンスアンｆ。 ４、上記第３項において、前記第１トランジスタ及び第
    ２トランジスタの制御端子へ第２選択電圧を印加する手
    段が設けられておシ、前記ｇｌ）９ンジスタ及び第２ト
    ランゾスタがターンオンすることを防止し、その際に前
    記第１出力リード及び第２出力リードの両方に高インピ
    ーダンスを与えることを特徴とするセンスアンプ。 ５、上記第４項において、複数個の差動入力信号を受け
    取る為に一連の多重操作されるセンスアンプが設けられ
    てお９、前記複数個の差動センスアンプの各々の第１出
    力リードが共通接続されると共に前記複数個の差動セン
    スアンプの各々の前記第２出力リードが共通接続されて
    おシ、且つ前記複数個の差動センスアンプの選択した１
    つをイネーブルさせる手段が設けられておシ、イネ−ゾ
    ルされる差動センスアンプに印加される差動入力信号に
    応答して前記第１及び第２出力リードの選択し７’ｃ１
    つに前記複数個の差動センスアンプの選択した１つが低
    インピーダンスを与え且つ前記複数個のセンスアンプの
    残シのものがディスニーゾルされて、その際に前記出力
    リード上に何等影響を与えるととが無いことを特徴とす
    るセンスアンプ。 ６、上記第４項において、複数個の差動入力信号を受け
    取る為に一連の多重操作されるセンスアンプが設けられ
    ておシ、前記複数個の差動センスアンプの各々の前記第
    １出力リードが共通接続されると共に前記複数個の差動
    センスアンプの各々の前記第２出力リードが共通接続さ
    れておシ、前記複数個の差動センスアンプの選択した１
    つをイネ−ノルさせる手段が設けられておシ、イネ−ツ
    ルされる差動センスアンプに印加される差動入力信号に
    応答して前記第１及び第２出力リードの選択した１方又
    は両方に前記複数個の差動センスアンプの前記選択した
    ものが低インピーダンスを与え且つ前記複数個のセンス
    アンプの残シのものがディスニーゾルされて、その際に
    前記出力リード上に何等影響を与えるξとが無いことを
    特徴とするセンスアンプ。 ７、上記第４項において、前記トランジスタがショット
    キートランジスタであることを特徴とするセンスアンプ
    。
JP59235328A 1983-11-10 1984-11-09 差動センスアンプ Pending JPS60124094A (ja)

Applications Claiming Priority (2)

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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60119730A (ja) * 1983-11-30 1985-06-27 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション ポリイミド誘導体薄膜の形成方法
US4599136A (en) * 1984-10-03 1986-07-08 International Business Machines Corporation Method for preparation of semiconductor structures and devices which utilize polymeric dielectric materials
US4568601A (en) * 1984-10-19 1986-02-04 International Business Machines Corporation Use of radiation sensitive polymerizable oligomers to produce polyimide negative resists and planarized dielectric components for semiconductor structures
US4654120A (en) * 1985-10-31 1987-03-31 International Business Machines Corporation Method of making a planar trench semiconductor structure
JPH069222B2 (ja) * 1986-01-07 1994-02-02 日立化成工業株式会社 多層配線構造の製造法
JPS62183127A (ja) * 1986-02-06 1987-08-11 Fuji Electric Co Ltd 半導体素子の製造方法
US4886573A (en) * 1986-08-27 1989-12-12 Hitachi, Ltd. Process for forming wiring on substrate
DE4300765C1 (de) * 1993-01-14 1993-12-23 Bosch Gmbh Robert Verfahren zum Planarisieren grabenförmiger Strukturen
TWI311142B (en) * 2006-10-18 2009-06-21 Eternal Chemical Co Ltd Amic acid ester oligomer, precursor composition for polyimide resin containing the same, and uses

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS503498B2 (ja) * 1971-09-18 1975-02-05
DE2411682C2 (de) * 1973-04-03 1982-10-07 Hughes Aircraft Co., Culver City, Calif. Acetylensubstituierte Polyimid-Oligomere
US3985597A (en) * 1975-05-01 1976-10-12 International Business Machines Corporation Process for forming passivated metal interconnection system with a planar surface
JPS5213833A (en) * 1975-07-07 1977-02-02 Kubota Ltd Reaperrbinder
JPS5811449B2 (ja) * 1977-05-23 1983-03-03 ヒュ−ズ・エアクラフト・カンパニ− アセチレン置換ポリイミドオリゴマ−より硬化された樹脂を製造する方法
DE3060913D1 (en) * 1979-05-12 1982-11-11 Fujitsu Ltd Improvement in method of manufacturing electronic device having multilayer wiring structure
JPS5761023A (en) * 1980-06-20 1982-04-13 Nasa Polyimide prepolymer, polyimide and composition for polyimide resin reinforcing fibrous material
US4367119A (en) * 1980-08-18 1983-01-04 International Business Machines Corporation Planar multi-level metal process with built-in etch stop
GB2107926A (en) * 1981-10-13 1983-05-05 Monolithic Memories Inc Semiconductor device and method of manufacture
JPS60119730A (ja) * 1983-11-30 1985-06-27 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション ポリイミド誘導体薄膜の形成方法

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EP0143963A2 (en) 1985-06-12
DE3485828T2 (de) 1993-03-11

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