JPS5949620A - 電源スレツシユホ−ルド活性化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、共通電源に依存づる複数個の回路装置乃至は
副回路のオン動作及びオフ動作をシーケンス制卸ダる為
の新規な電源スレッシュホールド活性化回路に関するも
のである。本発明は、特に、共通電源のパワータウン、
パワーアップ及びパワーアウト遷移期間中に於いて共通
パストライステー１−（３状態）出力装置の高７即ち高
インピーダンス第３状態を維持づる為の１−ライステー
トイネーブル回路に適用可能なものである。更に一般的
に説明づると、本発明は、回路の一部を活性状態に相持
Ｕねばならないような場合の全ての適用場面に於いて有
用なものであり、又従来の電源がパワー；マ１移期間中
であるとかパワー停止状態にある１９合にバックアップ
電源を導入する任な場合に有用なものである。

甲−の接続轢又（ま共通バスへ２個以上の出力端が接続
されている電子回路前・成に於いては、トライス“アー
ト出力装置を使用する事が必要である。

−＝例どして、従来のフエアチアイルドアドバンストシ
ョットキー１］Ｌ３状態又はトライスデー１〜出力制ｔ
ｌＴＩ　Ｌ”置を第１図に示しである。この様な］−１
’　Ｌ　ｌ−ライスチー１・出力グーを−を用いて幾゛
つかの要素又はステージを構成することが可能である。

高電圧レベルにある電′ＰＡＶ匡から電流を引き出寸プ
ルアップ要素は、トランジスタＱ１２及びＱ１３で構成
されており、これら２つのトランジスタはダーリントン
電流源を形成している。このダーリントン電流源は、電
ｔ　Ｖ　ｃｃから出力ＯＮ　Ｖ　ｏｕｔへ電流を供給す
る。プルダウン要素、即ち出力端Ｖ　ａｏｙから電流及
び電圧を接地ヘシンクするステージは、１−ランジスタ
Ｑ１６を具備した従来のスクエアリング回路をそのベー
スに接続したｔ・ランジスタＱ１４を有している。第１
図に示した例に於いては、プルダウントランジスタＱ１
４は、更に、出力端Ｖ　ｏｕｒに於いて低から高へ遷移
する期間中にプルダウントランジスタＱ１４のオフ動作
を加速させ且つミラー電流をシンクする為のオフ動作加
速用トランジスタＱ１５とそれと関連したダイオードと
を有している。ステップアップトランジスタＱ１０はフ
ェーズスプリッタトランジスタＱ１１と直列接続されて
おり、論理データ入力端Ｖ　ＩＮに於番ノる入力スレッ
シュホールドを増加させている。　　　　□低レベルＮ
　Ｈ、即ち正論理に於いて２進数Ｏが入力端Ｖ　＋ｊ＋
に供給されろと、高レベル電圧、即ち２進斂１が出力端
Ｖ　ｏｐｒに現れる。この状態に於いて、プルアップ要
素Ｑ１２７；’！びＱ１３は導通状態にあり、高レベル
電圧ＶＩＣがら出力端へは低インピータンス径路となっ
ている。一方、プルタウン要素Ｑ１４は非導通状態にあ
り、低レベル電圧［４１ｆ５接慣ｔ＼の高インピータン
ス径路が形成されてい＜）、。

高しノベル電圧である２進論理１が入力端ＶＩ１１へ供
給されると、低レベル電圧である２進故０が出力端Ｖ朔
に現れる。この状態に於いて、プルアップ要素Ｑ１２及
びＱ１３は非導通状態にあり、従−）で高レベル電圧Ｖ
ｃｃがら出力端へがりて高インピーダンスのブロッキン
グ径路が形成されている。

一方、プルダウン要素Ｑ１４は導通状態にあり、従って
出ツノ端から接地へがけて低−ｒンピーダンズ径路が形
成されている。

第１図に図示した！・ラーｆステー１へ装置の第３状態
、即ち高インピータンス状態は出力イネーブル端子ＯＥ
によって供給される。イネーブルグー１〜からの低レベ
ル沼圧即？３２進数０が端子ＯＥに現れると、１〜ライ
スチー１−装置の活性要素がらベース駆動電流が取り去
られる。従って、端子ＯＥは接地に対し低インピーダン
ス径路を与え、全てのトランジスタが非導通状態となる
。この高インピーダンスの第３状態に於いて、プルアッ
プ要素及びプルダウン要素の両方が出力端Ｖ　ｏｕ＋に
現れる信号に対して高インピーダンス状態どなる。全て
の要素からベース電流が取り去られるので、出ノｊ端は
効果的に全ての外部回路、例えば、出ツノ端ｖ　ｏｕｒ
を接続する事の可能な共通バス等に対して高インピーダ
ンス状態となる。この状態に於いて、１〜ライステート
出力装置は出力端Ｖ　ｏｕｒに於いて電流を吸込んだり
湧き出したりづることが無く、従って実効的にそこにあ
たかも何も存在しないような動作を行なう。この様な１
〜ライスデーｊ−装置は、特に、複数個の出力グー１−
が共通接続されるが又は共通のバス構造へ接続される様
な場合に於いて特に適用可能であると共にＱ？適なもの
である。この様な共通バス応用例に於いては、唯一っの
出力端、即ち共通バス信造体に接続されている第１図に
示した捧なタイプの多数の出力装置の１個のみがそのバ
スの電圧（高又は低）を決定し、一方残りのゲートに対
７るその他の出力端は高インピーダンスの第３状態のま
まとなる。

高レベル電圧である２進数１が出力イネーブル端子ＯＥ
へ供給されている場合には、本出力装置はプルタウン要
素及びプルアップ要素の何れが導通状態にあるかど言う
ことに従って出力＠　Ｖ　ｏｕｒに於いて電流を吸込む
か又は湧き出す２状態出力装置として機能する。注意す
べき事であるが、本出力装置は、水質的には、反転機能
を行なうものであって、入力端Ｖ１「１に於いて２進数
Ｏであると出力端Ｖ　ｏｕｒに於いて２進数１が発生さ
れ、その逆も又真である。上述した如く、共通バスに多
数接続されているこの仔な１−ライステート出ノＪ装置
の１個のみが任意の時刻に於いて活性状態とされる。

出ツノイネーブル端子ＯＥへ高電圧信号又は低電圧信号
く２進数１又は０）を供給するイネーブルゲートはぞれ
自身２状態ＴＴＬゲートである。共通バス（不図示）を
２（ｔ（聾モートに於いで帰んに論理データを通過させ
ている別のトライステー］・出力装置へ手渡す為には、
イネ−ゾルゲートはそれ自身のプルタウン要素を介Ｌ７
て導通状態を維持ゼねばならない。従って、イネーブル
ゲートプルダウン要素は出力イネーブル端子ＯＦから接
地ｌ＼の低インピータンス径路を与え、トライステート
出力装置のトランジスタからベース電流を継続的に吸込
む。高インピーダンス即ち高７状態を維持し且つバス上
に於いて高レベル信号と低レベル信号との干渉が発生す
ることを防止Ｊ゛る為にイネーブルゲートが継続的に活
性状態とされ電流を吸込む即ちシンクする事が重要であ
る。

単一の接続線に複数個のトライス・テート出力装置を接
続したバスシステムに於いて、電力消費を減少させる為
に使用していない装置をパワーダウンさせ高７状態とす
ることが一般的である。この様なパワーダウン遷移期間
中に於いて、高７状態出力装置がバスとインターフェー
スするという問題が屡々発生する。パワーダウン及び電
圧減少の際に、トライステー１〜出力、装置に接続され
ているイネーブルグー１−はトライスデー１・出ツノ装
置自身の要素よりも前にターンオフしたり又は非活性状
態となるｌｒｌ向がある。イネーブルゲートが一度非活
性状態どなり非導通状態となると、端子ＯＦを介しで流
れるフェーズスプリッタトランジスタＱ１゛１に於ける
ベース駆動電流が接地へ逃げる径路がもはや存在しなく
なる。その結果、トライスデー１−出ノノ装置のフェー
ズスプリッタトランジスタＱ１１どプルタウン要素Ｑ１
／Ｉが導通状態となる期間が存在Ｊる。プルダウン要Ｍ
　Ｑ　１４はトラ−ｒステー１・出力＠Ｖ　ｏａｒに於
いて接地への低インピーダンス径路を与え、従って、全
共通バスに於いて、該バスに接続されている全てのその
他の装置に影響を与える。従って、電源Ｖｃｃのパワー
タウン及びパワーアップ電圧遷移期間中に於いてはシス
テムの信ｔＲ４９が劣化される。

１〜ライステート出力装置にＩＩＩづる更に詳細な説明
は、例えば、１９８２年１月１９日に発行された米国性
ｎ第７１，３１１，９２７号、米国特許第４．２８７．
４３３号、及びフェアヂアイルド　カメラ　アンドイン
ストルメン１−　コーポレーション、デジタル製品部、
米国メイン州０４１０６．サウスポートランド、ウェス
タンアベニュー３３３から１９８２年に出版されたＦ　
Ａ　Ｓ　Ｔ　　Ｄ　Ａ　Ｔ　Ａ　　Ｂ　００　Ｋに記載
されている。従来技術は高７状態が失われるという問題
を解決するものではなく、従って、共通電源に於けるパ
ワーダウン、パワーアップ、パワーアウトの夫々の遷移
期間中に於いてトライステー１〜出力装置における信頼
性が失われるということを解決するものではない。

米国特許第４，１０４，７３４号に於いて、電＊電圧に
於ける電圧降下が発生した際に揮発性ランダムアクセス
メモリセルを促護するという問題について触れられてい
る。この特許によれば、システムの電源電圧に於ける電
圧降下を検知し且つ順次バイアス回路をターンオフさせ
てメモリセル内へデータを書込んだりメモリセル内のデ
ータを変更さゼたすしないようにする為のスレッシュホ
ールド型回路が設けられている。従って、メモリセルは
保ＡＷされ、一方電源電圧はＬルの記１０内容を乎１１
持するのに必要な最小のセル電流へ減少される。

しかしながら、スレッシュホールド活性化・制御回路及
びその概念はトライステート出力装置及びそれに間遠し
たイネーブルゲート回路の独特の条件に対して今だ適用
されたことがない。更に一般的に説明７ると、この様な
スレッシュボールド回路及び概念は相互独立的な論理グ
ー１〜出力回路及び副回路へ今だ適用された事がない。

更に、米国特許第４．１０！＋、７３４号のスレッシュ
ホールド検知回路は、後述づる如く、この様な状態に適
用するのに最適なものであるようなタイプのものではな
い。

本発明は、以上の点に鑑み成されたものであって、共通
電源がパワーダウン、パワーアップ、パワーアウトの遷
移１！］間中にある場合でも高インピーダンス即ち高７
の第３状態に於ける高信頼性を具備した１−ライスデー
ト出力装置及びそれと関連したイネーブルゲート回路を
提供Ｊることを目的どづる。本発明の別の目的とすると
ころは、共通バスに於いて非活性状態にある装、置の高
インピーダンス結合が偶発的に失われることが無いよう
に共通電源がパワーダウン及びパワーアップの遷移期間
中にある場合に回路要素をターンオフ即ち非　　　　□
活性化及びターンオンさせるシーケンス動作を行なう新
規なイネーブルグーを一回路をＩＴ供ブることである。

本発明の更に別の目的とするところは、相互独立的な回
路及び副回路のターンオフ及び活性化をシーケンス動作
するのに適用可能な新規且つ改良されたスレッシュボー
ルド活性化・制御回路を提供することである。本発明の
更に別の目的とするところは、従来の電源に於いてパワ
ーダウン遷移又はパワー停止状態が発生している場合に
活性回路装置及び副回路を維持するためにバックアップ
電源を導入するスレッシュボールド活性化・制御回路を
提供することである。

この様な目的を達成する為に、本発明は共通電源Ｖｃｃ
がパワーダウン遷移期間及びパワーアップ遷移期間にあ
る場合に共通バストライステート装置の高インピーダン
ス第３状態を維持プる為にトラ（ステートイネ−ノルク
ー［へを活性化させる為の改善した１〜ライスデ一トイ
ネーブル回路を提９％づるものである。このことは、共
通バス１へライス７−１−装置の回路要素がターンＡ）
する低電圧レベルＶｃｃ３よりも高い電圧レベルＶｃｃ
２に於いてイネーブルグー１〜回路要素が通常ターンオ
フ覆る場合に於いても当てはまる。従って、共通バスへ
高電圧信号及び低電圧信号が偶発的に導入される事が回
避される。このことを達成する為に、本発明はスレッシ
ュホールド活性化回路が共通電源電ＬＪＥ　ｌノｌ＼ル
Ｖｃｃ１を検知した場合にイネーブルグー１−を）古１
生１七さける！こめのイネーブルグー１へ（こ接続され
ているスレッシュホールド活性化回路を提供しでいる。

スレッシュホールド活性化回路は、電圧しｌ＼ルＶＣｒ
’ｌから一層低い共通Ｍ源電圧レベル＼９／・ｃ／ｌｌ
＼の電圧範囲に亘ってイネーブルゲートを活１′１化さ
ぜるＪ：うに偶成されＣいる。スレッシュホールド活性
化回路のコンボーネン１〜の値は、電圧レベルがＶｃｃ
ｌ＞Ｖｃｃ２及びＶｃｃ３＞Ｖｒ、ｃ４の間係を４足づ
る悸に選択される。この回路選択の特徴及び利点は、回
路要素のターンオフ動作がスレッシュホールド活性化回
路によって所望の順番にシーケンス動作されるという事
である。

好適実施形態に於いては、スレッシュホールド活性化回
路はスレッシュホールドトランジスタと、該スレッシュ
ホールド１〜ランジスタの端子に接続されているスレッ
シュポールドラター回路とを有している。スレッシュホ
ールド活性化回路の出力端は反転用１−ランジスタを介
してイネーブルゲートフェーズスプリッタと並列的にイ
ネーブルゲートプルダウン要素に接続されている。その
結果、パワーダウン又はパワーアウＩ−遷移期間中、前
述した如く操作電圧レベルがスレッシュホールド活性化
回路によってシーケンス動作され、スレッシュホールド
活性化回路は比較的高、電圧レベルＶｃｃ１でもってフ
ェーススプリッタと並列的にイネーブルゲートプルダウ
ン１〜ランジスタの駆ｆｌＪを開始する。パワーが更に
失われると、電圧レベルＶｃｃ２に到達し、イネーブル
グー１〜フエーススプリツタ要素がターンオフする。し
かしなから、スレッシュホールド活性化回路はイネーブ
ルグー］−のプルタウン要素を駆動し続（プ、接地への
低インビシダンス径路を与え、従ってトライステー１〜
出力装置は継続的にベース駆動電流が取り去られた状態
どなる。１〜ライスデー１〜出力装胃は出力イネーブル
端子ＯＥに於いて低レベル電圧即ち２進数Ｏの状態とな
り、高７状態が維持される。本発明に基づくスレッシュ
ホールド活性化回路を設（〕ない場合には、イネーブル
グー１−が非活性化されターンオフされることにより端
子ＯＥに於いて高インピータンス状態が発生ずる事があ
る。その結果、１〜ライステート出力装置は、活性２状
態モードに於いて別のＨＷ＆からバスを介して通過され
ているデータと干渉づる事がある。

パワーダウン又はパワーロスがｍｖｃ＝すると、電圧レ
ベルＶｃｃ３に到達し、トライスデー１〜出力装圃自身
が非活性状態となり、その活性要素］・ランジスタはも
はや導通状態ではなくなる。この電圧レベル以下に於い
ては、共通バス上に於いて偶然的な結果が発生するとい
う事はない。ｔ・ηつで、最終曲な低電圧レベルＶＣｒ
、４に於いて、スレッシュボールド活性化回路自身がタ
ーンオフ覆る。一方、電源がパワーアップ遷移にある場
合には、前述したシーケンスが逆方向に行なわれる。従
って、本発明によれば、何れの方向にお（プる遷移に於
いても、共通バス上に於１プる偶発的な電圧レベルが除
去される事となる。

スレッシュホールトラター回路は多数の形態を取り１り
るものではあるが、千１本要素として少くとも、スレッ
シュホールド１〜ランジスタのコレクタと電源との間に
接続されているコ［ノクタ抵抗と、ダイオード及びスレ
ッシュホールド１ヘランジスタのベースと電源との間に
直列接続されているベース供給抵抗等の様なりランプ装
置と、スレッシュホールド抵抗のベースと接地乃至は低
レベル電圧との間に接続されているベース対接地抵抗と
を有している。スレッシュホールド活性化回路からの出
力は、本発明によれば、ダイオード又は活性要素Ｉ−ラ
ンジスタ等の様な結合グー１〜を介してスレッシュボー
ルドトランジスタの］レクタから取られる。１−ライス
デート出力装置の高７状態を制御でる為のイネーブルゲ
ート回路に使用する為に、スレッシュホールド１−ラン
ジスタを−ｒネーブルゲグープルダウン要素トランジス
タへ接続する為にバス１〜ランジスタインバータが使用
されており、電圧信号を反転させでいる。

更に一般的に説明ずれば、スレッシュホールド活性化回
路は、共通電源がパワータウン、パワーアップ、バワー
アウ１−の遷移過程中に相互独立的な複数個の回路装置
又は副回路の活性化又はターンオフをシーケンス動作さ
ぜるのに適用可能なものである。本発明の更に別の特徴
によれば、パワーダウン遷移又は突発的なパワーロスの
際に別個又は独立的なバックアップ電源を、例え・ば、
メモリ幕板又はその他の副回路を活性状態に維持せねば
ならないような適用箇所に導入プる事を制御層る為に本
スレッシュボールド活性化回路を使用でるものである。

以下、添付の図面を参考に、本発明の具体的実施の態仔
にｆｌいて詳摺に説明する。本発明に基づプル回路を第
２図に示しである。この様なイネーブル回路は、第１図
に関し上に説明した様なタイプのトライステート出力装
置を制御するのに好適なものである。本イネーブル回路
は、イネーブルゲートとも呼称され、それ自身はＴＴＬ
装置である。イネーブルゲートの主要な操作要素は、活
性要素プルダウントランジスタＱ７てあって、これは導
通状態にある場合に、イネーブルグー１−の出力端ＯＦ
から電流を吸込む。イネーブルグー１−がこの状態にあ
る場合に、ターリン１ヘンを形成するプルアップ要素ト
ランジスタＱ５及びＱ６は非導通状態にあり、２進数０
即ち低電圧が出方端ＯＥに現れ、プルダウントランジス
タＱ７のコレクタからエミッタｌ−通じる低インピータ
ンス径路−が形成される。この状態に於いて、イネーブ
ルゲートは関連するトライステート出力装置を高インピ
ーダンス即ち高７の第３状態にシリ胛するが又は保持す
る。

プルダウントランジスタＱ７が非導通状態にあり接地へ
の径路内に高インピーダンスを課すると共にダーリント
ンプルアップ要ＩＱ５及びＱ６が導通状態にある場合に
は、高電圧即ち２進数１が出力端ＯＥに現れる。出力端
ＯＥが２進数１即ち高電圧レベルにあると、それと関連
するトライステート装置をイネーブルさせて２状態モー
ドで機能させ、例えば、Ｍ１図に示した様な入力端Ｖ　
ＩＨに於ける論理データに応じて共通バスに於ける電流
を吸込んだり湧き出したりする。

イネーブルゲートの状態はフェーズスプリッタトランジ
スタＱ４及びステップアップトランジスタＱ３によって
制御され、ステップアップトランジスタＱ３はイネーブ
ルゲートをスイッチング動作させるためにイネーブルグ
ー１−人力＃ＯＥに於けるスレイシュホールド電圧を増
加させる。

第１図及び第２図に例示した論理回路は、通常、例えば
、ＭＯＳ、０ＭＯ８，ＥＣＬ、及ヒフェアチフイルド　
アドバンスト　ショットキー　ＴＴしくＦＡＳＴ）技術
等の様な数々の技術の何れかを使用して集積回路内に組
込まれる。しかしながら、本発明は又デ１′スクリード
なコンボ−２２１〜回路にも）ａ用可能なものである。

共通電源Ｖ匡がパワーダウン遷移又はパワーアラ１−遷
移にある場合に、ＴＴｌｆＦｉ回路に於いてｌ−ライス
デー１−出　　　：力装置より前にイネーブルゲートが
ターンオフ即ち非活性化する傾向がある。イネーブルグ
ー１−プルタウ〉′１〜ランジスタＱ７が非導通状態に
あると、１−ライステート出力装置がターンオフする前
に出力装置がもはや高Ｚｖ、態に保持されていない１１
１間が存在覆る。その結果、偶発的な信号が共通バス上
に現れて別の出力装置からのデータ転送に干渉　　　：
、、、。

を及ぼすと共に活性２状態モードに干渉を及ぼ１事とな
る。特に、トライスデー［・出力装置のプルダウン要素
が導通状態となり共通バスを接地乃至　　　□は低電圧
状態にプＪｌ′ダウンする可能性が０る・　　　　　。

この様な好ましくない結果が発生ずることを回避する為
に、本発明に於いてはイネ−・プル回路の　　　Ｆ一部
として一体的に構成した新規なスレッシュホールド活性
化回路２０を組込んである。スレッシ−ルｌ−”　１〜
ランジスタＱ１を有しており、回路コンボーネン１へを
高レベル電８　電丁Ｖ　ｃｃと低レベル接地電圧どの間
に於いて′°スレッシュホールドラダー′′回路の形態
でその端子に接続させている。特に、コレクタ抵抗Ｒ３
はトランジスタＱ１のコレクタを電源Ｖｃｃへ接続させ
ている。クランプ装置は、本実施例に於いてはベース供
給抵抗Ｒ１と直列に接続されているダイオードＤ１及び
Ｄ２であるが、トランジスタＱ１のベースを共通電源Ｖ
ｃｃへ接続させている。ベース対接地抵抗Ｒ２は、トラ
ンジスタＱ１のベースを接地又は低レベル電圧へ接続さ
せており、トランジスタＱ１のエミッタも接地電位へ接
６続されている。スレッシュホールド活性化回路２０の
目的は、電源電圧Ｖｃｃに於ける遷移の発生を検知し、
月つｔ・ライステート出力装置よりも前にイネーブルゲ
ートプルダウン１〜ランジスタＱ７がターンオフするこ
とを防止づる為の補正乃至は防止１能を行なう事である
。

正常なスタティックな供給動作中、Ｖｃｃはスレッシュ
ホールドトランジスタＱ１を導通状態に維持するのに充
分な高さである。スレッシュホールド１〜ランジスタＱ
１が導通状態にあると、本発明に基づき結合グー１〜１
〜ランジスタＱ２はベース１叩動電流を取り除かれた状
態となり、従ってオフ状態を維持する。

］・ランジスタＱ２はパストランジスタインバータであ
って、スしノンシュホールド活性化回路２０をイネーブ
ルグートヘインターフェース乃至は結合重る為に使用さ
れており、その目的にとって特に好適なものである。そ
の他の適用場面に於いては、トランジスタ以外の結合グ
ー１〜、例えばタイオード、を使用づる事が可能である
。

本実施例に於いては、イネーブルグー］へのプルダウン
トランジスタＱ７を制御ザる為に反転１〜ランジスタＱ
２が必要である。１〜ランジスタインバータＱ２はその
コレクタ及びエミッタがイネーブルグー１〜フエーズス
プリツタ１〜ランジスタＱ４のコレクタ及びエミッタと
並列接続されており、この様な（Ｒ成に於いて、フェー
ズスプリッタ］・ランジスタＱ４がターンオフする場合
にブルタ・ノン１−ランジスタＱ７を制御し且つ駆１Ｆ
ＩＪＴＪることが可能である。

上ｊホした如く、正常なスタティックの電源動作明間中
、トランジスタＱ１は導通状態であり、インバータ１〜
ランジスタＱ２がオフであるので、スレッシュホールド
活性化回路はイネーフルグー１へに影彎を与えることは
無い。トランジスタＱ　ｉに対づる供給電流及びこの持
１７１！状態に於【ノる電力消費は抵抗Ｒ１及びＲ３に
よって決定される。

電源＼／　ＣＣが低下し、スレッシュホールドＶｒｃｉ
に到３’３　Ｕるど、１〜ランジスタＱ１はもはや導通
状態ではなくなる。この電圧スレッシュホールドはｊ１
似的に次式で与えられる。

１欠１ 尚、ＶＤ　１及ＵＶｏ２は夫々タイオードＤ　ｉ及び１
つ２を憎切っての電圧降下であり、ＶＢＥｏ’ｌはスレ
ッシＸ１ホール１〜１−ランジスタＱ１のベースエミッ
タ間接合を横切っての電圧降下である。Ｒ１およびＲ２
に対して適宜の圃を設定し且つクランプ装置（本例では
ダイオード）の数を適宜設定する事によってこの電圧ス
レッシュホールドＶｃｃ１を調節することが可能である
。スレッシュボール　　　　□ドＶｃｃ１以下の電圧レ
ベルに於いて、スレッシュホールドトランジスタＱ１は
ターンオフし、抵抗　　　　・Ｒ３を介してのベース駆
ＦＩＪ　ｍ流の結果としてインパークｉ−ランジスタＱ
２がターンオンする。次いで、結合［・ランジスタＱ２
がイネーブルゲートプルダウントランジスタＱ７ヘベー
ス駆動電流を供給し、１〜ランジスタＱ７を導通状態に
保持する。

同時に、（ヘランジスタＱ２のエミッタとコレクタどの
間の低インピーダンス力通径路が１〜ランジスタＱ５及
びＱ６からなるグーリン１−ンをオフ状態に保持する。

従って、イネーブルグー］−フェーススプリッタトラン
ジスタＱ４とスレッシュホールド活性化回路結合トラン
ジスタＱ２とは並列的に協約し、端子ＯＥに接続されて
いるｐＡ連した１〜ライステート出力１４同に於（）る
高７［！１１ら高−ｆンピータンスの第８状態をキ１〔
持（る。

電源Ｖｃｃが低下し続り即ちパワータウン遷移を＄１！
　ｆｆｌ　するど、Ｖｃｃ２に到達し、そこで〕〕１−
ススプリッタトランジスタＱがオフされる。このスレッ
シュホールドは近似的に次式で与えられる。

尚、ｖ［３Ｅはベース−エミッタ接合を横切っての電Ｕ
−Ｆ’ｔ°ドＣあり、ＶＳＡＴはトランジスタが飽和状
態１．ある場合のコレクターエミック接合を措りつＣの
電゛圧降Ｆである。

Ｔ　１’　Ｌ集積回）°８技術に／Ｊ２い（−１１−ラ
イスデート出力１〜置の要素より前に２６源Ｖ　ｃｃが
下方向遷仔の期間中にイネーブルゲート回路要素、特に
、）−［−ススブリッタ１〜ランジスタＱ４がターン７
ｔ　７する事が屏々見受ｃ）られる。本発明によれば、
回シ′８コンポーネントの藺は、Ｖｃｃ　ｉ　＞　Ｖｃ
ｃ　２を痛足するように選択される。径って、電圧レベ
ルＶｃｃ２へ到達し、フェーススプリッタ１−ランジス
タＱ４がターンオフすると、結合ゲート］・ランジスタ
Ｑ２のみがイネーブルグー１−プルダウントランジスタ
Ｑ７へ電流を流し１−ランジスタＱ７をオン状態に維持
する。トランジスタＱ７が導通状態にあるので、イネー
ブルゲートの出力端ＯＥは低状態即ち２進数０の状態を
保持し、従ってそれと関連づる１〜ライステート出力装
置は高７状態を維持しシステムバスに影響を与えること
はない。

パワーダウンが継続すると、電源ｖＣＣの電圧レベルが
更に低レベルＶｃｃ３’＼到達し、その状態に於いてト
ライステーｔ〜装置それ自身又はその他の外部回路がオ
フされる。第１図に関し説明づると、トライステート出
力ＲＮプルタウン！・ランジスタＱ１４に対するターン
ＡルベルはトランジスタＱ１０．Ｑｌｌ及びＱ１４のベ
ース−１ミツタ接合を横切っての電圧降下ＶＢＥのＲ１
１数であると共に、種々の抵抗ＲＩＯ，Ｒ１１，Ｒ１２
，Ｒ１１１及びＲ１５の関数でもある。ターリン１−ン
のターンオフは抵抗Ｒ１１及びＲ１７等のＪ：うなその
他の回路コンボーネン１〜ど共にトランジスタＱ１２及
びＱ１３を横切っての電圧降下Ｖ、［３Ｅの門１（であ
る、、第゛１図の１〜ライスデート出力装置のプルアッ
プ（−ランジスタ及びプルダウントランジスタのターン
オフ電圧は多少異なる場合もあるが、このターンオフ電
圧領域を一括してＶｃｃ３として表す。

Ｖｃｃ３は又活性２状態モードに於ける別の１へライス
テート出］ｊ装置によって供給される共通バスに於１ノ
る電圧の関数でもある。何れの場合に於いても、この電
圧領域に於いて！・ライスチー１−出力装置の完全なタ
ーンオフが起こり、特にこの様な電圧領域の低い方のレ
ベルをここではＶｃｃ３で表している。

Ｒ後に、スレッシュホールド活性化回路２０がターンオ
フηる点Ｖ、ｃｃ　４があり、それは近似的に次式で表
ず事ができる。

これはトランジスタインバータＱ２がターンオフする電
圧レベルである。コシボーネントの賄は、Ｖｃｃ３）Ｖ
匡４を満足づるＪ、うに選択される。ス　　　　ルッシ
ュホール１〜活性化ｕ路がターンオフする最後の副回路
乃至は回路部分であるから、それと関連づるイネ−プル
グー！・は高７出力装置それ自身がターンオフづるまで
１へライスチーＩ−出力装置を高２状態に維持すること
が確保される。本発明に基づく結果として、パワータウ
ン遷移中にトライスデート出力装置がシステムバスに負
荷をか【ノる事が無いということである。即ち、パワー
遷移中又はパワーロス中に於いてハスを高電圧状態又は
低電圧状態へ矯正することか無い。パワータウン巾にシ
ステムバス上て活性状態にある任意の装置が自由にシス
テムバスを制η１１ツることがてき、システムバス上の
その他の装置と干渉をづる事が無　　　　□い。１個の
活性状態にある装置を除いたぞの他全てのトライステー
１〜出力装置は、活性状態にある装置によるデータ伝送
を行なわせる為１Ｊシステムバスから切り離された状態
となる。

？、１って、共通パストライステー１・出ツノ集積回路
適用例に於いては、イネーブルグー１へのターンオフ電
圧レベルＶｃｃ２が１−ライスデート装置のターンオフ
レベルＶｃｃ３より高くなることが可能であり、１・１
って本発明は補正的別慴を提供している。

本発明は、高インピータンスＺ状態を維持する為の高電
圧レベルＶｃｃ１がらある電圧範囲に亘り低電圧レベル
Ｖｃｃ４に於いて活性化されるスレッシ：１．　；ｊ；
−ルド活性化回路を提供している。本発明の条件によれ
【Ｊ、コンポーネントの値は、Ｖｃｃｌ＞Ｖｃｃ２及び
Ｖｒ、ｃ　３　＞　Ｖｃｃ　４をＲＦＬするように選択
される。フェアヂアイルド　アトバンズｊ・　ショク］
・キー　ＴＴＬ集積回路技術に於ける電圧レベルの典型
的な値は以下の如くである。電源Ｖｃｃは、す１１型的
に、５ポル１へである。Ｖｃｃ　１は、典型的に、約２
．８ボルトであり、Ｖｃｃ２は約２．６ボル］−である
。１−ラーｆスデーｉ〜出力装置のターンΔノ電圧Ｖ　
ｃｃ　３は典型的に　１．９乃至２　ホ／Ｉ／　ｔ−（
７）　ＦＡ１７１１　内テする。スレッシュホールド活
性化回路それ自身は約１．７５ポルｉ・の低電圧レベル
Ｖｃｃ３を介して動作状態を維持する。本発明によって
与えられるこのスレ戸シュホールド電圧レベルの関係に
よって、トライステートイネーブル回路を駆動するスレ
ッシュボールド活性化回路は１〜ライステート出力装置
よりも長い間活性状態を維持づる。更に、パワーアップ
遷移中、スレッシュホールド活性化回路及びイネーブル
グー１−は最初にオンし、従ってシステムバスと干渉を
起こすことは無い。従って、本発明はパワーダウン遷移
のみならずパワーアップ遷移に於いても同様のｎ能を達
成する。

本発明に基づいたスレッシュホールド活性化回路の変形
例を第３図に示しである。第２図に示したものと同様の
コンポーネントには同一の符号を付しである。この例に
於いては、スレッシュホールドトランジスタＱ１のコレ
クタがコレクタ抵抗Ｒ３を介してバックアップ電池及び
バッテリー細流充電器等のような独立したバックアップ
電源Ｖａ８へ接続されている。結合グー１へ１〜ランジ
スタ即ちインバータ１ヘランジスタＱ２が同様にコレク
タ抵抗Ｒ３２を介してバックアップ７ｆ、源Ｖｓｅｌ＼
接続されＣいる。第３０に示した本発明の変形１７°Ｈ
Ｊ、不測的な電力停止が光生じた場合に活性回路を１ｆ
１１持ｖ　＊ａ　ＬＪならないような適用例（二対し・
てｖｆ適である。従って、第３図の回路は、復敞個の回
路装「１又Ｌｊ副回路のシトツ１−タウンをシーケンス
チリ作りる場合のみならず、従来の７ｈ源’ＩＩ’　ｃ
ｃか完全にクミわれた場合にバックアンプ電源ＶＩ３ａ
を導入乃ることによ−〕で回路を活性状態に釘ｒ持づる
円台（７於いでも適用可能なものである。

第３図に示した本発明の別の賀形例は、１１ｆ、Ｉのク
ランプ装Ｆ？Ｄ１．Ｄ２．Ｄ２１．Ｄ２２を右９るスし
ノンシュホールドラター回路の変形例である。

この場合には、クランプ装置はタイオードであって、例
えば、ｌ＼−スミ源回路線内に抵抗「で１と直列して設
【）たショク１−キークイＡ−・ドである。本発明によ
れ１３ｉ、スレッシュホールドトランジスタ（コ１の活
性化スレッシュホールドの変化は抵抗Ｒ１及びＲ２の値
を変化させる事（２二よつＣ３ヱ成づるか、又１．Ｊク
ランプｌδ成、本例に於いてはダイ′メートを変化させ
る事にＪ：って達成づることが可能である。スレッシュ
ボールドラグ−回路に於いてクランプ装置を使用するこ
とは本発明の１つの特ｉ々及び利点を慴成している。タ
イオードの杼な１方向受動要素を使用することによって
、抵抗Ｒ１及びＲ２に対して小さな抵抗値の比を使用づ
ることによって所望のスレッシュボールド活性化電圧を
選定する事が可能であり、且つＲ１及びＲ２に対して大
きな値を使用することにより電力消費を減少させる事が
可能である。このことは、更に、温度変化と共にＶｃｃ
２に於りる変化に対しスレッシュホールド電圧Ｖｃｃｌ
を良好に追従することを可能とする。ダイオードの数を
変えてスレッシュボールドラダー内のスレッシュホール
ドを一層能率的に変化させることが可能である。ショク
１ヘキーダイオードを横切っての典型的な電圧Ｖｓｏは
約０．５ポル１へてあり、第３図に示したようにぞのス
′（を変化させてＶＣＣＩ＞ＶＣＣ２とさせることが可
能である。

スレッシュホールド活性化回路２０の出力端に於（ノる
結合グー１〜として反転１−ランジスタＱ２が必要パ二
されない適用口１又（１その変形例（二〕於いでは、第
・１図に示しに如く、ダイオード［）３を結合ブートセ
して使用Ｔする事が可能である。第２回及び第３図に示
し１＝ものと同様のコンポーネントは第４図に、於い（
ら同一の符号Ｃ示し“ｒ：　、ｔ５ろ。第４図の回路（
１、所望のスＬ／ッシｌホールド；Ｕ圧レベルに於いて
結合グー！・Ｄ３を介して独立したバックアップ電源Ｖ
８ｐを導入７る構成を与え゛（いる、本口路ＩＪ、例え
ばパワー停止が発生した場合【こ於いても活性メモリに
対１ｙるバンクアップどし、て副回路只は回路装阿を活
性状態に維持ｔね１ｆならなし・（玉な適用例に於いて
使用可能なものである。

第３図に例示しＩＣタイプのスし・ツシュボールド活性
化回路の別の変形例を第５図に示しである。

この実加例に於いては、スレッシュホールド活性化回路
の出力端に於ける結合ゲートは電稈効５！型トランジス
タＦ　Ｅ　Ｔであり、記憶基板を右づる適用例に）９い
て有用たりうるものである。

更に一般的に五ｇ（明すると、本発明に基づくスレッシ
：１ホ一ルド活１１化回路は共通電源に依存しτオン又
はターンオフ・シーケンス動作するのに有用且つ適用可
能なものである。しかしながら、本発明は更に従来のＮ
源の所望のスレッシュホールド電圧レベルに於いてバッ
クアップ電源を導入づる場合に適用可能なものであり、
複数個の回路をシーケンス動作させるのみならず、パワ
ー停止詩に於いて外部回路０回路装置、副回路等を活性
状態に維持する為に適用可能なものである。

以上、本発明の具体的構成について詳細に説明したが、
本発明はこれら具体例にのみ限定されるへきものではな
く、本発明の技術的範囲を逸脱Ｊることなしに種々の変
形が可能である事は勿論である。

【図面の簡単な説明】

第１図は本発明を適用して制御を行なうのに特に適した
従来のトライステー１〜出力装置の回路の概略を示した
回路図、第２図は本発明に基づいたイネーブルゲート回
路及びスレッシュホールド活性化回路の概略を示した回
路図、第３図は独立的Ｖｃｃ ＦＩＧ　２ ＩＧ４

Claims (1)

1. 【特許請求の範囲】 １、共通電源Ｖ　ｃｃの゛パワーダウン“及び゛パワー
   アップ゛遷移中に共通バス１〜ライスデート出力装閘の
   高インピータンス第３状態を督（持する為に１−ライス
   テートイネーブルグー１〜を活性化さぜるトライスデー
   １〜ｆネーブル回路であって前記イネーブルゲート回路
   要素が電圧レベルＶ印２てターンＡ）し且つ前記共通バ
   ス１−ライスデー１−出力装動回路要素が電圧レベルＶ
   ｃｃ３てターンオフする］・ライスアートイネーブル回
   路に於いて、前記トライスデー１ヘイネーブル回路が１
   ）ｑ記イネーブルゲートに接続したスレッシュホールド
   活性化回路手段を有してａ５す、前記スレッシュホール
   ド活性化回路手段はＪ”通電音電圧レベルＶｃｃ１を検
   知づるど前記イネーブルゲートを活性化させ、前記スレ
   ッシュホールド活性化回路手段はＶｃｃｌから低レベル
   の４（通電音電圧レベルＶｃ「４の間の電圧範囲に亘っ
   て前記イネーブルグー１〜を活性化させる様に構成され
   ており、前′閏スレッシュ小−ルド活性化回路手段は前
   記電圧レベルの間の関係がＶｃｃｌ＞Ｖｃｃ２及びＶｃ
   ｃ３＞Ｖｃｃ４となるように選択されたコンポーネント
   の値を有しており、回路要素のターンオフが前記スレッ
   シュボールド活性化回路手段によってシーケンス動作さ
   れる事を特徴とするトライステ−１〜イネーブル回路。 ２、上記第１項に於いて、前記イネーブルグー１〜が前
   記イネーブルグー！への状態を制ａｐする為の活性要素
   フェーズスプリッタｌ−ラン９フ９手段を有しており、
   前記スレッシュホールド活性化回路手段がコレクタ端子
   とエミッタ端子とを前記イネーブルグー１−７エーズス
   ブリツタ１−ランジスタ手段のコレクタ端子とエミッタ
   端子とに並列接続させた活性要素１〜ランジスタインバ
   一タ手段を右しており、前記活性装置１〜ランジスタイ
   ンバ一タ手段が前記スレッシ１ホールド活性化回路手段
   と接続されており、電圧レベルＶｃｃ１てそのコレクタ
   からエミッタへかけて導通状態となり月つ電圧レベルＶ
   ｃｃ４まで導通状態を維持する事を特徴とするｉ〜ライ
   ステートイネーブル回路。 ３、上記第１項に於いて、前記スレッシュホールド活性
   化回路手段が活性要素スレッシュボールドトランジスタ
   手段と前記スレッシュホールド１〜ランジスタ手段の端
   子に接続されると共にコレクタ対電源抵抗手段Ｒ３と、
   ベース対電源抵抗手段Ｒ１と、前記抵抗手段Ｒ１と直列
   接続されているベース対電源クランプ手段Ｄ１及びＤ２
   と、ベース対接地抵抗手段Ｒ２とを具備したスレッシュ
   ボールドラダー回路手段とを有する事を特徴とするトラ
   イステートイネーブル回路。 ４、上記第３項に於いて、 １ Ｖｃｃ　１　＝Ｖｏ　１　＋Ｖｏ　２＋ＶＢＥｏ　１　
   （’ｌ　＋−）２ 尚、Ｖｏ　１及びＶｏ２はクランプ手段Ｄ１および［）
   ２の夫々を憤切っての電圧降下であり、且つＶＢ［ＥＱ
   　１はスレッシュホールドトランジスタ手段Ｑ１のベー
   ス−エミッタ間を横切っての電圧降下である事を特徴と
   するｉ−ライステートイネーブル回路。 ５、上記第１項に於いて、前記スレッシュホールド活性
   化回路手段がベースを直列接続されているダイオードク
   ランプ手段とベース対電源抵抗手段とを介してベースを
   電源Ｖｃｃへ接続させている活性要素スレッシュホール
   ドトランジスタ手段を有しており、前記ベースは又ベー
   ス対接地抵抗手段を介して接地接続されており、前記ス
   レッシュホールド活性化回路手段が更に前記スレッシュ
   ホールドトランジスタ手段のコレクタを接続した独立的
   なバックアップ電源手段Ｖａｅとコレクタ対バックアッ
   プ電源抵抗手段とを有ブる事を特徴とするトライステ−
   １〜イネーブル回路。 ６、上記第１項又は第５項に於いて、前記イネーブルゲ
   ートがプルダウン要素トランジスタ手段を有しており、
   前記スレッシュホールド活性化回路手段がスレッシュボ
   ールドトランジスタ手段を有しており、更に前記スレッ
   シュホールドトランジスタ手段のコレクタと前記プルダ
   ウン要素トランジスタ手段のベースとの間に接続さけた
   パストランジスタインバータ手段を有する事を特徴とづ
   るトライスデートイネーブル ７、上記第１項に於いて、前記スレッシュボールド活性
   化回路手段がスレッシュホールドトランジスタ手段を有
   しており、前記イネーブルゲートがフェーズスプリッタ
   トランジスタ手段を有しＣおり、前記トラ−ｒステート
   イネ−モル回路が更に］レクタとエミッタとを前記イネ
   ーブルグー１〜フエース′スプリツタトランジスタ手段
   のコレクタどエミッタとに並列接続させたインバータト
   ランジスタ手段を有しており、前記インバータトランジ
   スタ手段のベースが前記スレッシュホールドトランジス
   タ手段の］レクタヘ接続されている事を特徴どジる１〜
   ライスデ一トイネーブル回路。 ８、上記第７項に於いて、前記スレッシュボールド活性
   化回路手段が前記スレッシュホールド１−ランジスタ手
   段のコレクタに設番プられているバックアップ電源手段
   Ｖｅａを有する事を特徴とするトライステートイネーブ
   ル回路。 ９、上記第１項に於いて、前記スレッシュボールド活性
   化回路手段が活性要素スレッシュホールド１〜ランジス
   タ手段を有しており、前記イネーブルゲートがプルダウ
   ン要素１−ランジスタ手段を有しており、前記スレッシ
   ュホールド１〜ランジスタ手段が前記プルダウン要素ト
   ランジスタ手段に接続されており電源Ｖｃｃが少くとも
   電圧レベルＶｃｃ４ヘパワーダウン遷移する間前記プル
   ダウン要素トランジスタ手段を導通状態に維持する事を
   特徴とするトライステートイネーブル回路。 １０、共通電源Ｖｃｃの″゛パワーダウン″び″“パワ
   ーアップ″遷移の際にトライステートイネーブルゲート
   によって制御され共通バス１へライスチー１〜装置内に
   高インピーダンスの第３状態を維持する為に１〜ライス
   テートイネーブルグー１−を活性化する為のトライステ
   ートイネーブル回路であって、前記イネーブルグー１〜
   が前記］へライスチー１−装置を高インピーダンスの第
   ３状態に維持覆る為に前記共通パストライステート装置
   から電流を吸出づ為のプルタウン要素トランジスタ手段
   を有してａ＞す、前記イネーブルグー１へが更に前記プ
   ルタウン要素ｊ・ランジスタ手段の状態を制御する為の
   フェーススプリッタ１〜ランジスタ手段を有してＪ３す
   、前記イネーブルゲートの要素が電圧レベルＶｃｃ２で
   ターンオフし且つ前記共通バス１−ライスチー１〜装置
   の要素が電圧レベルＶ匡３でターンオフづるものであっ
   て、Ｖｃｃ２がＶｃｃ３より大ぎな値である事が可能な
   トライステートイネーブル回路に於いて、前記１〜ライ
   スチー１へイネーブル回路がスレッシュボールド活性化
   回路手段を有しており、前記スレッシュホールド活性化
   回路手段が活性要素スレッシュボールドトランジスタ手
   段と前記スレッシュボールドトランジスタ手段の端子に
   接続されているスレッシュボールドラダー回路手段どを
   有しており、前記スレッシュホールド活性化回路が出力
   端を前記イネーブルグー１−７工−ズスブリツタ１〜ラ
   ンジスタ手段と並列して前記イネーブルグー１〜プルタ
   ウン要素トランジスタ手段へ接続さけてＪ３す、前記ス
   レッシュホールドラターース゛スプリッタトランジスタ
   手段と並列的に前記プルダウン要素トランジスタ手段を
   活性化させ且つＶｃｃｌから低レベルの共通電源電圧レ
   ベルＶｃｃ４の電圧範囲に亘って前記プルダウン要素ト
   ランジスタ手段を導通状態に維持プる様に栴成されると
   共に配設されており、前記スレッシュホールドラダー回
   路は前記電圧レベルがＶ匡１＞Ｖｃｃ２及びＶｃｃ３＞
   Ｖｃｃ４の関係となるように選択されたコンポーネント
   の値を有しており、回路要素のターンオフが前記スレッ
   シュホールド活性化回路手段によってシーケンス動作さ
   れる事を特徴とする１〜ライステ一トイネーブル回路。 １１、上記第１０項に於いて、前記スレッシュホールド
   活性化回路手段を前記イネーブルグー１へプルダウン要
   素トランジスタ手段へ接続させるパス１〜ランジスタイ
   ンバータ手段を有しており、前記パストランジスタイン
   バータ手段のコレクタ端子及びエミッタ端子が前記イネ
   ーブルゲートフェーズスプリッタトランジスタ手段のコ
   レクタ端子及び１ミツタ喘子へ並列接続されている事を
   特徴とづる１〜ライスチー１へイネーブル回路。 １２、共通電源Ｖ印のパワーアラ１〜．パワーダウン及
   びパワーアンプ遷移の際に相互独立的な第１回路装置及
   び第２回路装置のターンオフ乃至は活性化をシーケンス
   動作さける為のスレッシュボールド活性化回路に於いて
   、前記第２回路装置が共通電源電圧Ｖｃｃ３でターンオ
   フし且つ前記第１回路装置が共通電？Ｉ！電圧レベルＶ
   ｃｃ２でターンオフし、前記スレッシュホールド活性化
   回路が活性要素スレッシュホールドトランジスタ手段ど
   前記スレッシ１ボールドトランジスタ手段の端子へ接続
   されているスレッシュホールドラダー回路手段とをイ１
   しており、前記スレッシュｉＪクールドラダー回路手段
   が前記スレッシュホールドトランジスタ手段のコ１ノク
   タと電源Ｖ　ｃｃとの間に接続され−Ｃいるコレクタ抵
   抗手段ど、前記スレッシュボールドトランジスタ手段の
   ベースと電源Ｖ　ｃｃとの間に直列接続されているクラ
   ンプ手段及びベース供給抵抗手段と、前記ベースと接地
   との間に接続されているベース対接地抵抗手段と、前記
   スレッシュホールドトランジスタ手段のコレクタを前記
   第１回路装置へ接続させる為のゲート出ノＪ手段とを有
   しており、前記スレッシュポールドラター回路手段が前
   記第１回路装置を共通電源電圧レベルＶｃｃｌて活性化
   させると共に前記第１回路要素をＶｃｃｌから少くとも
   低レベルの共通ｉｔ電圧レベルＶｃｃ４ｔ＼の電圧範囲
   に亘って活性化させるためにｔＭ成されると共に配設さ
   れており、前記スレツシコボールドラダ〜回路が前記電
   圧レベルの間の関係かＶｃｃｌ＞Ｖｃｃ２及びＶｃｃ３
   ＞Ｖｃｃ４となる様に選択されたコンポーネントの値を
   有してｄ５す、前記回路装置のターンオフのシーケンス
   動作が前記スレッシュボールド活性化回路によって制御
   される事を特徴とするスレッシュボールド活性化回路。 １３、上記第１２項に於いて、前記ゲート出力手段がタ
   イオート手段を右Ｊる事を特徴とづるスレッシュホール
   ド活性化回路。 １４、上記第１２項に於いて、前記グー］−出力手段が
   活性要素トランジスタ手段を右する事を特徴とするスレ
   ッシュホールド活性化回路。 １５．上記第１２項に於いて、前記クランプ手段がダイ
   オード手段を有する事を特徴とするスレッシュボールド
   活性化回路。 １６、スタンダードなＮ　ＰＡＶ　ｃｃの″゛パワーア
   ウトＩＺＩＩパワーダウン″び゛パワーアップ″遷移の
   際に回路装置を活性化させ且つバックアップ電源＼／Ｂ
   Ｂを維持する為のスレッシュホールド活性化回路に於い
   て、前記スレッシュホールド活性化回路が活性要素スレ
   ッシ１ボールドトランジスタ手段と前記スレッシュホー
   ルドトランジスタ手段の端子へ接続されているスレッシ
   ュホールドラダー回路手段とを有しており、前記スレッ
   シュホールドラダー回路手段が前記スレッシュボールド
   １〜ランジスタ手段のコレクタと前記バックアップ電源
   Ｖｅａとの間に接続さ１１ているコレクタ抵抗手段と、
   前記スレッシュホールドトランジスタ手段のベースと前
   記スタンダードな電源Ｖｃｃとの間に直列接続されてい
   るダイオードクランプ手段及びベース供給抵抗手段と、
   前記ベースと接地との間に接続されている７゛＼−ス対
   接地抵抗手段と、ｎ【１記スレツシユホ一ルド活性化回
   路を前記回路装置へ接続させる為に前記スレッシュホー
   ルドトランジスタ手段のコレクタへ接続されているグー
   １−　ｉＪｊ力手段とを有り”る事を特徴とするスレッ
   シュホールド活性化回路。 １７、上記第１６項に於いて、前記グー１〜出力手段が
   ダイオード手段を有する事を特徴どするスレッシュホー
   ルド活性化回路。 １８、上記第１６項に於いて、前記グー１へ出力手段が
   活性要素１−ランジスタ手段を有づる事を特徴とするス
   レッシュボールド活性化回路。 １９、上記第１６項に′於いて、前記ダイオードクラン
   プ手段が直列接続されている複数周のダイオードを有づ
   る事を特徴とするスレッシュホールド活性化回路。