JPH0246120Y2 - - Google Patents
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- Publication number
- JPH0246120Y2 JPH0246120Y2 JP2178483U JP2178483U JPH0246120Y2 JP H0246120 Y2 JPH0246120 Y2 JP H0246120Y2 JP 2178483 U JP2178483 U JP 2178483U JP 2178483 U JP2178483 U JP 2178483U JP H0246120 Y2 JPH0246120 Y2 JP H0246120Y2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- mosfet
- mosfets
- power supply
- node
- Prior art date
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- Expired
Links
- 239000000758 substrate Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- Logic Circuits (AREA)
Description
【考案の詳細な説明】
〈技術分野〉
本考案はMOSFET回路に関するものであり、
特に２つの信号“１”，“０”のいずれか一方を伝
えるための回路の改良に関するものである。
特に２つの信号“１”，“０”のいずれか一方を伝
えるための回路の改良に関するものである。
〈従来技術〉
ROM回路の周辺等においては、チツプセレク
ト等の各種制御信号が固定的に書き込まれたデー
タ書き込み回路が設けられ、このデータ書き込み
回路から適宜信号を読み出して制御信号とするこ
とが行われている。
ト等の各種制御信号が固定的に書き込まれたデー
タ書き込み回路が設けられ、このデータ書き込み
回路から適宜信号を読み出して制御信号とするこ
とが行われている。
第１図に従来から用いられているこの種の制御
信号の極性設定等に用いられる回路を示す。図に
於いて、G1とG2は相補型MOSFET（以下CMOS）
で構成されたインバータ回路、N1とN2は直列に
接続されてインバータ回路G1の入出力端子１及
び２間に挿入された相異なるしきい値電圧をもつ
エンハンスメントタイプのＮチヤンネル
MOSFETである。
信号の極性設定等に用いられる回路を示す。図に
於いて、G1とG2は相補型MOSFET（以下CMOS）
で構成されたインバータ回路、N1とN2は直列に
接続されてインバータ回路G1の入出力端子１及
び２間に挿入された相異なるしきい値電圧をもつ
エンハンスメントタイプのＮチヤンネル
MOSFETである。
上記MOSFETN1，N2の一方はしきい値電圧
が高く設定されて常時オフ状態にある。このよう
な回路において、インバータ回路G1の節点１と
節点２間の電位差は静止時に於いて常に電源電圧
Vccに等しいため、製造上の問題で高い方のしき
い値電圧が電源電圧Vcc以下になつた場合は、節
点１、節点２間でオフ状態のMOSFETの弱反転
電流分の直流電流が生じる。CMOS回路に於い
ては通常静止時の消費電流はリーク電流だけでほ
とんど皆無であるが、第１図の回路構成であれ
ば、直列する両MOSFETの両端に常に電源電圧
に等しい電圧が印加されるため高い方のしきい値
電圧によつて静止時の消費電流が増加し、
CMOSを用いたことの利点が充分に活用できて
いないという問題があつた。
が高く設定されて常時オフ状態にある。このよう
な回路において、インバータ回路G1の節点１と
節点２間の電位差は静止時に於いて常に電源電圧
Vccに等しいため、製造上の問題で高い方のしき
い値電圧が電源電圧Vcc以下になつた場合は、節
点１、節点２間でオフ状態のMOSFETの弱反転
電流分の直流電流が生じる。CMOS回路に於い
ては通常静止時の消費電流はリーク電流だけでほ
とんど皆無であるが、第１図の回路構成であれ
ば、直列する両MOSFETの両端に常に電源電圧
に等しい電圧が印加されるため高い方のしきい値
電圧によつて静止時の消費電流が増加し、
CMOSを用いたことの利点が充分に活用できて
いないという問題があつた。
〈考案の目的〉
本考案は上記従来の２つの信号のうちどちらか
を伝えるための構成をもつMOSFET回路におけ
る問題を解決し、特に待機状態における電力消費
の低減を図つた回路を提供するものである。
を伝えるための構成をもつMOSFET回路におけ
る問題を解決し、特に待機状態における電力消費
の低減を図つた回路を提供するものである。
〈実施例〉
第２図は本考案による一実施例の電気回路図
で、入力信号線５及び６が夫々入力されたNOR
ゲート回路G3及びG4が設けられ、該NORゲート
回路G3及びG4の出力端７及び８間に直列に相異
なるしきい値電圧をもつエンハンスメントタイプ
のＮチヤネルMOSFETN1，N2が接続されてい
る。入力信号線５が与えられた上記NORゲート
回路G3の他方の入力端子には入力信号線６が与
えられ、またNORゲート回路G4の他方の入力端
子にはNORゲート回路G3の出力が与えられてい
る。
で、入力信号線５及び６が夫々入力されたNOR
ゲート回路G3及びG4が設けられ、該NORゲート
回路G3及びG4の出力端７及び８間に直列に相異
なるしきい値電圧をもつエンハンスメントタイプ
のＮチヤネルMOSFETN1，N2が接続されてい
る。入力信号線５が与えられた上記NORゲート
回路G3の他方の入力端子には入力信号線６が与
えられ、またNORゲート回路G4の他方の入力端
子にはNORゲート回路G3の出力が与えられてい
る。
上記２個のＮチヤネルMOSFETN1，N2のゲ
ート電極には共通に一方のMOSFETをオン状態
にするレベルをもつた電源Vccが与えられ、両
MOSFETN1，N2のサブストレートは接地線に
接続されている。MOSFETN1とMOSFETN2と
の接続点９はＣ−MOSインバータ回路G5を介し
て出力１０として導出されている。
ート電極には共通に一方のMOSFETをオン状態
にするレベルをもつた電源Vccが与えられ、両
MOSFETN1，N2のサブストレートは接地線に
接続されている。MOSFETN1とMOSFETN2と
の接続点９はＣ−MOSインバータ回路G5を介し
て出力１０として導出されている。
上記回路において、MOSFETN1，N2の一方
はしきい値電圧が高く設定されているため、常時
オフ状態であり、他方はオン状態にある。節点７
又は節点７のレベルに応じて、節点９は接地レベ
ル又は電源電圧レベルより低い方のしきい値電圧
分だけ低いレベルになつている。このような回路
状態で、節点９の電位が与えられたインバータ回
路G5の入力判定レベルを上記両レベルの間に設
定することにより、節点１０に節点７又は節点８
の反転レベルが現われ信号が伝えられたことにな
る。このような通常状態では節点６は接地レベル
でNORゲート回路G4はインバータ回路として機
能し、第１図に示す従来技術例と同じになる。
はしきい値電圧が高く設定されているため、常時
オフ状態であり、他方はオン状態にある。節点７
又は節点７のレベルに応じて、節点９は接地レベ
ル又は電源電圧レベルより低い方のしきい値電圧
分だけ低いレベルになつている。このような回路
状態で、節点９の電位が与えられたインバータ回
路G5の入力判定レベルを上記両レベルの間に設
定することにより、節点１０に節点７又は節点８
の反転レベルが現われ信号が伝えられたことにな
る。このような通常状態では節点６は接地レベル
でNORゲート回路G4はインバータ回路として機
能し、第１図に示す従来技術例と同じになる。
しかし上記第２図の回路は待機状態では、節点
６をVccレベルにして節点７、節点８共に接地レ
ベルにすることにより、直列する両
MOSFETN1，N2を通しての消費電流を無くし
ている。又、待機状態で節点９も接地レベルにな
ることにより、インバータ回路G5での電流消費
を無くしている。これは、節点７、節点８を上記
実施例とは異なつてVccレベルで待機状態にする
と、節点９がVccレベルよりＮチヤンネル
MOSFETのしきい値電圧だけ低いレベルとなる
ため、CMOSインバータ回路G5のＰチヤンネル
MOSFETのしきい値電圧がＮチヤンネル
MOSFETのしきい値電圧よりも絶対値が小さい
とCMOSインバータ回路G5に直流電流が流れて
しまうためで、第２図の回路はこのような不都合
を阻止している。
６をVccレベルにして節点７、節点８共に接地レ
ベルにすることにより、直列する両
MOSFETN1，N2を通しての消費電流を無くし
ている。又、待機状態で節点９も接地レベルにな
ることにより、インバータ回路G5での電流消費
を無くしている。これは、節点７、節点８を上記
実施例とは異なつてVccレベルで待機状態にする
と、節点９がVccレベルよりＮチヤンネル
MOSFETのしきい値電圧だけ低いレベルとなる
ため、CMOSインバータ回路G5のＰチヤンネル
MOSFETのしきい値電圧がＮチヤンネル
MOSFETのしきい値電圧よりも絶対値が小さい
とCMOSインバータ回路G5に直流電流が流れて
しまうためで、第２図の回路はこのような不都合
を阻止している。
上記MOSFET回路はエンハンスメントタイプ
MOSFETのしきい値電圧値で記憶データの１，
０を区別する読み出し専用メモリ又はそれを内蔵
する半導体集積回路の制御入力信号の信号選択、
位相変換等の回路に利用できる。
MOSFETのしきい値電圧値で記憶データの１，
０を区別する読み出し専用メモリ又はそれを内蔵
する半導体集積回路の制御入力信号の信号選択、
位相変換等の回路に利用できる。
第２図に於いて、ＮチヤンネルMOSFETN1，
N2をＰチヤンネルMOSFETで実施することもで
き、この場合にはゲート電極とサブストレート電
極のレベル交換し、NOR回路G3，G4をNAND
回路に変換し、更に節点２の待機状態と動作状態
のレベル交換で同様の機能が実現できる。
N2をＰチヤンネルMOSFETで実施することもで
き、この場合にはゲート電極とサブストレート電
極のレベル交換し、NOR回路G3，G4をNAND
回路に変換し、更に節点２の待機状態と動作状態
のレベル交換で同様の機能が実現できる。
〈効果〉
以上のように本考案によれば、MOSFETの製
造時のバラツキに拘わらず静止状態において電流
消費を阻止することができ、CMOS回路を一層
有益なものにすることができる。
造時のバラツキに拘わらず静止状態において電流
消費を阻止することができ、CMOS回路を一層
有益なものにすることができる。
第１図は従来から用いられているMOSFETの
回路図、第２図は本考案による一実施例の電気回
路図である。 N1，N2：ＮチヤンネルMOSFET、G3，G4：
ノアゲート回路、G5：インバータ回路。
回路図、第２図は本考案による一実施例の電気回
路図である。 N1，N2：ＮチヤンネルMOSFET、G3，G4：
ノアゲート回路、G5：インバータ回路。
Claims (1)
- 接地線を含む２本の電源線を有し、相異なる第
１の信号線と第２の信号線の間に相異なるしきい
値電圧を持つエンハンスメントタイプの
MOSFETを２個直列に接続し、両MOSFETの
夫々のゲート電極を上記両MOSFETの少なくと
も一方のMOSFETがオンする側の電源線に接続
し、サブストレイト電極を他方の電源線に接続
し、両MOSFETの接続点から低い方のしきい値
電圧のMOSFET側の信号線レベルに対応する出
力信号が導出されるMOSFET回路に於いて、上
記両信号線に、待機状態において両信号線を上記
MOSFETのサブストレイト電極と同電位保持す
る回路を接続してなることを特徴とする
MOSFET回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178483U JPS59127342U (ja) | 1983-02-16 | 1983-02-16 | Ｍｏｓｆｅｔ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2178483U JPS59127342U (ja) | 1983-02-16 | 1983-02-16 | Ｍｏｓｆｅｔ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127342U JPS59127342U (ja) | 1984-08-27 |
| JPH0246120Y2 true JPH0246120Y2 (ja) | 1990-12-05 |
Family
ID=30152900
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2178483U Granted JPS59127342U (ja) | 1983-02-16 | 1983-02-16 | Ｍｏｓｆｅｔ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127342U (ja) |
-
1983
- 1983-02-16 JP JP2178483U patent/JPS59127342U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59127342U (ja) | 1984-08-27 |
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