JP2634960B2 - メモリ - Google Patents
メモリInfo
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- JP2634960B2 JP2634960B2 JP3039729A JP3972991A JP2634960B2 JP 2634960 B2 JP2634960 B2 JP 2634960B2 JP 3039729 A JP3039729 A JP 3039729A JP 3972991 A JP3972991 A JP 3972991A JP 2634960 B2 JP2634960 B2 JP 2634960B2
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- JP
- Japan
- Prior art keywords
- inverter
- output
- contact
- circuit
- transistor
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Description
【０００１】
【産業上の利用分野】本発明はメモリに関し、特にＣＭ
ＯＳスタティックメモリセルの電源投入時の初期値設定
回路に関する。
ＯＳスタティックメモリセルの電源投入時の初期値設定
回路に関する。
【０００２】
【従来の技術】従来のこの種のスタティックメモリセル
は、双安定性のフリップフロップ回路とこのフリップフ
ロップ回路に対して読み出しおよび書き込みを行なう選
択回路とにより構成されていた。従来のスタティックメ
モリセルの基本形の一実施例を図３に示し、図３におけ
る第１のインバータ１００および第２のインバータ１１
０をＣＭＯＳで構成した回路を第１のインバータ１００
を代表して図２に示す。
は、双安定性のフリップフロップ回路とこのフリップフ
ロップ回路に対して読み出しおよび書き込みを行なう選
択回路とにより構成されていた。従来のスタティックメ
モリセルの基本形の一実施例を図３に示し、図３におけ
る第１のインバータ１００および第２のインバータ１１
０をＣＭＯＳで構成した回路を第１のインバータ１００
を代表して図２に示す。
【０００３】図２，図３に示すように、第１のインバー
タ１００と第２のインバータ１１０とを相互に接続する
ことにより、双安定性フリップフロップを構成し、第１
の選択回路１０３が第１のインバータ１００の出力に第
２の選択回路１１３が第２のインバータ１１０の出力に
接続され、メモリセル選択信号１２０により第１のイン
バータ１００および第２のインバータ１１０の出力をそ
れぞれ第１の入出力部１０４と第２の入出力部１１４と
接続または切断する。この第１および第２の入出力部１
０４，１１４は他の同じ構成のメモリセルと接続されメ
モリのデータ入出力信号となる。
タ１００と第２のインバータ１１０とを相互に接続する
ことにより、双安定性フリップフロップを構成し、第１
の選択回路１０３が第１のインバータ１００の出力に第
２の選択回路１１３が第２のインバータ１１０の出力に
接続され、メモリセル選択信号１２０により第１のイン
バータ１００および第２のインバータ１１０の出力をそ
れぞれ第１の入出力部１０４と第２の入出力部１１４と
接続または切断する。この第１および第２の入出力部１
０４，１１４は他の同じ構成のメモリセルと接続されメ
モリのデータ入出力信号となる。
【０００４】メモリセルの選択は、メモリセル選択信号
１２０により特定のメモリセルが選ばれ、読み出し時は
第１および第２の入出力部１０４，１１４の信号を外部
で比較して取り出す。書き込み時は第１および第２の入
出力部１０４，１１４へ外部から強制的にデータの値を
与えることにより書き込む。第１および第２のインバー
タ（１００および１１０）は、電気的駆動能力をできる
限り弱く設計されているので、強制的に与えるデータ値
に変更が可能である。
１２０により特定のメモリセルが選ばれ、読み出し時は
第１および第２の入出力部１０４，１１４の信号を外部
で比較して取り出す。書き込み時は第１および第２の入
出力部１０４，１１４へ外部から強制的にデータの値を
与えることにより書き込む。第１および第２のインバー
タ（１００および１１０）は、電気的駆動能力をできる
限り弱く設計されているので、強制的に与えるデータ値
に変更が可能である。
【０００５】
【発明が解決しようとする課題】前述した従来のＣＭＯ
Ｓスタティックメモリセルは、回路が対称である構成
上、電源投入直後の状態は不定である。そのため、従来
では不揮発性が要求される用途にはリードオンリーメモ
リ（以後ＲＯＭと称す）を、書き換えが必要な用途には
前述したスタティックメモリセルやダイナミックメモリ
セル（総称してＲＡＭという）を使用し、使い分けをし
ていた。しかしこの構成では、電源投入時に初期値を持
ち、以後書き換えが必要な分野では、電源投入時に前記
ＲＯＭからＲＡＭへデータを転送する必要があった。
Ｓスタティックメモリセルは、回路が対称である構成
上、電源投入直後の状態は不定である。そのため、従来
では不揮発性が要求される用途にはリードオンリーメモ
リ（以後ＲＯＭと称す）を、書き換えが必要な用途には
前述したスタティックメモリセルやダイナミックメモリ
セル（総称してＲＡＭという）を使用し、使い分けをし
ていた。しかしこの構成では、電源投入時に初期値を持
ち、以後書き換えが必要な分野では、電源投入時に前記
ＲＯＭからＲＡＭへデータを転送する必要があった。
【０００６】本発明の目的は、前記欠点を解決し、ＲＯ
ＭからＲＡＭへデータを転送したりする必要がないよう
にしたメモリを提供することにある。
ＭからＲＡＭへデータを転送したりする必要がないよう
にしたメモリを提供することにある。
【０００７】
【課題を解決するための手段】本発明の構成は、第１，
第２のインバータの出力と入力とを相互に接続してなる
双安定フリップフロップを備えたメモリにおいて、ゲー
ト同士，第１電極同士をそれぞれ接続した第１，第２の
トランジスタと、前記第１のトランジスタに直列接続さ
れた第３のトランジスタと、前記第１，第３のトランジ
スタの共通接続点と前記第２のトランジスタの第２電極
とにそれぞれ接続したコンタクトとを設けた回路が、前
記第１，第２のインバータのうち少なくとも一つのイン
バータとなっていることを特徴とする。
第２のインバータの出力と入力とを相互に接続してなる
双安定フリップフロップを備えたメモリにおいて、ゲー
ト同士，第１電極同士をそれぞれ接続した第１，第２の
トランジスタと、前記第１のトランジスタに直列接続さ
れた第３のトランジスタと、前記第１，第３のトランジ
スタの共通接続点と前記第２のトランジスタの第２電極
とにそれぞれ接続したコンタクトとを設けた回路が、前
記第１，第２のインバータのうち少なくとも一つのイン
バータとなっていることを特徴とする。
【０００８】
【実施例】図１は本発明の一実施例のメモリを示す回路
図である。
図である。
【０００９】図１において、本実施例のメモリは第２の
ｐＭＯＳトランジスタ１０７が図２の回路に追加されて
いる。
ｐＭＯＳトランジスタ１０７が図２の回路に追加されて
いる。
【００１０】即ち、第１のｐＭＯＳトランジスタ１０６
と電気的に並列に第２のｐＭＯＳトランジスタ１０７が
接続され、さらに第１のｐＭＯＳトランジスタ１０６の
ドレイン側に設けた第１のコンタクト１０８と、第２の
ｐＭＯＳトランジスタのドレイン側に第２のコンタクト
１０９が追加されている。図３における第１のインバー
タ１００と第２のインバータ１１０ともに、この構成を
持つものとする。
と電気的に並列に第２のｐＭＯＳトランジスタ１０７が
接続され、さらに第１のｐＭＯＳトランジスタ１０６の
ドレイン側に設けた第１のコンタクト１０８と、第２の
ｐＭＯＳトランジスタのドレイン側に第２のコンタクト
１０９が追加されている。図３における第１のインバー
タ１００と第２のインバータ１１０ともに、この構成を
持つものとする。
【００１１】図３における第１のインバータ１００内で
第１のコンタクト１０８と第２のコンタクト１０９と
を、製造時点でＩＣマスクにより電気的に接続し、逆に
第２のインバータ１１０内で第１のコンタクト１０８と
第２のコンタクト１０９とを電気的に解放した場合につ
いて説明する。
第１のコンタクト１０８と第２のコンタクト１０９と
を、製造時点でＩＣマスクにより電気的に接続し、逆に
第２のインバータ１１０内で第１のコンタクト１０８と
第２のコンタクト１０９とを電気的に解放した場合につ
いて説明する。
【００１２】第２のインバータ１１０内の回路は、第１
のコンタクト１０８と第２のコンタクト１０９が電気的
に解放されているため、図２にある従来回路と全く同じ
である。一方、第１のインバータ１００内の回路は、第
２のｐＭＯＳトランジスタ１０６に対して電気的に並列
に第２のトランジスタ１０７が接続されたことになり、
図２の従来回路のｐＭＯＳトランジスタ１０６の抵抗値
を減少させたものとみなすことができる。
のコンタクト１０８と第２のコンタクト１０９が電気的
に解放されているため、図２にある従来回路と全く同じ
である。一方、第１のインバータ１００内の回路は、第
２のｐＭＯＳトランジスタ１０６に対して電気的に並列
に第２のトランジスタ１０７が接続されたことになり、
図２の従来回路のｐＭＯＳトランジスタ１０６の抵抗値
を減少させたものとみなすことができる。
【００１３】一般にこのような双安定性フリップフロッ
プの場合、その出力が互いに相手の入力に加えられてい
るため、その入力のレベル差によりそのレベル差を増加
する方向に安定する。
プの場合、その出力が互いに相手の入力に加えられてい
るため、その入力のレベル差によりそのレベル差を増加
する方向に安定する。
【００１４】この場合、第１のインバータ１００内のｐ
ＭＯＳトランジスタの抵抗値の減少分に相当するだけ第
１のインバータ１００の出力は電源電圧になる方向、第
２のインバータ１１０の出力は０Ｖになる方向に作用し
出力電圧が安定した時点で記憶値が確定する。図３にお
いて第１のインバータの出力が電源電圧の時を情報
‘１’、０Ｖの時を情報‘０’と定義すると、電源投入
時点はこのスタティックメモリセルは‘１’に初期化さ
れていると見なされる。
ＭＯＳトランジスタの抵抗値の減少分に相当するだけ第
１のインバータ１００の出力は電源電圧になる方向、第
２のインバータ１１０の出力は０Ｖになる方向に作用し
出力電圧が安定した時点で記憶値が確定する。図３にお
いて第１のインバータの出力が電源電圧の時を情報
‘１’、０Ｖの時を情報‘０’と定義すると、電源投入
時点はこのスタティックメモリセルは‘１’に初期化さ
れていると見なされる。
【００１５】同様に、第１のインバータ１００内の第１
のコンタクト１０８と第２のコンタクト１０９とを電気
的に解放し、第２のインバータ１１０内の第１のコンタ
クト１０８と第２のコンタクト１０９とを製造時点でＩ
Ｃマスクにより電気的に接続すると、前述した場合と逆
に、電源投入時点はこのスタティックメモリセルは
‘０’に初期化されていると見なされる。
のコンタクト１０８と第２のコンタクト１０９とを電気
的に解放し、第２のインバータ１１０内の第１のコンタ
クト１０８と第２のコンタクト１０９とを製造時点でＩ
Ｃマスクにより電気的に接続すると、前述した場合と逆
に、電源投入時点はこのスタティックメモリセルは
‘０’に初期化されていると見なされる。
【００１６】また、図２における第１および第２の入出
力部１０４，１１４から、ある特定のデータ値を与えメ
モリセル選択信号１２０で第１および第２の選択回路１
０３，１１３を開くと、外部より強制的に第１および第
２のインバータ（１００，１１０）に指定の電圧が加え
られ入力されたデータ値が正しく書き込まれる。
力部１０４，１１４から、ある特定のデータ値を与えメ
モリセル選択信号１２０で第１および第２の選択回路１
０３，１１３を開くと、外部より強制的に第１および第
２のインバータ（１００，１１０）に指定の電圧が加え
られ入力されたデータ値が正しく書き込まれる。
【００１７】以上、本実施例のＣＭＯＳスタティックメ
モリセルは、２個のインバータの出力と入力を相互に接
続した双安定性フリップフロップ回路をＣＭＯＳで構成
するスタティックモリセルの１個のインバータ内におい
て、第１のｐＭＯＳトランジスタと電気的に並列に接続
された第２のｐＭＯＳトランジスタと、第１のｐＭＯＳ
トランジスタのドレイン側に設けた第１のコンタクト
と、第２のｐＭＯＳトランジスタのドレイン側に第１の
コンタクトに対して製造時点で選択可能なＩＣマスクに
より電気的に接続可能な第２のコンタクトとを有するこ
とにより、電源投入時にユーザ固有の初期値を有し、以
後任意に書き込み可能なメモリが供給可能となる。
モリセルは、２個のインバータの出力と入力を相互に接
続した双安定性フリップフロップ回路をＣＭＯＳで構成
するスタティックモリセルの１個のインバータ内におい
て、第１のｐＭＯＳトランジスタと電気的に並列に接続
された第２のｐＭＯＳトランジスタと、第１のｐＭＯＳ
トランジスタのドレイン側に設けた第１のコンタクト
と、第２のｐＭＯＳトランジスタのドレイン側に第１の
コンタクトに対して製造時点で選択可能なＩＣマスクに
より電気的に接続可能な第２のコンタクトとを有するこ
とにより、電源投入時にユーザ固有の初期値を有し、以
後任意に書き込み可能なメモリが供給可能となる。
【００１８】
【発明の効果】以上説明したように、本発明は、特にス
タティックメモリセルのＣＭＯＳで構成する双安定性フ
リップフロップ回路の片方の抵抗値を増加あるいは減少
させることにより、電源投入時の初期値を指定できる効
果がある。
タティックメモリセルのＣＭＯＳで構成する双安定性フ
リップフロップ回路の片方の抵抗値を増加あるいは減少
させることにより、電源投入時の初期値を指定できる効
果がある。
【図１】本発明の一実施例のメモリのうちインバータを
示す回路図である。
示す回路図である。
【図２】従来のインバータを示す回路図である。
【図３】従来のメモリを示す回路図である。
１００ 第１のインバータ １０１ 第１のインバータの入力 １０２ 第１のインバータの出力 １０３ 第１の選択回路 １０４ 第１の入出力部 １０５ ｎＭＯＳトランジスタ １０６ 第１のｐＭＯＳトランジスタ １０７ 第２のｐＭＯＳトランジスタ １０８ 第１のコンタクト １０９ 第２のコンタクト １１０ 第２のインバータ １１３ 第２の選択回路 １１４ 第２の入出力部 １２０ メモリセル選択信号
Claims (1)
- 【請求項１】 第１，第２のインバータの出力と入力と
を相互に接続してなる双安定フリップフロップを備えた
メモリにおいて、ゲート同士，第１電極同士をそれぞれ
接続した第１，第２のトランジスタと、前記第１のトラ
ンジスタに直列接続された第３のトランジスタと、前記
第１，第３のトランジスタの共通接続点と前記第２のト
ランジスタの第２電極とにそれぞれ接続したコンタクト
とを設けた回路が、前記第１，第２のインバータのうち
少なくとも一つのインバータとなっていることを特徴と
するメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039729A JP2634960B2 (ja) | 1991-03-06 | 1991-03-06 | メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3039729A JP2634960B2 (ja) | 1991-03-06 | 1991-03-06 | メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04278287A JPH04278287A (ja) | 1992-10-02 |
| JP2634960B2 true JP2634960B2 (ja) | 1997-07-30 |
Family
ID=12561066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3039729A Expired - Lifetime JP2634960B2 (ja) | 1991-03-06 | 1991-03-06 | メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2634960B2 (ja) |
-
1991
- 1991-03-06 JP JP3039729A patent/JP2634960B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04278287A (ja) | 1992-10-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970218 |