JPH04278287A - メモリ - Google Patents
メモリInfo
- Publication number
- JPH04278287A JPH04278287A JP3039729A JP3972991A JPH04278287A JP H04278287 A JPH04278287 A JP H04278287A JP 3039729 A JP3039729 A JP 3039729A JP 3972991 A JP3972991 A JP 3972991A JP H04278287 A JPH04278287 A JP H04278287A
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- JP
- Japan
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- inverter
- transistor
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- pmos transistor
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- Granted
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- 230000003068 static effect Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明はメモリに関し、特にCM
OSスタティックメモリセルの電源投入時の初期値設定
回路に関する。
OSスタティックメモリセルの電源投入時の初期値設定
回路に関する。
【0002】
【従来の技術】従来のこの種のスタティックメモリセル
は、双安定性のフリップフロップ回路とこのフリップフ
ロップ回路に対して読み出しおよび書き込みを行なう選
択回路とにより構成されていた。従来のスタティックメ
モリセルの基本形の一実施例を図3に示し、図3におけ
る第1のインバータ100および第2のインバータ11
0をCMOSで構成した回路を第1のインバータ100
を代表して図2に示す。
は、双安定性のフリップフロップ回路とこのフリップフ
ロップ回路に対して読み出しおよび書き込みを行なう選
択回路とにより構成されていた。従来のスタティックメ
モリセルの基本形の一実施例を図3に示し、図3におけ
る第1のインバータ100および第2のインバータ11
0をCMOSで構成した回路を第1のインバータ100
を代表して図2に示す。
【0003】図2,図3に示すように、第1のインバー
タ100と第2のインバータ110とを相互に接続する
ことにより、双安定性フリップフロップを構成し、第1
の選択回路103が第1のインバータ100の出力に第
2の選択回路113が第2のインバータ110の出力に
接続され、メモリセル選択信号120により第1のイン
バータ100および第2のインバータ110の出力をそ
れぞれ第1の入出力部104と第2の入出力部114と
接続または切断する。この第1および第2の入出力部1
04,114は他の同じ構成のメモリセルと接続されメ
モリのデータ入出力信号となる。
タ100と第2のインバータ110とを相互に接続する
ことにより、双安定性フリップフロップを構成し、第1
の選択回路103が第1のインバータ100の出力に第
2の選択回路113が第2のインバータ110の出力に
接続され、メモリセル選択信号120により第1のイン
バータ100および第2のインバータ110の出力をそ
れぞれ第1の入出力部104と第2の入出力部114と
接続または切断する。この第1および第2の入出力部1
04,114は他の同じ構成のメモリセルと接続されメ
モリのデータ入出力信号となる。
【0004】メモリセルの選択は、メモリセル選択信号
120により特定のメモリセルが選ばれ、読み出し時は
第1および第2の入出力部104,114の信号を外部
で比較して取り出す。書き込み時は第1および第2の入
出力部104,114へ外部から強制的にデータの値を
与えることにより書き込む。第1および第2のインバー
タ(100および110)は、電気的駆動能力をできる
限り弱く設計されているので、強制的に与えるデータ値
に変更が可能である。
120により特定のメモリセルが選ばれ、読み出し時は
第1および第2の入出力部104,114の信号を外部
で比較して取り出す。書き込み時は第1および第2の入
出力部104,114へ外部から強制的にデータの値を
与えることにより書き込む。第1および第2のインバー
タ(100および110)は、電気的駆動能力をできる
限り弱く設計されているので、強制的に与えるデータ値
に変更が可能である。
【0005】
【発明が解決しようとする課題】前述した従来のCMO
Sスタティックメモリセルは、回路が対称である構成上
、電源投入直後の状態は不定である。そのため、従来で
は不揮発性が要求される用途にはリードオンリーメモリ
(以後ROMと称す)を、書き換えが必要な用途には前
述したスタティックメモリセルやダイナミックメモリセ
ル(総称してRAMという)を使用し、使い分けをして
いた。しかしこの構成では、電源投入時に初期値を持ち
、以後書き換えが必要な分野では、電源投入時に前記R
OMからRAMへデータを転送する必要があった。
Sスタティックメモリセルは、回路が対称である構成上
、電源投入直後の状態は不定である。そのため、従来で
は不揮発性が要求される用途にはリードオンリーメモリ
(以後ROMと称す)を、書き換えが必要な用途には前
述したスタティックメモリセルやダイナミックメモリセ
ル(総称してRAMという)を使用し、使い分けをして
いた。しかしこの構成では、電源投入時に初期値を持ち
、以後書き換えが必要な分野では、電源投入時に前記R
OMからRAMへデータを転送する必要があった。
【0006】本発明の目的は、前記欠点を解決し、RO
MからRAMへデータを転送したりする必要がないよう
にしたメモリを提供することにある。
MからRAMへデータを転送したりする必要がないよう
にしたメモリを提供することにある。
【0007】
【課題を解決するための手段】本発明の構成は、第1,
第2のインバータの出力と入力とを相互に接続してなる
双安定フリップフロップを備えたメモリにおいて、ゲー
ト同士,第1電極同士をそれぞれ接続した第1,第2の
トランジスタと、前記第1のトランジスタに直列接続さ
れた第3のトランジスタと、前記第1,第3のトランジ
スタの共通接続点と前記第2のトランジスタの第2電極
とにそれぞれ接続したコンタクトとを設けた回路が、前
記第1,第2のインバータのうち少なくとも一つのイン
バータとなっていることを特徴とする。
第2のインバータの出力と入力とを相互に接続してなる
双安定フリップフロップを備えたメモリにおいて、ゲー
ト同士,第1電極同士をそれぞれ接続した第1,第2の
トランジスタと、前記第1のトランジスタに直列接続さ
れた第3のトランジスタと、前記第1,第3のトランジ
スタの共通接続点と前記第2のトランジスタの第2電極
とにそれぞれ接続したコンタクトとを設けた回路が、前
記第1,第2のインバータのうち少なくとも一つのイン
バータとなっていることを特徴とする。
【0008】
【実施例】図1は本発明の一実施例のメモリを示す回路
図である。
図である。
【0009】図1において、本実施例のメモリは第2の
pMOSトランジスタ107が図2の回路に追加されて
いる。
pMOSトランジスタ107が図2の回路に追加されて
いる。
【0010】即ち、第1のpMOSトランジスタ106
と電気的に並列に第2のpMOSトランジスタ107が
接続され、さらに第1のpMOSトランジスタ106の
ドレイン側に設けた第1のコンタクト108と、第2の
pMOSトランジスタのドレイン側に第2のコンタクト
109が追加されている。図3における第1のインバー
タ100と第2のインバータ110ともに、この構成を
持つものとする。
と電気的に並列に第2のpMOSトランジスタ107が
接続され、さらに第1のpMOSトランジスタ106の
ドレイン側に設けた第1のコンタクト108と、第2の
pMOSトランジスタのドレイン側に第2のコンタクト
109が追加されている。図3における第1のインバー
タ100と第2のインバータ110ともに、この構成を
持つものとする。
【0011】図3における第1のインバータ100内で
第1のコンタクト108と第2のコンタクト109とを
、製造時点でICマスクにより電気的に接続し、逆に第
2のインバータ110内で第1のコンタクト108と第
2のコンタクト109とを電気的に解放した場合につい
て説明する。
第1のコンタクト108と第2のコンタクト109とを
、製造時点でICマスクにより電気的に接続し、逆に第
2のインバータ110内で第1のコンタクト108と第
2のコンタクト109とを電気的に解放した場合につい
て説明する。
【0012】第2のインバータ110内の回路は、第1
のコンタクト108と第2のコンタクト109が電気的
に解放されているため、図2にある従来回路と全く同じ
である。一方、第1のインバータ100内の回路は、第
2のpMOSトランジスタ106に対して電気的に並列
に第2のトランジスタ107が接続されたことになり、
図2の従来回路のpMOSトランジスタ106の抵抗値
を減少させたものとみなすことができる。
のコンタクト108と第2のコンタクト109が電気的
に解放されているため、図2にある従来回路と全く同じ
である。一方、第1のインバータ100内の回路は、第
2のpMOSトランジスタ106に対して電気的に並列
に第2のトランジスタ107が接続されたことになり、
図2の従来回路のpMOSトランジスタ106の抵抗値
を減少させたものとみなすことができる。
【0013】一般にこのような双安定性フリップフロッ
プの場合、その出力が互いに相手の入力に加えられてい
るため、その入力のレベル差によりそのレベル差を増加
する方向に安定する。
プの場合、その出力が互いに相手の入力に加えられてい
るため、その入力のレベル差によりそのレベル差を増加
する方向に安定する。
【0014】この場合、第1のインバータ100内のp
MOSトランジスタの抵抗値の減少分に相当するだけ第
1のインバータ100の出力は電源電圧になる方向、第
2のインバータ110の出力は0Vになる方向に作用し
出力電圧が安定した時点で記憶値が確定する。図3にお
いて第1のインバータの出力が電源電圧の時を情報‘1
’、0Vの時を情報‘0’と定義すると、電源投入時点
はこのスタティックメモリセルは‘1’に初期化されて
いると見なされる。
MOSトランジスタの抵抗値の減少分に相当するだけ第
1のインバータ100の出力は電源電圧になる方向、第
2のインバータ110の出力は0Vになる方向に作用し
出力電圧が安定した時点で記憶値が確定する。図3にお
いて第1のインバータの出力が電源電圧の時を情報‘1
’、0Vの時を情報‘0’と定義すると、電源投入時点
はこのスタティックメモリセルは‘1’に初期化されて
いると見なされる。
【0015】同様に、第1のインバータ100内の第1
のコンタクト108と第2のコンタクト109とを電気
的に解放し、第2のインバータ110内の第1のコンタ
クト108と第2のコンタクト109とを製造時点でI
Cマスクにより電気的に接続すると、前述した場合と逆
に、電源投入時点はこのスタティックメモリセルは‘0
’に初期化されていると見なされる。
のコンタクト108と第2のコンタクト109とを電気
的に解放し、第2のインバータ110内の第1のコンタ
クト108と第2のコンタクト109とを製造時点でI
Cマスクにより電気的に接続すると、前述した場合と逆
に、電源投入時点はこのスタティックメモリセルは‘0
’に初期化されていると見なされる。
【0016】また、図2における第1および第2の入出
力部104,114から、ある特定のデータ値を与えメ
モリセル選択信号120で第1および第2の選択回路1
03,113を開くと、外部より強制的に第1および第
2のインバータ(100,110)に指定の電圧が加え
られ入力されたデータ値が正しく書き込まれる。
力部104,114から、ある特定のデータ値を与えメ
モリセル選択信号120で第1および第2の選択回路1
03,113を開くと、外部より強制的に第1および第
2のインバータ(100,110)に指定の電圧が加え
られ入力されたデータ値が正しく書き込まれる。
【0017】以上、本実施例のCMOSスタティックメ
モリセルは、2個のインバータの出力と入力を相互に接
続した双安定性フリップフロップ回路をCMOSで構成
するスタティックモリセルの1個のインバータ内におい
て、第1のpMOSトランジスタと電気的に並列に接続
された第2のpMOSトランジスタと、第1のpMOS
トランジスタのドレイン側に設けた第1のコンタクトと
、第2のpMOSトランジスタのドレイン側に第1のコ
ンタクトに対して製造時点で選択可能なICマスクによ
り電気的に接続可能な第2のコンタクトとを有すること
により、電源投入時にユーザ固有の初期値を有し、以後
任意に書き込み可能なメモリが供給可能となる。
モリセルは、2個のインバータの出力と入力を相互に接
続した双安定性フリップフロップ回路をCMOSで構成
するスタティックモリセルの1個のインバータ内におい
て、第1のpMOSトランジスタと電気的に並列に接続
された第2のpMOSトランジスタと、第1のpMOS
トランジスタのドレイン側に設けた第1のコンタクトと
、第2のpMOSトランジスタのドレイン側に第1のコ
ンタクトに対して製造時点で選択可能なICマスクによ
り電気的に接続可能な第2のコンタクトとを有すること
により、電源投入時にユーザ固有の初期値を有し、以後
任意に書き込み可能なメモリが供給可能となる。
【0018】
【発明の効果】以上説明したように、本発明は、特にス
タティックメモリセルのCMOSで構成する双安定性フ
リップフロップ回路の片方の抵抗値を増加あるいは減少
させることにより、電源投入時の初期値を指定できる効
果がある。
タティックメモリセルのCMOSで構成する双安定性フ
リップフロップ回路の片方の抵抗値を増加あるいは減少
させることにより、電源投入時の初期値を指定できる効
果がある。
【図1】本発明の一実施例のメモリのうちインバータを
示す回路図である。
示す回路図である。
【図2】従来のインバータを示す回路図である。
【図3】従来のメモリを示す回路図である。
100 第1のインバータ
101 第1のインバータの入力102
第1のインバータの出力103 第1の選択回路 104 第1の入出力部 105 nMOSトランジスタ 106 第1のpMOSトランジスタ107
第2のpMOSトランジスタ108 第1の
コンタクト 109 第2のコンタクト 110 第2のインバータ 113 第2の選択回路 114 第2の入出力部 120 メモリセル選択信号
第1のインバータの出力103 第1の選択回路 104 第1の入出力部 105 nMOSトランジスタ 106 第1のpMOSトランジスタ107
第2のpMOSトランジスタ108 第1の
コンタクト 109 第2のコンタクト 110 第2のインバータ 113 第2の選択回路 114 第2の入出力部 120 メモリセル選択信号
Claims (1)
- 【請求項1】 第1,第2のインバータの出力と入力
とを相互に接続してなる双安定フリップフロップを備え
たメモリにおいて、ゲート同士,第1電極同士をそれぞ
れ接続した第1,第2のトランジスタと、前記第1のト
ランジスタに直列接続された第3のトランジスタと、前
記第1,第3のトランジスタの共通接続点と前記第2の
トランジスタの第2電極とにそれぞれ接続したコンタク
トとを設けた回路が、前記第1,第2のインバータのう
ち少なくとも一つのインバータとなっていることを特徴
とするメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3039729A JP2634960B2 (ja) | 1991-03-06 | 1991-03-06 | メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3039729A JP2634960B2 (ja) | 1991-03-06 | 1991-03-06 | メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04278287A true JPH04278287A (ja) | 1992-10-02 |
JP2634960B2 JP2634960B2 (ja) | 1997-07-30 |
Family
ID=12561066
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3039729A Expired - Lifetime JP2634960B2 (ja) | 1991-03-06 | 1991-03-06 | メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2634960B2 (ja) |
-
1991
- 1991-03-06 JP JP3039729A patent/JP2634960B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2634960B2 (ja) | 1997-07-30 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970218 |