JPS63501757A - 電子的インタ−フエイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電子的インターフェイス回路、特に互いに異なる電源レベルの間で動作 する電子装置の間を接続するためのインターフェイス回路に関するものである。

応用面では、例えば、土５ｖの差動電源レール間での動作が都合のよいディジタ ル／アナログ変換（ＤＡＣ）がある。最近の微小ジオメトリ・プロセスによって 製造された電界効果トランジスタは一般に上下５ｖ範囲内で動作するようになっ ている。したがって、５ｖ〜Ｏｖ間で動作する論理回路と一５ｖ〜Ｏｖ間で動作 するディジタル／アナログ変換回路の間でレベルシフトを行ない、システム内の トランジスタに５ｖのソースドレイン間電圧以上が掛からないようにするために 、インターフェイス回路が必要である。

また、ＣＭＯＳプロセスはますますジオメトリの微小化と低破壊電圧化が進むの で、最大電圧３ｖのチップと５ｖデ／ぐイスのインターフェイスが必要になって ＥＣＬ複合論理デバイスにおいては、例えば、論理信号レベルをシフトし、トラ ンジスタの飽和させないように信号をカスケード接続ｒ−）に供給するためのレ ベルシフ）Ｉ％？成が考案されている。典型的な構成例では、論理信号はエミッ タフォロワのバイポーラトランジスタのベースに供給され、信号レベルはダイオ ード抵抗器レベルシフト回路網でシフトされる。しかし、このレベルシフト構成 は標準電源電圧レール間に接続され、トランジスタには過剰な負荷が掛からない 。

同様Ｋ、ｎ−チャンネル、５ｖのＣＭＯＳソースフォロワ電界効果トランジスタ と抵抗器の組合せによシ、Ｏｖと＋５ｖの電源レール間で動作するレベルシフト 回路網ｆ：′ＩｐＩ成することが可能である。従来は、このトランジスタのｐ− ウェル分離構造を低電位のレール（Ｏｖ）に接続し、その周囲のｎ−基板材を高 電位のレール（５ｖ）に接続していた。この構成では、ｐ−ウェル／ｎ−基板ダ イオードインターフェイスは常に逆バイアスになる。しかし、このような構成は 、差動電源の５ｖ電源レールと一５ｖ電源レールの間に接続された時には十分に 動作しないという問題がある。

発明の開示 本発明の目的は、互いに異なる電源レベルで動作する電子デバイス間の接続を可 能にする電子的インターフェイス回路の提供にある。

本発明によるインターフェイス回路は、第１および第２の電源電圧レールの間に 接続することによシ、中間電圧に相当する第３電源電圧レールと前記第２電源電 圧レールの間で動作可能な電子デバイスへの信号接続を可能にする電子的インタ ーフェイス回路であって、ソースおよびドレインとトランジスタ基板との間のソ ース、ドレイン近傍に分離ウェルを備え、デートを入力端子とするトランジスタ と、結合点を出力端子とするレベルシフト回路網を有し、トランジスタウェルお よび近傍のトランジスタ基板が一つの適切な電源レールに共通接続され、ソース 、ドレイン間の電流が禁止された時にウェルからレベルシフト回路網に電流が流 れるように構成される。

上記レベルシフト回路網に抵抗器分圧回路、あるいは、抵抗器および直列接続の 電流源を設けることが可能である。

上記電界効果トランジスタとしてＣＭ　ＯＳ、　ＮＭＯ８゜ショットキＭＥＳＦ ＥＴ、ＪＦＥＴのいずれも使用可能である。ＯＶ％＋５Ｖの電源レール間で動作 するデバイスと一５Ｖ％ＯＶの電源レール間で動作するデバイスを結合するため の回路例では、ｎ−チャンネル、ｐ−ウェルの５ポル）　ＣＭＯＳ型で、ｐ−ウ ェルと基板がＶ電源レールに接続されたトランジスタを使用することも可能であ る。

図面の簡単な説明 第１図は本発明の実施例によるインターフェイス回路の構成図、 第２図は第１図の回路の変形としてのインターフェイス回路の構成図、 第３図はインターフェイス回路付きインバータ回路の構成図、 第４図は第３図の回路を集積回路化した状態を示す断面図、 第５図はディジタル／アナログ変換回路の入力インターフェイスを示すブロック 図、 第６図は５ｖと３ｖのＣＭＯＳデバイスを接続するため代替装置／インターフェ イス構成のブロック図で本発明の理解を深めるため、以下に添付図面を参照しな がら実施例を説明する。なお、下記説明は単なる例証としての記述である。

第１図にはインターフェイス回路１が示されておシ、この回路は、第１の電子装 置１３（−電源〔図示せず〕の第ル−ルＶ　第２レール”ＤＤ間で動作する）と 第ＣＣ’ ２の電子装置５（上記電源の第２レールｖＤＤ１第３レールｖｓｓ間で動作する ）の間の接続を可能にする回路である。インターフェイス回路１は電界効果トラ ンジスタ７と直列接続式レベルシフト回路網９を備えておシ、第１電圧レールＶ 。０と第３電圧レールｖｓ８の間に接続される。図の例ではトランジスタ７はｎ −チャンネル、ｐ−ウェルの０ＭＯ８）ランジスタであって、ｐ−ウェルとトラ ンジスタ基板が第３電圧レールｖＤＤに接続される。この図ではｐ−ウェル／ソ ース接合はダイオード１１で表されている。ドレインは、ここで最も高い正電圧 に相当する第１電圧レールＶ。０に接続され、レベルシフト回路網の末端は最も 低い負電圧に相当する第２電圧レールｖ８ｓに接続される。トランジスタ７のデ ー）Ｉ／Ｐは第１の電子装置３の出力に接続される。図のレベルシフト回路網９ は１対の抵抗器Ｒ工、Ｒ２で構成される。これら２個の抵抗器Ｒ１，Ｒ２の接続 点０７　Ｐから取シ出される出力は第２の電子装置５０入力端に供給される。こ の図において、Ａはトランジスタ７の？−）への入力電圧、Ｂはトランジスタ７ のソース電圧、Ｃはレベルシフト回路網９から得られる出力電圧である。

以下の解析において、ｖｏ８はｎ−チャンネルのデートソース電圧、Ｖゆけトラ ンジスタ７のｐ−ウェル・ｎ＋ソソー間接合の頭方向バイアスダイオード電圧と する。

抵抗Ｒユｅ　８２間の最適関係は下記のようになる。

まず、入力信号が論理Ｈの場合のインターフェイス回路１の動作を考察する。

出力電圧Ｃは中間レール電圧ｖＤＤを超えてはなＩＧＨ らないので、 ０ＨＩＧＨ≦ｖＤＤ 単純化して、ｖＤＤをゼロ接地レールとすると、ＣＨＩＧＨ≦０ 、’、　Ｒ，≧Ｒ２（ＶＣＣＶＧＳ　）／　（ＶＳＳ）−条件１次に、入力信号 が論理りの場合のインターフェイス回路１の動作を考察する（ｖＤＤ＝Ｏｖ）。

すなわち、ＣＬＯＷ＝（ＲＩ　ＶＳＳ　Ｒ２ＶＢＢ）／（Ｒ１＋Ｒ２）したがっ て、出力信号Ｃに含まれる論理振幅ΔＣは下記のようにして得られる。

ΔＣ：ＣＨＩ（）Ｈ−ＣＬＯＷ したがって、最大振惺は抵抗器Ｒ工の最大値と対応し、条件１の範囲内である。

タタシ、Ｒ１（ＭＩＮ）　＝　Ｒ２（”Ｃｏ　ＶＧＳ）／（ＶＳＳ）とする。

回路網抵抗器の抵抗値Ｒ１ｔＲ２は、ノイズ・イミユニティが最大になるように 選択すればよい。上記インターフェイス回路１の後段にイン／々−夕が接続され る場合、しきい値ｖＩｒＨは次の式からめることができる。

ｖ′ｒＨ：Ｔ（０ＨＩＧＨ＋０ＬＯＷ）第２図はインターフェイス回路１の変形 を示すもので、レベルシフト回路網はＲ１と電流源１３で構成され、２番目の抵 抗器Ｒ２が電流源で置換されている。

第３図および第４図には、インターフェイス付きのインバータ回路１５が示され ている。この回路ではインターフェイス回路１は前記と同様のトランジスタＴ１ ７に加えて、直列抵抗器Ｒ１，Ｒ２を備えている。このトランジスタＴよのドレ インは第ル−ルＶ。。（＋５ｖ）に接続され、第２抵抗器Ｒ２の末端は第２レー ルｖ８８（−５Ｖ）に接続される。インバータ回路１５は１対の相補型トランジ スタ、すなわちｐ−チャンネルトランジスタＴ２とｎ−チャンネルトランジスタ Ｔ３で構成される。これら２個のトランジスタＴ２ｙ　Ｔ３のｒ−トはインター フェイス回路１の出力接合ｏ／ｐに接続さ電源レールＶ　（ＯＶ）と第２電源レ ールｖｓｓ　（−５Ｖ）Ｄ に接続される。

第４図は、この回路（第３図）をｎ型シリコン基板上に集積回路化した例を示し ている。トランジスタＴ０゜Ｔ、のソースおよびドレイン領域はｎ＋ドーゾ材で 形成され、それぞれのｐ−ウェル構造２１，２３によってｎ−／ｎ＋基板１９か ら分離される。ｎ−／　ｎ＋基板１９と第１トランジスタＴｌのｐ−ウェル２１ には共通接続点が設けられ、そこに電源の第３レールｖＤＤ（Ｏｖ）が接続され る。第１トランジスタＴ１のソースはソースフォロアとして動作し、第４図のよ うに第２（負）電圧レール”ｓｓ　（７５Ｖ　”）に接続された１対の抵抗器Ｒ よ、Ｒ２に電流を供給する。これら抵抗器Ｒよｓ　Ｒ２の接続点０７Ｐからは後 段Ｔ２ｔＴ３への入力が供給される。これら抵抗器は図のようにポリシリコンで 形成するか、あるいはトランジスタ’ｒ１．　’ｒ３と同様にｐ−ウェル内で分 離されたｎ＋ンソー／ドレイン・インブラント型とすることも可能である。なお 、ｐ−ウェル２３と第３トランジスタＴ３のソースは従来の装置と同様に、最も 低い負電圧レールである第２レールｖ８８に接続される。また、隣接の基板１９ は第６レール”ｓｓ　（ＯＶ　”）に接続される。

この装置は次のように動作する。入力がＨのとき、トランジスタＴ１が導通し、 Ｖｏｓ　ｔ”　ｎ−チャンネルのゲートソース電圧とすると、第１抵抗器Ｒ１の 上端は５　ｖ−ｖＧＳまでゾルアップされる。抵抗器Ｒ１？Ｒ２は分圧器として 働き、出力電圧は次のようになる。

（１０Ｖ　ＶＧＳ　）　Ｒ２／（Ｒ１＋Ｒ２）　５Ｖ一方、入力がＬのときは、 第１トランジスタＴｌのソースの電位は−ｖＢＥ１すなわちトランジスタＴのｐ −ウェル・ｎ“ソース間接合の順方向バイアスダイオード電圧まで低下し、この 電圧もまた分圧される。

適切に許容誤差を設定することによシ、デートチ２的な効果は、トランジスタＴ □ｔ　Ｔ２ｔ　’ｒ３のいずれにも過負荷を掛けずに信号をレベルシフトし得る ことである。

上記説明ではｎ−チャンネル、ｐ−ウェルの装置について述べたが、この概念は ｐ−チャンネル、ｎ−ウェルの装置にも同様に適用可能でおる。

ディジタル／アナログ変換ＩＣ利用する場合は、負の出力電圧コンプライアンス になるように、論理および電流スイッチングをＯｖと一５ｖの間で行うことが望 ましい。これを第５図に示す。ディジタル／アナログ変換器３１の各入力Ｉ／Ｐ （１）、・・・・・Ｉ／Ｐ（Ｎ）は、それぞれ対応のインターフェイス回路１の 出力０／Ｐに接続される。なお、単純化するため、これらインターフェイス回路 のうち、１個のみ図示されている。

また、例えは０〜３ｖで動作する回路を従来のＯｖ〜５■のＣＭＯＳ入力に適合 させるためのインターフェイスが必要な場合のように非常に微細な回路構造にも 、本発明を応用することができる。入力構成Ｔｌ。

Ｒ４ｔ　Ｒ２（第１図）または、電流源利用の等測的代替構成（第２図）を使用 すれば、装置の過負荷を避けるためのプロセス変更を行うことなく、インターフ ェイス回路が得られる。第６図はそのような応用例を示しておシ、インターフェ イス回路１が標準の０ＭＯ８装置３３と低電圧０ＭＯ８装置３５の間の接続機能 を果たしている。

本発明はディジタル設計に最適であるが、アナログ信号に対するインターフェイ ス機能も可能である。しかし、その場合はダイナミックレンジが著しく制限され る。

国際調査報告 ＣＣＴ’Ｓ　ＩＴＯＮ ＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＡＰＰＬＩＣＡＴＩＯＮ　Ｎｏ、　Ｅ’ＣＴ／Ｃ Ｂ　８６１００７３０　（ＳＡ　１５３７８）・−−―＋−―・・―−−・＋＋ ＋−−−−−・―＋＋＋−――　＋・・−・―−・−・拳・・自・　・＋＋＋噂 拳働−・＋――ｅｐｏｒｔ

Claims (9)

【特許請求の範囲】
1. １．第１および第２の電源電圧レール（ＶＣＣ，ＶＳＳ）の間に接続されるイン ターフエイス回路であつて、中間電圧に相当する第３電源電圧レール（ＶＤＤ） と前記第２電源電圧レール（ＶＳＳ）の間で動作可能な電子デバイス（５；１５ ；３１；３５）への信号接続を可能にする電子的インターフエイス回路（１）に おいて、ソース（ｓ）およびドレイン（ｄ）とトランジスタ基板との間のソース （ｓ）、ドレイン（ｄ）近傍に分離ウエル（２１）を備え、ゲート（Ｐ／Ｆ）を 入力端子（Ｉ／Ｐ）とするトランジスタ（７）と、結合点を出力端子とするレベ ルシフト回路網（９）を有し、 トランジスタウエル（２１）および近傍のトランジスタ基板（１９）が一つの適 切な電源レール（例えばＶＤＤ）に共通接続され、ソース（ｓ）、ドレイン（ｄ ）間の電流が禁止された時にウエル（２１）からレべルシフト回路網（９）に電 流が流れる電子的インターフエイス回路（１）。
2. ２．請求の範囲第１項において、レベルシフト回路網（９）に抵抗器分圧回路（ Ｒ１，Ｒ２）が含まれる回路（第１図）。
3. ３．請求の範囲第１項において、レベルシフト回路網（９）に抵抗器（Ｒ１）と 電流源（１３）が含まれる回路（第２図）。
4. ４．請求の範囲第１項〜第３項において、第１、第２、第３のレール（ＶＣＣ， ＶＳＳ，ＶＤＤ）を正、負、中間電圧用レールとし、トランジスタ（７）がｎ− チヤンネル、ｐ−ウエルのトランジスタ（第４図）であつて、ｐ−ウエル（２１ ）および基板（１９）が第３電圧レール（ＶＤＤ）に共通接続される回路（第３ 図、第４図）。
5. ５．請求の範囲第４項において、トランジスタ（７）がｎ−チヤンネル、ｐ−ウ エルのＭＯＳ電界效果トランジスタである回路（第４図）。
6. ６．請求の範囲第１項〜第５項において、デイジタル／アナログ変換装置にイン ターフエイス（１）として使用される回路（第５図）。
7. ７．複数の入力インターフエイス回路を備え、その各人カインターフエイス回路 が請求の範囲第１項記載の回路（１）であるデイジタル／アナログ変換装置（第 ５図）。
8. ８．請求の範囲第１項〜第３項において、異種ジオメトリのＣＭＯＳプローセス で製造されたＣＭＯＳデバイス（３３，３５）間のインターフエイス（１）とし て使用される回路（第６図）。
9. ９．請求の範囲第８項において、ＣＭＯＳ装置（３３，３５）がそれぞれ５Ｖと ５Ｖのプロセスジオメトリによるもので、０Ｖ、５Ｖ間と０Ｖ、３Ｖ間にそれぞ れ接続される回路。