JPS63287110A - ダイナミックレベルシフト回路 - Google Patents
ダイナミックレベルシフト回路Info
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- JPS63287110A JPS63287110A JP62123265A JP12326587A JPS63287110A JP S63287110 A JPS63287110 A JP S63287110A JP 62123265 A JP62123265 A JP 62123265A JP 12326587 A JP12326587 A JP 12326587A JP S63287110 A JPS63287110 A JP S63287110A
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- Japan
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- output
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- channel mosfet
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- Pending
Links
- 239000003990 capacitor Substances 0.000 claims abstract description 8
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 239000000872 buffer Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 9
- 230000010354 integration Effects 0.000 description 2
- 101100119059 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) ERG25 gene Proteins 0.000 description 1
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- 238000006243 chemical reaction Methods 0.000 description 1
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はダイナミックレベルシフト回路に関し、特にＣ
ＭＯ３ＬＳＩの出力回路に関するものである。
ＭＯ３ＬＳＩの出力回路に関するものである。
従来、一般的なＣＭＯ３ＬＳＩの動作電源電圧（以下■
ＤＤと称す）としては、通常Ｖ ＤＤ＝ ５ Ｖが用い
られてきたが、素子の高速化、高集積化が進むにつれて
内部配線、トランジスタのゲート長等が微細化されて、
Ｖｏｏ＝５ＶのままではＬＳＩ内部の電界が各種の耐圧
を満足できなくなる恐れがある。
ＤＤと称す）としては、通常Ｖ ＤＤ＝ ５ Ｖが用い
られてきたが、素子の高速化、高集積化が進むにつれて
内部配線、トランジスタのゲート長等が微細化されて、
Ｖｏｏ＝５ＶのままではＬＳＩ内部の電界が各種の耐圧
を満足できなくなる恐れがある。
このように、素子の微細化が進むことにより、電源電圧
をＶ ＯＤ ＝ ３ Ｖ程度まで下げる必要が生じてく
る。
をＶ ＯＤ ＝ ３ Ｖ程度まで下げる必要が生じてく
る。
前述したように従来のＣＭＯＳ ＬＳＩの電源電圧を
下げることにより、素子を微細化して集積度を向上しよ
うとすると、単一電源のままでは高レベル出力電圧が低
くなるため、他のＬＳＩとのインタフェースをとるのが
困難になるという欠点がある。
下げることにより、素子を微細化して集積度を向上しよ
うとすると、単一電源のままでは高レベル出力電圧が低
くなるため、他のＬＳＩとのインタフェースをとるのが
困難になるという欠点がある。
このため、ＣＭＯＳ ＬＳＩ内部はＶＤＤ’：３Ｖで
動作させて、高レベル出力電圧を高くするために、ＣＭ
ＯＳ ＬＳＩの出力・最終段トランジスタに別電源を
（Ｖ ＤＤ＝ ５ Ｖ ）供給することで、高レベル出
力電圧をＶ ｏｙ崎５ Ｖとするのが望ましい。
動作させて、高レベル出力電圧を高くするために、ＣＭ
ＯＳ ＬＳＩの出力・最終段トランジスタに別電源を
（Ｖ ＤＤ＝ ５ Ｖ ）供給することで、高レベル出
力電圧をＶ ｏｙ崎５ Ｖとするのが望ましい。
しかし、この゛場合、内部電圧３Ｖで動作しているＭ
ＯＳ Ｆ Ｅ Ｔで、どのようにして電源電圧５Ｖの最
終段ＭＯＳＦＥＴを駆動するかが問題となり、何らかの
電圧変換回路が必要となるという問題点がある。
ＯＳ Ｆ Ｅ Ｔで、どのようにして電源電圧５Ｖの最
終段ＭＯＳＦＥＴを駆動するかが問題となり、何らかの
電圧変換回路が必要となるという問題点がある。
本発明の目的は、上記問題点を解決し高集積・Ｉｌｌパ
ターン化を可能とするＣＭＯＳ ＬＳＩのダイナミッ
クレベルシフト回路を提供することにある。
ターン化を可能とするＣＭＯＳ ＬＳＩのダイナミッ
クレベルシフト回路を提供することにある。
本発明のダイナミックレベルシフト回路の構成は、高電
圧および低電圧を供給電圧とし、クロックに同期して２
つのデータを入力としてその一方のデータは前記低電圧
で動作するインバータを介してソースが接地電圧に接続
されたＮチャンネルＭＯＳＦＥＴのゲートに入力され、
他方のデータは前記低電圧で動作するＮＡＮＤゲートの
第１のゲートに入力され、このＮＡＮＤゲートの第２の
ゲートには前記クロックを入力し、そのＮＡＮＤゲート
の出力はコンデンサの一端に接続され、このコンデンサ
の他端はソースが前記高電圧に接続されたＰチャネルＭ
ＯＳＦＥＴのゲートに入力されてこのゲートには前記高
電圧に対し順方向にダイオードおよびジャンクション・
リークによる高抵抗によって接続され、前記Ｐチャネル
およびＮチャネルＭＯＳＦＥＴのドレインを接続した端
子を出力とすることを特徴とする。
圧および低電圧を供給電圧とし、クロックに同期して２
つのデータを入力としてその一方のデータは前記低電圧
で動作するインバータを介してソースが接地電圧に接続
されたＮチャンネルＭＯＳＦＥＴのゲートに入力され、
他方のデータは前記低電圧で動作するＮＡＮＤゲートの
第１のゲートに入力され、このＮＡＮＤゲートの第２の
ゲートには前記クロックを入力し、そのＮＡＮＤゲート
の出力はコンデンサの一端に接続され、このコンデンサ
の他端はソースが前記高電圧に接続されたＰチャネルＭ
ＯＳＦＥＴのゲートに入力されてこのゲートには前記高
電圧に対し順方向にダイオードおよびジャンクション・
リークによる高抵抗によって接続され、前記Ｐチャネル
およびＮチャネルＭＯＳＦＥＴのドレインを接続した端
子を出力とすることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の各点の波形図、第３図は第１図のレベルシフト回路
の一応用例を示す回路図、第４図は本発明の第２の実施
例を示す回路図である。
図の各点の波形図、第３図は第１図のレベルシフト回路
の一応用例を示す回路図、第４図は本発明の第２の実施
例を示す回路図である。
第１図で、１はクロックφとデータ人力りが入力となる
低電圧ＶＤＤＬ（以下ＶＤＤＬと称す）で動作するＮＡ
ＮＤゲート、２はＮＡＮＤゲート１の出力ａが入力とな
るコンデンサ、３は高電圧ＶＤＤＨ（以下ＶＤＤＨと称
す）の供給端子、４はクランプ用ダイオード、５はｂ点
の電位を押し上げるための抵抗、６は高電圧ＶＤＤＨが
ソースにつながるＰチャネルＭＯＳＦＥＴ、７はＮチャ
ネルＭＯＳ Ｆ Ｅ Ｔ、８はデータ入力りが入力とな
るインバータで、これもＶＤＤＬで動作している。
低電圧ＶＤＤＬ（以下ＶＤＤＬと称す）で動作するＮＡ
ＮＤゲート、２はＮＡＮＤゲート１の出力ａが入力とな
るコンデンサ、３は高電圧ＶＤＤＨ（以下ＶＤＤＨと称
す）の供給端子、４はクランプ用ダイオード、５はｂ点
の電位を押し上げるための抵抗、６は高電圧ＶＤＤＨが
ソースにつながるＰチャネルＭＯＳＦＥＴ、７はＮチャ
ネルＭＯＳ Ｆ Ｅ Ｔ、８はデータ入力りが入力とな
るインバータで、これもＶＤＤＬで動作している。
入力データＤがクロックφに同期してロウレベル−ハイ
レベルに変化すると、ＮＡＮＤゲート１の出力ａはクロ
ックφがハイレベル、データ入力りがハイレベルの期間
ロウレベルとなる。この出力ａの振幅は、ＮＡＮＤゲー
ト１が低電圧■ＤＤＬで動作しているので、０〜ＶＤＤ
Ｌの範囲である。
レベルに変化すると、ＮＡＮＤゲート１の出力ａはクロ
ックφがハイレベル、データ入力りがハイレベルの期間
ロウレベルとなる。この出力ａの振幅は、ＮＡＮＤゲー
ト１が低電圧■ＤＤＬで動作しているので、０〜ＶＤＤ
Ｌの範囲である。
ｂ点には供給端子３のＶＤＤＨが抵抗５を介してつなが
っているため、ｂ点の電位は、第２図すのようにハイレ
ベルがＶＤＤＬ→Ｖ００Ｈまで押し上げられる。ダイオ
ード４は、ｂ点の電位がＶＤＤＨを越えないようにする
クランプ用ダイオードである。
っているため、ｂ点の電位は、第２図すのようにハイレ
ベルがＶＤＤＬ→Ｖ００Ｈまで押し上げられる。ダイオ
ード４は、ｂ点の電位がＶＤＤＨを越えないようにする
クランプ用ダイオードである。
０点では、入力データＤを反転した波形が得られ、その
振幅は０〜ＶＤＤＬである。
振幅は０〜ＶＤＤＬである。
ｂ点のレベルがロウレベルになると、ＰチャネルＭＯＳ
ＦＥＴ６がＯＮ状態になる。そのときの０点のレベルは
ロウレベルになっているので、ｄ点の電位はＶｏｏＨま
で上がる。次に、クロックが０になりｂ点の電位がハイ
レベルになっても、データ入力はハイレベルのまま、つ
まり０点の電位はロウレベルのままなので、Ｎチャネル
ＭＯＳＦＥＴ７はＯＦＦ状態である。このため、ｄ点の
電位はハイレベル（ＶＤＤＨ）が保持される。
ＦＥＴ６がＯＮ状態になる。そのときの０点のレベルは
ロウレベルになっているので、ｄ点の電位はＶｏｏＨま
で上がる。次に、クロックが０になりｂ点の電位がハイ
レベルになっても、データ入力はハイレベルのまま、つ
まり０点の電位はロウレベルのままなので、Ｎチャネル
ＭＯＳＦＥＴ７はＯＦＦ状態である。このため、ｄ点の
電位はハイレベル（ＶＤＤＨ）が保持される。
次にデータ入力りがロウレベルになると、Ｃ点の電位は
ＶＤＤＨまで上がり、ＮチャネルＭＯＳＦＥＴ７はＯＮ
状態になり、ｄ点の電位はロウレベルとなる。この状態
を第２図のφ、Ｄ、ａ、ｂ。
ＶＤＤＨまで上がり、ＮチャネルＭＯＳＦＥＴ７はＯＮ
状態になり、ｄ点の電位はロウレベルとなる。この状態
を第２図のφ、Ｄ、ａ、ｂ。
ｃ、ｄに、接地電位レベルをＯにて示す。
これにより、データ人力りの０〜ＶＤＤＬの波形が、出
力ｄ点ではＯ〜ＶＤＤＨまでシフトされることがわかる
。
力ｄ点ではＯ〜ＶＤＤＨまでシフトされることがわかる
。
但し、抵抗５の抵抗値はコンデンサ２の容量との時定数
を考慮し、Ｉ／２クロックの幅で（ＶＤＤ）ｌＶＤＤＬ
）分程度、押し上げ効果が得られるような値にする必要
がある。
を考慮し、Ｉ／２クロックの幅で（ＶＤＤ）ｌＶＤＤＬ
）分程度、押し上げ効果が得られるような値にする必要
がある。
第３図は第１図のレベルシフト回路を出力バッファの前
段部として用いた例である。９，１０は第１図に示した
レベルシフト回路、１１は出力バッファのＰチャネルＭ
ＯＳＦＥＴ、１２は出力バッファのＮチャネルＭＯＳＦ
ＥＴ、１３は出力端子である。１４．１５はバッファと
してのインバータである。
段部として用いた例である。９，１０は第１図に示した
レベルシフト回路、１１は出力バッファのＰチャネルＭ
ＯＳＦＥＴ、１２は出力バッファのＮチャネルＭＯＳＦ
ＥＴ、１３は出力端子である。１４．１５はバッファと
してのインバータである。
ここでは、Ｖ ＤＤＬ ＝ ３ Ｖ 、 Ｖ ＯｐＨ＝
５ Ｖとして説明する。
５ Ｖとして説明する。
入力データＤの振幅Ｏ〜３■の信号は、レベルシフト回
路９を通ることで、インバータ１４の入力でＯ〜５■の
振幅をもつ信号となる。ここで、ディメンジョンの小さ
いインバータ１４．ディメンジョンの大きなインバータ
１５を用いることにより、大きなディメンジョンの出力
バッファトランジスタ１１．１２をドライブ出来る。こ
れにより、出力端子１３には振幅ＱＶ〜５■の信号が得
られる。
路９を通ることで、インバータ１４の入力でＯ〜５■の
振幅をもつ信号となる。ここで、ディメンジョンの小さ
いインバータ１４．ディメンジョンの大きなインバータ
１５を用いることにより、大きなディメンジョンの出力
バッファトランジスタ１１．１２をドライブ出来る。こ
れにより、出力端子１３には振幅ＱＶ〜５■の信号が得
られる。
第４図は本発明の第２の実施例の回路図である。
第４図で、１６．１７は第１図による本発明の第１の実
施例のレベルシフト回路で、各々、データ、クロックを
入力としている。１８はインバータ、１９は２−ＮＡＮ
Ｄゲート、２０は２−ＮＯＲゲート、２１は出力バッフ
ァＰチャネルＭ Ｏ５ＦＥＴ、２２は出力バッファＮチ
ャネルＭＯＳＦＥＴである。２３は出力端子、Ｄはデー
タ入力で、クロックφに同期して変化する。Ｃは出力バ
ッファイネーブル信号であり、信号Ｃに対しても本発明
のレベルシフト回路（図中１７）を使用することで、ト
ライステート・バッファを実現できる。
施例のレベルシフト回路で、各々、データ、クロックを
入力としている。１８はインバータ、１９は２−ＮＡＮ
Ｄゲート、２０は２−ＮＯＲゲート、２１は出力バッフ
ァＰチャネルＭ Ｏ５ＦＥＴ、２２は出力バッファＮチ
ャネルＭＯＳＦＥＴである。２３は出力端子、Ｄはデー
タ入力で、クロックφに同期して変化する。Ｃは出力バ
ッファイネーブル信号であり、信号Ｃに対しても本発明
のレベルシフト回路（図中１７）を使用することで、ト
ライステート・バッファを実現できる。
以上説明したように、本発明のレベルシフト回路を用い
ることにより、ＬＳＩの内部動作電圧を下げても、出力
には通常のレベルを得ることができるという効果がある
。
ることにより、ＬＳＩの内部動作電圧を下げても、出力
には通常のレベルを得ることができるという効果がある
。
第１図は本発明の第１の実施例の回路図、第２図は第１
図の各点の波形図、第３図は第１図のレベルシフト回路
の一応用例を示す回路図、第４図は本発明の第２の実施
例の回路図である。 １・・・ＮＡＮＤゲート、２・・・コンデンサ、３・・
・高電圧電源端子、４・・・ダイオード、５・・・抵抗
、６・・・ＰチャネルＭＯＳＦＥＴ、７・・・Ｎチャネ
ルＭＯＳＦＥＴ、８，１８・・・インバータ、９．１０
．１６゜１７・・・第１図のレベルシフト回路、１１．
２１・・・出力バッファＰチャネルＭＯ８ＦＥＴ、１２
．２２・・・出力バッファＮチャネルＭＯ８ＦＥＴ、１
３．２３・・・出力端子、１４．１５・・・バッファ用
インバータ、Ｌ９−２ ＮＡＮＤゲート、２０−２−
ＮＯＲゲート。 代理人 弁理士 内 原 晋ｔ 芽 １ 図 茅 ２ 図 茅 ３Ｔｌ！Ｊ 茅 ４ 閃
図の各点の波形図、第３図は第１図のレベルシフト回路
の一応用例を示す回路図、第４図は本発明の第２の実施
例の回路図である。 １・・・ＮＡＮＤゲート、２・・・コンデンサ、３・・
・高電圧電源端子、４・・・ダイオード、５・・・抵抗
、６・・・ＰチャネルＭＯＳＦＥＴ、７・・・Ｎチャネ
ルＭＯＳＦＥＴ、８，１８・・・インバータ、９．１０
．１６゜１７・・・第１図のレベルシフト回路、１１．
２１・・・出力バッファＰチャネルＭＯ８ＦＥＴ、１２
．２２・・・出力バッファＮチャネルＭＯ８ＦＥＴ、１
３．２３・・・出力端子、１４．１５・・・バッファ用
インバータ、Ｌ９−２ ＮＡＮＤゲート、２０−２−
ＮＯＲゲート。 代理人 弁理士 内 原 晋ｔ 芽 １ 図 茅 ２ 図 茅 ３Ｔｌ！Ｊ 茅 ４ 閃
Claims (1)
- 高電圧および低電圧を供給電圧とし、クロックに同期し
て２つのデータを入力としてその一方のデータは前記低
電圧で動作するインバータを介してソースが接地電位に
接続されたＮチャネルＭＯＳＦＥＴのゲートに入力され
、他方のデータは前記低電圧で動作するＮＡＮＤゲート
の第１のゲートに入力され、このＮＡＮＤゲートの第２
のゲートには前記クロックを入力し、そのＮＡＮＤゲー
トの出力はコンデンサの一端に接続され、このコンデン
サの他端はソースが前記高電圧に接続されたＰチャネル
ＭＯＳＦＥＴのゲートに入力されてこのゲートには前記
高電圧に対して順方向にダイオードおよびジャンクショ
ン・リークによる高抵抗によって接続され、前記Ｐチャ
ネルおよびＮチャネルＭＯＳＦＥＴのドレインを接続し
た端子を出力とすることを特徴とするダイナミックレベ
ルシフト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123265A JPS63287110A (ja) | 1987-05-19 | 1987-05-19 | ダイナミックレベルシフト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62123265A JPS63287110A (ja) | 1987-05-19 | 1987-05-19 | ダイナミックレベルシフト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63287110A true JPS63287110A (ja) | 1988-11-24 |
Family
ID=14856288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62123265A Pending JPS63287110A (ja) | 1987-05-19 | 1987-05-19 | ダイナミックレベルシフト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63287110A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08154049A (ja) * | 1994-11-28 | 1996-06-11 | Nec Corp | レベル変換回路 |
| US5559452A (en) * | 1994-04-13 | 1996-09-24 | Fujitsu Limited | N channel output driver with boosted gate voltage |
| US6914451B2 (en) | 2001-10-17 | 2005-07-05 | Optillion Operations Ab | Adaptive level binary logic |
-
1987
- 1987-05-19 JP JP62123265A patent/JPS63287110A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5559452A (en) * | 1994-04-13 | 1996-09-24 | Fujitsu Limited | N channel output driver with boosted gate voltage |
| JPH08154049A (ja) * | 1994-11-28 | 1996-06-11 | Nec Corp | レベル変換回路 |
| US6914451B2 (en) | 2001-10-17 | 2005-07-05 | Optillion Operations Ab | Adaptive level binary logic |
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