JPS62214655A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS62214655A JPS62214655A JP61057509A JP5750986A JPS62214655A JP S62214655 A JPS62214655 A JP S62214655A JP 61057509 A JP61057509 A JP 61057509A JP 5750986 A JP5750986 A JP 5750986A JP S62214655 A JPS62214655 A JP S62214655A
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- Japan
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- cmos
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 10
- 239000000872 buffer Substances 0.000 abstract description 16
- 239000000758 substrate Substances 0.000 abstract description 12
- 230000007423 decrease Effects 0.000 abstract description 3
- 238000006243 chemical reaction Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 230000015556 catabolic process Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にバイポーラ回路と
ＣＭＯＳ回路とが同一チップ上に配置さお、正負２電源
を用いる半導体集積回路に関する。
ＣＭＯＳ回路とが同一チップ上に配置さお、正負２電源
を用いる半導体集積回路に関する。
近年′ゝイボーラ回路とＣＭＯＳ回路とを同一アップ上
に配置し、両者の利点を兼ね備えた所謂Ｂｉ−ＣＭＯＳ
集積回路が注目されている。特にデジタルＬＳＩの分野
において下記理由においてＢｉ−０ＭＯ８ＬＳＩ の開
発が活発化しつつある。
に配置し、両者の利点を兼ね備えた所謂Ｂｉ−ＣＭＯＳ
集積回路が注目されている。特にデジタルＬＳＩの分野
において下記理由においてＢｉ−０ＭＯ８ＬＳＩ の開
発が活発化しつつある。
既ち、従来ＥＣＬに代表されるバイポーラＬＳＩは高速
性、高負荷駆動能力等の長所を有するものの、消費電力
が大きいという欠点と、狭い間隔の２重接合を必要とす
る為に歩留りが悪いという欠点を有する。一方ＣＭＯＳ
ＬＳＩは、各ゲートがスウィッチフグ時にしか電流を流
さない為に低消費電力であり、またトランジスタ部分の
構造が簡単であるが故に高歩留しであるという長所を有
する一方、高速性、特に負荷が大きくなった場合の速度
においてバイポーラ回路には及ばないということと、Ｃ
ＭＯＳ回路のみで構成された入力回路及び出力回路は静
電破壊やラッチアップに弱いという欠点も有する。ここ
にバイポーラ回路とＣＭＯＳ回路を１チツプに混在させ
１両者の長所を合わせ持ち、欠点を補う工夫がなされつ
つある。
性、高負荷駆動能力等の長所を有するものの、消費電力
が大きいという欠点と、狭い間隔の２重接合を必要とす
る為に歩留りが悪いという欠点を有する。一方ＣＭＯＳ
ＬＳＩは、各ゲートがスウィッチフグ時にしか電流を流
さない為に低消費電力であり、またトランジスタ部分の
構造が簡単であるが故に高歩留しであるという長所を有
する一方、高速性、特に負荷が大きくなった場合の速度
においてバイポーラ回路には及ばないということと、Ｃ
ＭＯＳ回路のみで構成された入力回路及び出力回路は静
電破壊やラッチアップに弱いという欠点も有する。ここ
にバイポーラ回路とＣＭＯＳ回路を１チツプに混在させ
１両者の長所を合わせ持ち、欠点を補う工夫がなされつ
つある。
第３図に上述の目的でＪｋされた従来のＢ１−ＣＭＯＳ
デジタルＬＳＩの入力端子から出力端子迄のブロックダ
イアグラムを示す°。第３図のＬＳＩは入力端子からの
ＴＴＬ入力レベルを受けるＴＴＬ入カバカバフファーブ
ロック３１力端子へＴＴＬ出力レベルを出力するＴ Ｔ
Ｌ出力バッファーブロック３２．所要の論理動作を行
う内部ゲートブロック３３．ＴＴＬ人カバカバッファー
ブロック３１部ゲートブロック３３とを結ぶレベル変換
ブロック３４．内部ゲートブロック３３とＴＴＬ出力バ
ッファーブロック３２とを結ぶレベル変換ブロック３５
から構成されている。入カパッファーブロック３１．出
力バッファーブロック３２は、静電破壊およびラッチア
ップ防止の為と高負荷駆動能力を得る為に主としてバイ
ポーラ回路を用いて・溝底され、一方内部ゲートブロッ
ク３３、レベル変換ブロック３４．３５は圓消ｉｔ力、
高歩留りを目的として、ＣＭＯＳ回路、またはバイポー
ラ、ＣＭＯＳ混在型回路が用いられている。
デジタルＬＳＩの入力端子から出力端子迄のブロックダ
イアグラムを示す°。第３図のＬＳＩは入力端子からの
ＴＴＬ入力レベルを受けるＴＴＬ入カバカバフファーブ
ロック３１力端子へＴＴＬ出力レベルを出力するＴ Ｔ
Ｌ出力バッファーブロック３２．所要の論理動作を行
う内部ゲートブロック３３．ＴＴＬ人カバカバッファー
ブロック３１部ゲートブロック３３とを結ぶレベル変換
ブロック３４．内部ゲートブロック３３とＴＴＬ出力バ
ッファーブロック３２とを結ぶレベル変換ブロック３５
から構成されている。入カパッファーブロック３１．出
力バッファーブロック３２は、静電破壊およびラッチア
ップ防止の為と高負荷駆動能力を得る為に主としてバイ
ポーラ回路を用いて・溝底され、一方内部ゲートブロッ
ク３３、レベル変換ブロック３４．３５は圓消ｉｔ力、
高歩留りを目的として、ＣＭＯＳ回路、またはバイポー
ラ、ＣＭＯＳ混在型回路が用いられている。
上述した従来のＬＳＩは入力、出力ともＴＴＬレベルで
ある為に、電源としては接地電位（ＧＮＤ）以外に＋５
ｖ程度の高電位（ＶＤＤ）のみが供給されれば良い。と
ころで、Ｂ ｉ −０ＭＯ８Ｌ Ｓ Ｉの高速性、低消
費電力性から、装置中従来ＥＣＬＬ８Ｉを用いていた箇
所にＢｉ−０ＭＯ８ＬＳＩを用いたり、またはＢｉ−０
ＭＯ８ＬＳＩとＢＣＬ ＬＳＩ を共存させて用いる
ことの必要性が多くなり、従ってＢｉ −０ＭＯ８ＬＳ
Ｉの入出力レベルとしてＴＴＬのみならずＢＣＬレベル
も可能とする構成が理想的な形態として望まれつつある
。但しこの場合。
ある為に、電源としては接地電位（ＧＮＤ）以外に＋５
ｖ程度の高電位（ＶＤＤ）のみが供給されれば良い。と
ころで、Ｂ ｉ −０ＭＯ８Ｌ Ｓ Ｉの高速性、低消
費電力性から、装置中従来ＥＣＬＬ８Ｉを用いていた箇
所にＢｉ−０ＭＯ８ＬＳＩを用いたり、またはＢｉ−０
ＭＯ８ＬＳＩとＢＣＬ ＬＳＩ を共存させて用いる
ことの必要性が多くなり、従ってＢｉ −０ＭＯ８ＬＳ
Ｉの入出力レベルとしてＴＴＬのみならずＢＣＬレベル
も可能とする構成が理想的な形態として望まれつつある
。但しこの場合。
Ｔ Ｔ Ｌ ｖベル４１通常＋〇、３ Ｖカラ＋３．５
、 Ｅ ＣＬレベルは通常−〇、ＳＶから−２，０ｖ
程度である為に、これらレベルを１チツプ上で実現する
為には接地電位（ＧＮＤ）以外に＋５ｖ程度の高電位（
ＶＤＤ） と、−ｓＶ＋１度の低ＩＥ位（ＶＥＥ） と
の２種の電源が必要とされる。従ってＬＳＩ中の最高電
位と最低電位の差はｌＯｖ程度となる。一方前述した高
性能のＢｉ−０ＭＯ８ＬＳＩを得る為には高性能のＣＭ
ＯＳ素子を用いる必要があるが。
、 Ｅ ＣＬレベルは通常−〇、ＳＶから−２，０ｖ
程度である為に、これらレベルを１チツプ上で実現する
為には接地電位（ＧＮＤ）以外に＋５ｖ程度の高電位（
ＶＤＤ） と、−ｓＶ＋１度の低ＩＥ位（ＶＥＥ） と
の２種の電源が必要とされる。従ってＬＳＩ中の最高電
位と最低電位の差はｌＯｖ程度となる。一方前述した高
性能のＢｉ−０ＭＯ８ＬＳＩを得る為には高性能のＣＭ
ＯＳ素子を用いる必要があるが。
通常ＣＭＯＳ素子の高性能化と高耐圧化は両立し難い要
求である。すなわち１例えば、ＦｉＣＬ回路と同程度の
Ｑ、５ｎｓ程度の基本遅延特性を有するＣＭＯＳ回路の
場合、素子の大きさはゲート長を２μ以下にする必要が
あり、その場合、１０ｖ以上のリース、ドレイン耐圧を
得ることは困難となる。またソースと基板間に大きな逆
方向電圧が加わるとＭＯＳ）ランジスタの閾値電圧（ｖ
ｔｈ）が上昇し、動作速度が劣下するという問題がある
。
求である。すなわち１例えば、ＦｉＣＬ回路と同程度の
Ｑ、５ｎｓ程度の基本遅延特性を有するＣＭＯＳ回路の
場合、素子の大きさはゲート長を２μ以下にする必要が
あり、その場合、１０ｖ以上のリース、ドレイン耐圧を
得ることは困難となる。またソースと基板間に大きな逆
方向電圧が加わるとＭＯＳ）ランジスタの閾値電圧（ｖ
ｔｈ）が上昇し、動作速度が劣下するという問題がある
。
本発明は、正電位と負電位との２電源を有するバイポー
ラ、０ＭＯ８混在型ＬＳＩにおいて、高性能のＣＭＯＳ
素子をその性能を損うことなく組み込むことを目的とし
ている。
ラ、０ＭＯ８混在型ＬＳＩにおいて、高性能のＣＭＯＳ
素子をその性能を損うことなく組み込むことを目的とし
ている。
本発明の半導体集積回路は、バイポーラ回路とＣＭＯＳ
回路とを同一チップ上に配置し、かつ正負２ｔｇを用い
る半導体集積回路において。
回路とを同一チップ上に配置し、かつ正負２ｔｇを用い
る半導体集積回路において。
ＣＭＯＳ回路が接地′１位と負電位間においてのみ動作
することを特徴としている。
することを特徴としている。
好ましい実施態様においては、ＣＭＯＳ回路中のＮチャ
ンネルトランジスタのウェル領域が接地電位に接続され
Ｐチャンネルトランジスタのウェル領域が負電源電位に
接続されている。
ンネルトランジスタのウェル領域が接地電位に接続され
Ｐチャンネルトランジスタのウェル領域が負電源電位に
接続されている。
次に本発明の実施例を図面を参照して説明する。
第１図は本発明の第１の実施例を示すＬＳＩのブロック
ダイアグラムである。入力端子からのＴＴＬ入力レベル
を受けるＴＴＬ人カバカバッファロック１１．出力端子
へＦｉＣＬ出力レベルを出力するＥＣＬ出力バッファー
ブロック１２．所要の論理動作を行う内部ゲートブロッ
ク１３．ＴＴＬ人カバカバッファーブロック１１部ゲー
トブロック１３とを結ぶレベル変換ブロック１４．内部
ゲートブロック１３とＥＣＬ出力出力フッファーブロッ
ク１２結ぶレベル変換ブロック１５が構成さｊ、ている
。
ダイアグラムである。入力端子からのＴＴＬ入力レベル
を受けるＴＴＬ人カバカバッファロック１１．出力端子
へＦｉＣＬ出力レベルを出力するＥＣＬ出力バッファー
ブロック１２．所要の論理動作を行う内部ゲートブロッ
ク１３．ＴＴＬ人カバカバッファーブロック１１部ゲー
トブロック１３とを結ぶレベル変換ブロック１４．内部
ゲートブロック１３とＥＣＬ出力出力フッファーブロッ
ク１２結ぶレベル変換ブロック１５が構成さｊ、ている
。
ＴＴＬ人カバカバッファープロツク１１電位（ＶＤＤ）
と低電位（ＶＥＥ）間で動作し、主としてバイポーラ回
路により構成されている。ＷＣＬ出力出力フッファーフ
ロック１ 、 内’Ｊ ケ） ７’ ｏ ツク１３、レ
ベル変換ブロック１４．１５は適地′α位（ＧＮＤ）と
低電位（ＶｇＥ）の間で動作する。
と低電位（ＶＥＥ）間で動作し、主としてバイポーラ回
路により構成されている。ＷＣＬ出力出力フッファーフ
ロック１ 、 内’Ｊ ケ） ７’ ｏ ツク１３、レ
ベル変換ブロック１４．１５は適地′α位（ＧＮＤ）と
低電位（ＶｇＥ）の間で動作する。
ここでＣＭＯＳ回路を用いる回路ブロックをこれら接地
電位（ＧＮＤ）と低電位（ＶｇＥ）の間で動作する回路
ブロックに限ることにより、 ＣＭＯＳ回路には接地電
位（ＧＮＤ）と低電位（Ｖｇｇ）間の５ｖ程度しか加わ
らず、ＣＭＯＳ回路のＭＯＳ）ランジスタのソース、ド
レイン間のブレークダウン及び、ソース基板間の逆方向
電圧の増加による動作速度の劣下な防ぐことが可能とな
る。
電位（ＧＮＤ）と低電位（ＶｇＥ）の間で動作する回路
ブロックに限ることにより、 ＣＭＯＳ回路には接地電
位（ＧＮＤ）と低電位（Ｖｇｇ）間の５ｖ程度しか加わ
らず、ＣＭＯＳ回路のＭＯＳ）ランジスタのソース、ド
レイン間のブレークダウン及び、ソース基板間の逆方向
電圧の増加による動作速度の劣下な防ぐことが可能とな
る。
第２図は本発明の第２の実施例を示すＬＳＩのブロック
ダイアグラムである。ＥＣＬレベル入力入力フッファー
ブロック２．ＴＴＬＩ：ｔｌバッファーブロック２２、
内部ゲートブロック２２．レベル変換ブロック２４．２
５から構成されている。
ダイアグラムである。ＥＣＬレベル入力入力フッファー
ブロック２．ＴＴＬＩ：ｔｌバッファーブロック２２、
内部ゲートブロック２２．レベル変換ブロック２４．２
５から構成されている。
ＴＴＬ出力出力フッファーブロック２２高電位（ＶＤＤ
）と低電位（ｖｇｇ）の間で動作し、主としてバイポー
ラ回路により構成されている。その他のブロック２１，
２３，２４，２５は接地電位（ＧＮＤ）と低電位（ＶＤ
Ｄ）の間で動作する。
）と低電位（ｖｇｇ）の間で動作し、主としてバイポー
ラ回路により構成されている。その他のブロック２１，
２３，２４，２５は接地電位（ＧＮＤ）と低電位（ＶＤ
Ｄ）の間で動作する。
ＣＭＯＳ回路を用いる回路ブロックをこれら接地電位（
ＧＮＤ）と低電位（ＶＥＲ）の間で動作する回路ブロッ
クに限ることにより、ＣＭＯＳ回路には接地電位（ＧＮ
Ｄ）と低電位（ＶＥＥ）との間の５ｖ程度しか加わらず
、ＣＭＯＳ回路のＭＯＳトランジスタのソース、ドレイ
ン間のブレークダウン及びソース基板間の逆方向電圧の
増加による動作速度の劣下を防ぐことが可能となる。
ＧＮＤ）と低電位（ＶＥＲ）の間で動作する回路ブロッ
クに限ることにより、ＣＭＯＳ回路には接地電位（ＧＮ
Ｄ）と低電位（ＶＥＥ）との間の５ｖ程度しか加わらず
、ＣＭＯＳ回路のＭＯＳトランジスタのソース、ドレイ
ン間のブレークダウン及びソース基板間の逆方向電圧の
増加による動作速度の劣下を防ぐことが可能となる。
以上、第２図と第３図にブロックダイアグラムを用いて
示した正負の２電源を用いたバイポーラ、ＣＭＯＳ混在
屋ＬＳＩＩＣ，９いて、Ｎチャンネルトランジスタのウ
ェル電位はｖＥＥ電位に、Ｐチャンネルトランジスタの
ウェル電位は接地電位（ＧＮＤ）に接αすることが好ま
しい。
示した正負の２電源を用いたバイポーラ、ＣＭＯＳ混在
屋ＬＳＩＩＣ，９いて、Ｎチャンネルトランジスタのウ
ェル電位はｖＥＥ電位に、Ｐチャンネルトランジスタの
ウェル電位は接地電位（ＧＮＤ）に接αすることが好ま
しい。
′ｉＪ４図は本発明の一実施例の半導体装置の断面図で
ある。Ｐ型の基板４１中のＮ型領域４２．４３からなる
谷々ンース、ドレイン、及び基板表面に成長したゲート
酸化膜４４上に配置されたゲート電極４５によってＮチ
ャンネルトランジスタが構成される。またＰ型基板４１
中のＮ型領域４６に形成されたＰ型領域４７，４８から
なるソース。
ある。Ｐ型の基板４１中のＮ型領域４２．４３からなる
谷々ンース、ドレイン、及び基板表面に成長したゲート
酸化膜４４上に配置されたゲート電極４５によってＮチ
ャンネルトランジスタが構成される。またＰ型基板４１
中のＮ型領域４６に形成されたＰ型領域４７，４８から
なるソース。
ドレイン、及び基板表面に成長したゲート酸化膜４９上
に配置されたゲート電極５０によってＰチャンネルトラ
ンジスタが構成される。更にＰ型基板４１中のＮ型領域
をコレクタ領域５１．コレクタ領域５１中に形成される
Ｐ型領域をベース領域５２、ベース領域５２中に形成さ
れるＮ型領域をエミッタ領域５３としてＮＰＮ）ランジ
スタが構成される。更に基板表面には絶縁膜５４が形成
され、開口部が設けられ、金属が蒸着されることにより
、Ｎチャンネルトランジスタのソース、ドレイン電極５
５，５６．Ｐチャンネルトランジスタのソース、ドレイ
ン電極５７．５８ＮＰＮ）ランジスタのコレクタ電極５
９、ベース電極６０．エミッタ電極６１が形成される。
に配置されたゲート電極５０によってＰチャンネルトラ
ンジスタが構成される。更にＰ型基板４１中のＮ型領域
をコレクタ領域５１．コレクタ領域５１中に形成される
Ｐ型領域をベース領域５２、ベース領域５２中に形成さ
れるＮ型領域をエミッタ領域５３としてＮＰＮ）ランジ
スタが構成される。更に基板表面には絶縁膜５４が形成
され、開口部が設けられ、金属が蒸着されることにより
、Ｎチャンネルトランジスタのソース、ドレイン電極５
５，５６．Ｐチャンネルトランジスタのソース、ドレイ
ン電極５７．５８ＮＰＮ）ランジスタのコレクタ電極５
９、ベース電極６０．エミッタ電極６１が形成される。
第４図においてＮチャンネルトランジスタのウェル領域
はＮＰＮ）おり、従ってＮチャンネルトランジスタのウ
ェル領域には電極６２を介してｖＥＥ電位が与えられる
。
はＮＰＮ）おり、従ってＮチャンネルトランジスタのウ
ェル領域には電極６２を介してｖＥＥ電位が与えられる
。
第１図、第２図を用いて説明したように１本発明にＳゆ
るＣＭＯＳ回路は接地電位（ＧＮＤ）と最低電位（ＶＥ
Ｒ）との間で動作する為に、Ｐチャンネルトランジスタ
のウェル領域の電位としては電標６３を介して接地電位
（ＧＮＤ）を与えれば良い。
るＣＭＯＳ回路は接地電位（ＧＮＤ）と最低電位（ＶＥ
Ｒ）との間で動作する為に、Ｐチャンネルトランジスタ
のウェル領域の電位としては電標６３を介して接地電位
（ＧＮＤ）を与えれば良い。
以上説明したように本発明は、正負２電源を用いるバイ
ポーラ回路とＣＭＯＳ回路との混在型集積回路において
、ＣＭＯＳ回路を接地電位と最低電位（ｖｇＥ）との間
で動作させることにより。
ポーラ回路とＣＭＯＳ回路との混在型集積回路において
、ＣＭＯＳ回路を接地電位と最低電位（ｖｇＥ）との間
で動作させることにより。
ＣＭＯＳ回路のＭＯＳ）ランジスタのブレークダウン及
び基板チャンネル間の逆方向電圧による動作速度劣下等
の弊害を伴うことなく、高性能の０ＭＯ８素子を作り込
むことが出来る効果がある。
び基板チャンネル間の逆方向電圧による動作速度劣下等
の弊害を伴うことなく、高性能の０ＭＯ８素子を作り込
むことが出来る効果がある。
第１図は本発明の第１の実施例のブロック図。
第２図は本発明の第２の実施例のブロック図、第３図は
従来のＢｉ−ＣＭＯＳ集積回路のブロック図。
従来のＢｉ−ＣＭＯＳ集積回路のブロック図。
第４図は本発明の一実施例の断面図を示す。
図中、１１．２１．３１・・・・・・入力バッファーブ
ロック、１２．２２．３２・・・・・・出力パッファー
プロ、り、１３，２３．３３・・・・・・内部ゲートブ
ロック、１４，１５，２４，２５，３４．３５・・・・
・・レベル変換プロ、り、４１・旧・・Ｐ型基板、４２
゜４３・・・・・・Ｎチャンネルトランジスタソース、
ドレイン領域、４４・・・・・・Ｎチャンネルトランジ
スタゲート酸化膜、４５・旧・・Ｎチャンネルトランジ
スタゲート電極、４６・・・・・・Ｐチャンネルトラン
ジスタウェル領域、４７．４８・・・・・・Ｐチャンネ
ルトランジスタソース、ドレイン領域、４９・・・・・
・Ｐチャンネルトランジスタゲート酸化膜、５０・・・
・・・Ｐチャンネルトランジスタゲート電極、５１・・
・・・・コレクタ領域、５２・−・・・・ペース領域、
５３・・・・・・エミッタ領域、５４・・・・・・絶縁
膜、５５．５６・・・・−・Ｎチャンネルトランジスタ
ソース、ドレイン電極、５７゜５８・・・・・・Ｐチャ
ンネルトランジスタのソース、ドレイン電甑、５９，６
０．５１・・・・−・各々ＮＰＮ）ランジスタのコレク
タ、ペース、エミッタ電極。
ロック、１２．２２．３２・・・・・・出力パッファー
プロ、り、１３，２３．３３・・・・・・内部ゲートブ
ロック、１４，１５，２４，２５，３４．３５・・・・
・・レベル変換プロ、り、４１・旧・・Ｐ型基板、４２
゜４３・・・・・・Ｎチャンネルトランジスタソース、
ドレイン領域、４４・・・・・・Ｎチャンネルトランジ
スタゲート酸化膜、４５・旧・・Ｎチャンネルトランジ
スタゲート電極、４６・・・・・・Ｐチャンネルトラン
ジスタウェル領域、４７．４８・・・・・・Ｐチャンネ
ルトランジスタソース、ドレイン領域、４９・・・・・
・Ｐチャンネルトランジスタゲート酸化膜、５０・・・
・・・Ｐチャンネルトランジスタゲート電極、５１・・
・・・・コレクタ領域、５２・−・・・・ペース領域、
５３・・・・・・エミッタ領域、５４・・・・・・絶縁
膜、５５．５６・・・・−・Ｎチャンネルトランジスタ
ソース、ドレイン電極、５７゜５８・・・・・・Ｐチャ
ンネルトランジスタのソース、ドレイン電甑、５９，６
０．５１・・・・−・各々ＮＰＮ）ランジスタのコレク
タ、ペース、エミッタ電極。
６２・・・・−・Ｎチャンネルトランジスタのウェル電
位電極、６３・・・・・・Ｐチャンネルトランジスタの
ウェル電位電極を各々示す。
位電極、６３・・・・・・Ｐチャンネルトランジスタの
ウェル電位電極を各々示す。
代理人 弁理士 内 原 １ ′−・日。
Claims (2)
- （１）バイポーラ回路とＣＭＯＳ回路を同一チップ上に
配置し、かつ正負の２電源を用いてなる半導体集積回路
において、ＣＭＯＳ回路が接地電位と負電源電位との間
においてのみ動作することを特徴とする半導体集積回路
。 - （２）前記ＣＭＯＳ回路中のＮチャンネルトランジスタ
のウェル領域が負電源電位に接続されＰチャンネルトラ
ンジスタのウェル領域が接地電位に接続されていること
を特徴とする特許請求の範囲第（１）項記載の半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057509A JPS62214655A (ja) | 1986-03-14 | 1986-03-14 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61057509A JPS62214655A (ja) | 1986-03-14 | 1986-03-14 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62214655A true JPS62214655A (ja) | 1987-09-21 |
Family
ID=13057704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61057509A Pending JPS62214655A (ja) | 1986-03-14 | 1986-03-14 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62214655A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561388A (en) * | 1993-11-02 | 1996-10-01 | Nec Corporation | Semiconductor device having CMOS circuit and bipolar circuit mixed |
-
1986
- 1986-03-14 JP JP61057509A patent/JPS62214655A/ja active Pending
Non-Patent Citations (1)
| Title |
|---|
| IBM TECHNICAL DISCLOUSURE BULLETIN=1973 * |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5561388A (en) * | 1993-11-02 | 1996-10-01 | Nec Corporation | Semiconductor device having CMOS circuit and bipolar circuit mixed |
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