JPH0157534B2 - - Google Patents

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JPH0157534B2
JPH0157534B2 JP58073699A JP7369983A JPH0157534B2 JP H0157534 B2 JPH0157534 B2 JP H0157534B2 JP 58073699 A JP58073699 A JP 58073699A JP 7369983 A JP7369983 A JP 7369983A JP H0157534 B2 JPH0157534 B2 JP H0157534B2
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Description

【発明の詳細な説明】 この発明は、論理積マトリツクスと論理和マト
リツクスを備え、論理積マトリツクスは制御線お
よび論理積線を有し、これらは半導体結合素子に
よつて第１のプログラミング規制にしたがつて少
なくとも部分的に相互に結合され、論理和マトリ
ツクスは別の半導体結合素子によつて第２のプロ
グラミング規制にしたがつて少なくとも部分的に
論理積線と結合される論理和線を有するプログラ
マブル論理アレイに関する。
この種の論理アレイはPLAもしくはFPLAと
略称されて周知である。（“Der Elektroniker”
1981年第３号の第44〜48頁、1976年10月25日発行
“Valvo―Brief”の第１〜３頁、“Electronic
Design”第29巻（1981年）第４号の第121〜124
頁）。かかる論理アレイでは入力段は本来の入力
変数を真の入力変数と反転された入力変数の形で
論理積マトリツクスの制御線上につなぐ。このマ
トリツクスの論理積線と制御線との交点の一部に
半導体結合素子が配置されていて、これらの助け
で論理積線上における信号電位が入力変数によつ
て制御可能になつている。その他の交点では相応
の結合素子を欠けさせるか無効にしてある。論理
積線は論理和マトリツクスのための入力線を形成
していて、この論理和マトリツクス内で論理積線
が論理和線と交わつている。ここでも結合素子が
一般に交点の一部にのみ有効とされている。論理
和線上にある信号は出力ドライバにおいて増幅さ
れ、場合によつては反転される。
論理積マトリツクスと論理和マトリツクスの論
理機能は相互に同調されていなければならない。
AND結合とこれに続くOR結合の代りに例えば２
重のNOR結合が形成されるようにしていてもよ
い（“Electronic Design”第29巻（1981）第４
号、第121〜124頁参照）。
しばしば集積化プログラマブル論理アレイの製
造時にまずマトリツクスのすべての交点に結合素
子が配置され、それからこれらの結合素子がプロ
グラム指定に応じて後からの処理に適した結合に
よつて、例えば焼きによつて部分的に無効にされ
る（可溶接触子）。
プログラマブル論理アレイの両マトリツクスの
大きさに依存して、多様な複合論理機能が実現さ
れ、それらの様式はプログムによつて決められ
る。
とりわけ論理和線が例えばＤフリツプフロツプ
のデータ入力と接続されているシーケンシヤル回
路においては、フリツプフロツプに論理アレイの
入力に存在する変数に関係なく外部データをロー
ドすることがしばしば望まれる。これが可能なら
ばシーケンシヤル回路の試験にも利点がもたらさ
れる。
この種の拡張はこれまでマトリツクスへの高い
付加的な面積使用によるか付加的な外部の回路素
子によつてしかできなかつた。本発明の目的は僅
かの費用増ですみ集積化に必要な規則正しい構造
に適合する機能的拡張をもたらすことにある。こ
の目的は本発明によれば、第１の制御信号を印加
される制御線が備えられ、該制御線は少なくとも
部分的に別の半導体結合素子を介して論理積線と
結合され、前記第１の制御線または第２の制御信
号を印加される第２の制御線と結合されている制
御端子を有する転送素子が備えられ、該転送素子
の負荷区間は別の信号端子と論理和線との間を接
続していることによつて達成される。
以下、図面に示す実施例を参照しながら、本発
明をさらに詳細に説明する。
第１図はMOSトランジスタを備えた本発明に
よるプログラマブル論理アレイを示し、第２図は
バイポーラトランジスタを備えた本発明によるプ
ログラマブル論理アレイを示す。
第１図は任意にあらかじめ与え得るプログラム
を有するＮ―MOSプログラマブル論理アレイの
回路を示す。論理積マトリツクスPMは３つの入
力変数Ｅ１，Ｅ２およびＥ３に対して設計されて
いる。同名の入力端のそれぞれが反転増幅器IV
１〜IV３と非反転増幅器Ｖ１〜Ｖ３に導かれて
いて、これらの増幅器の出力端には図面において
水平に走つている制御線Ｅ１*〜Ｅ３*および１
＊〜３*がトランジスタの制御のために接続され
ており、これらのトランジスタはプログラム指定
にしたがつて４つの垂直な論理積線Ｒ１〜Ｒ４と
の交点に分布させられている。これらのトランジ
スタはそれらの空間的な分布に応じて導通状態に
おいて論理積線を零電位に接続する。導通してい
るトランジスタと接続されていない論理積線は少
なくともほぼ負荷トランジスタPL１〜PL４を介
して導かれる供給電位VDDをとる。
論理積線Ｒ１〜Ｒ４は論理積マトリツクスPM
と同じように構成されている論理和マトリツクス
SMのための入力線を形成する。論理積マトリツ
クスにおける論理積線Ｒ１〜Ｒ４の代りに論理和
マトリツクスでは論理和線Ｓ１〜Ｓ４があつて、
これらは別の負荷トランジスタSL１〜SL４を介
して供給電位VDDと接続されている。出力側では
論理和線が増幅器AV１〜AV４に導かれている。
増幅後出力端子Ｚ１〜Ｚ４では論理アレイの結合
結果が同名の出力信号として取り出せる。
第１図による論理アレイの既述の部分は公知の
実施例に相応する。本発明によれば、付加的に同
名の制御信号のための入力端SSが設けられてい
て、この制御信号は非反転増幅器Ｖ４および反転
増幅器IV４を介して走る。両増幅器Ｖ４および
IV４の出力端には論理積マトリツクスPMの別の
２つの制御線SS*および*が接続されている。
第１図からわかるように、図示の実施例では反転
増幅器IV４および該当制御線*を省略すること
ができる。非反転制御信号SS*を導く制御線とす
べての論理積線Ｒ１〜Ｒ４との交点にはトランジ
スタPT１〜PT４が設けられていて、これらのト
ランジスタは制御信号SS*の高い２進信号レベル
において論理積線Ｒ１〜Ｒ４を零電位に導く。こ
れにより入力変数Ｅ１〜Ｅ３の２進数に関係なく
論理積マトリツクスSMのすべての結合トランジ
スタが阻止状態に保たれる。
論理積マトリツクスにおける上述の制御線は別
のトランジスタST１〜ST４の制御電極と接続さ
れていて、これらのトランジスタの制御チヤネル
は論理和マトリツクスの論理和線Ｓ１〜Ｓ４と付
加的な接続端子Ｄ１〜Ｄ４との間に接続されてい
る。トランジスタST１〜ST４は以下で転送トラ
ンジスタと称せられている。制御信号SS*が高い
２進レベルにあるときには接続端子Ｄ１〜Ｄ４に
存在するデータ信号は直接に論理和マトリツクス
の論理線Ｓ１〜Ｓ４上に、すなわち論理アレイの
出力をＺ１〜Ｚ４上にとらえられる。
論理積マトリツクスPMにおけるトランジスタ
PT１〜PT４のうちから個別に脱落させることが
でき、あるいは接続を分離できる。そうすれば、
対応する論理積線の電位は制御信号SSもしくは
SS*によつて影響を及ぼされなくなる。しかしな
がら、どの論理和線Ｓ１〜Ｓ４が該当する論理積
線または論理積線群とつながつているかを考慮す
べきである。その際、かかる論理和線に付属して
設けられているデータ信号直線供給のための転送
トランジスタが脱落させられるか、または該当入
力端が無接続にされなければならない。
例えば第１図に示された実施例において論理積
マトリツクスPMにおけるトランジスタPT１が
脱落させられた場合には、転送素子ST１および
ST２も余分である（PT１→ST１，ST２、これ
に対応してPT２→ST３、PT３→ST２，ST４、
PT４→ST４が当てはまる）。
MOSトランジスタST１〜ST４によつて形成
される転送素子の動作は電流方向に関係しないた
め、接続端子Ｄ１〜Ｄ４は論理和線上における経
過の監視のための信号出力端としても使用するこ
とができる。これは、出力端Ｚ１〜Ｚ４が集積装
置内の点として近づけないか又は近づきがたい場
合や、それらに付加的なリード線によつて連続的
に負荷をかけるべきでない場合には非常に有利で
ある。
このためには、トランジスタPT１〜PT４およ
びST１〜ST４のためのこれまでの１つのみの制
御線（第１図参照）を、論理積マトリツクスのト
ランジスタPT１〜PT４のための第１の制御線
SS１*と、論理和マトリツクスSMのトランジス
タもしくは転送素子ST１〜ST４のための第２の
制御線SS２*とに分けて、両制御線のために独立
な制御信号SS１およびSS２を用意することが必
要である。それから、接続端子Ｄ１〜Ｄ４を介す
る論理アレイの通常の論理機能試験のためには、
制御線上の信号に対してSS１*＝Ｌ、SS２*＝Ｈ
が適用されなければならない。ただしＬは制御信
号の２進信号レベルの低いほうのレベルであり、
Ｈは高いほうのレベルである、対応する制御入力
端にある制御信号に関して、制御入力端と制御線
との間に設けられた増幅器が非反転であるなら
ば、同じ場合でもSS１＝Ｌ、SS２＝Ｈが与えら
れる。
本発明によるプログラマブル論理アレイの拡張
は論理アレイがバイポーラ技術で作られている場
合にも行なうことができる。このための簡単化さ
れた実施例を第２図に示す。論理アレイのプログ
ラミング、すなわち両マトリツクスにおける結合
素子の分布は同様に任意に選ばれる。論理積マト
リツクスにおける結合素子としてはシヨツトキー
ダイオードが用意され、論理和マトリツクスにお
ける結合素子としてはエミツタホロワ接続のトラ
ンジスタが用意されている。しかしながら、これ
は必須の条件というわけではない。
論理積マトリツクスの阻止のために同様にシヨ
ツトキーダイオードが用いられ、これらは一方で
は論理積線に、他方では制御信号SSのための増
幅器Ｖ４の反転出力端に接続されている。
転送素子ST１〜ST４は、信号流れ方向にそれ
ぞれ第２のトランジスタがエミツタホロワとして
接続されているという違いをもつてTTL回路の
形式によるAND素子として形成されている。各
第１のトランジスタは２つのエミツタを有し、こ
のうち一方は増幅器Ｖ４の非反転出力端に一括接
続され、他方は接続端子Ｄ１〜Ｄ４と接続されて
いる。接続端子Ｄ１〜Ｄ４がこの場合にはデータ
入力端としてのみ使用することができることは明
白である。
２つ以上の拡張論理アレイを直列に接続するこ
とによつて多数の新たな機能を実現することがで
き、これらのうちここでは２つの論理アレイの直
列接続に限定して２つのみを述べることにする。
第１の論理アレイPLAの出力端Zi1を第２の論
理アレイPLA２のデータ入力端Di2と入れ替えな
しに接続することによつて第２の論理アレイの制
御信号SSに依存して出力端Zi2ではそれぞれのプ
ログラムに応じた第１の論理アレイが第２の論理
アレイかのいずれか一方に内在する論理結合結果
が得られる。この場合に変数入力端Ek1およびEk2
にある変数は等しいか、部分的に異なるか、また
は全く異なるかいずれでもよい。
さらに、第１の論理アレイの出力端Zi1を第２
の論理アレイの変数入力端Ek2にもデータ入力端
Di2にも任意に入れ替えて接続することができる。
そうすれば、第２の論理アレイの制御信号SSに
より選択可能な本来の論理機能のロツクが行なわ
れる。
【図面の簡単な説明】
第１図および第２図は本発明によるプログラマ
ブル論理アレイの互いに異なる実施例を示す回路
図である。 PM…論理積マトリツクス、SM…論理和マト
リツクス、Ｅ１〜Ｅ３…変数入力端子（入力変
数）、Ｚ１〜Ｚ４…出力端子、SS…制御入力端
子、Ｅ１*〜Ｅ３*，１*〜３*…制御線、Ｒ１
〜Ｒ４…論理積線、Ｓ１〜Ｓ４…論理和線、Ｄ１
〜Ｄ２…別の信号端子（データ入力）、SS１*…
第１の制御線（第１の制御信号）、SS２*…第２
の制御線（第２の制御信号）、PT１〜PT４…半
導体結合素子、ST１〜ST４…転送素子。

Claims (1)

  1. 【特許請求の範囲】 １ 論理積マトリツクスPMと論理和マトリツク
    スSMを備え、論理積マトリツクスPMは制御線
    Ｅ１＊，Ｅ１＊，Ｅ２＊，Ｅ２＊，Ｅ３＊，Ｅ３
    ＊および論理積線Ｒ１，Ｒ２，Ｒ３，Ｒ４を有
    し、これらは半導体結合素子によつて第１のプロ
    グラミング規制にしたがつて少なくも部分的に相
    互に結合され、論理和マトリツクスSMは別の半
    導体結合素子によつて第２のプログラミング規則
    にしたがつて少なくとも部分的に論理積線Ｒ１，
    Ｒ２，Ｒ３，Ｒ４と結合される論理和線Ｓ１，Ｓ
    ２，Ｓ３，Ｓ４を有するプログラマブル論理アレ
    イにおいて、第１の制御信号を印加される制御線
    SS＊；SS１＊が備えられ、該制御線は少なくと
    も部分的に別の半導体結合素子を介して論理積線
    Ｒ１，Ｒ２，Ｒ３，Ｒ４と結合され、前記第１の
    制御線SS＊，SS１＊または第２の制御信号を印
    加される第２の制御線SS２＊と結合されている
    制御端子を有する転送素子ST１，ST２，ST３，
    ST４が備えられ、該転送素子の負荷区間は別の
    信号端子Ｄ１，Ｄ２，Ｄ３，Ｄ４と論理和線Ｓ
    １，Ｓ２，Ｓ３，Ｓ４との間を接続していること
    を特徴とするプログラマブル論理アレイ。 ２ 半導体結合素子および転送素子ST１〜ST４
    はMOSトランジスタからなることを特徴とする
    特許請求の範囲第１項記載のプログラマブル論理
    アレイ。 ３ 第１の制御信号SS１＊および第２の制御信
    号SS２＊は互いに依存しない信号であることを
    特徴とする特許請求の範囲第２項記載のプログラ
    マブル論理アレイ。 ４ 第１の制御信号SS１＊および第２の制御信
    号SS２＊は同一の信号であることを特徴とする
    特許請求の範囲第２項記載のプログラマブル論理
    アレイ。 ５ 半導体結合素子および転送素子ST１〜ST４
    はバイポーラトランジスタからなることを特徴と
    する特許請求の範囲第１項記載のプログラマブル
    論理アレイ。 ６ 論理積マトリツクスPMの半導体結合素子は
    ダイオードからなり、論理和マトリツクスSMの
    半導体結合素子および転送素子ST１〜ST４はバ
    イポーラトランジスタからなることを特徴とする
    特許請求の範囲第１項記載のプログラマブル論理
    アレイ。 ７ 第１の制御信号SS１＊および第２の制御信
    号SS２＊は互いに反転関係にある信号であるこ
    とを特徴とする特許請求の範囲第６項または第７
    項記載のプログラマブル論理アレイ。
JP58073699A 1982-04-27 1983-04-26 プログラマブル論理アレイ Granted JPS58197922A (ja)

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JPS58197922A JPS58197922A (ja) 1983-11-17
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Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3514266A1 (de) * 1985-04-19 1986-10-23 Nixdorf Computer Ag, 4790 Paderborn Baustein zur erzeugung integrierter schaltungen
US4691161A (en) * 1985-06-13 1987-09-01 Raytheon Company Configurable logic gate array
ATE57803T1 (de) * 1986-05-30 1990-11-15 Siemens Ag Programmierbare schaltungsanordnung.
IT1195119B (it) * 1986-08-04 1988-10-12 Cselt Centro Studi Lab Telecom Perfezionamenti alle schiere logi che programmabili dinamiche a struttura nor nor realizzate in tecnolo gia c mos
US4771284A (en) * 1986-08-13 1988-09-13 International Business Machines Corporation Logic array with programmable element output generation
US4845679A (en) * 1987-03-30 1989-07-04 Honeywell Inc. Diode-FET logic circuitry
US4782249A (en) * 1987-08-03 1988-11-01 General Electric Company Static CMOS programmable logic array
US5184067A (en) * 1988-07-12 1993-02-02 Kabushiki Kaisha Toshiba Signature compression circuit
JPH0776782B2 (ja) * 1988-07-12 1995-08-16 株式会社東芝 シグネチャ圧縮回路
EP0383952A4 (en) * 1988-08-31 1991-07-03 Fujitsu Limited Constitution for expanding logic scale of a programmable logic array
US5021690A (en) * 1989-11-13 1991-06-04 Advanced Micro Devices, Inc. Programmable logic array apparatus
JP2558904B2 (ja) * 1990-01-19 1996-11-27 株式会社東芝 半導体集積回路
US5673218A (en) 1996-03-05 1997-09-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US5889694A (en) * 1996-03-05 1999-03-30 Shepard; Daniel R. Dual-addressed rectifier storage device
US6956757B2 (en) * 2000-06-22 2005-10-18 Contour Semiconductor, Inc. Low cost high density rectifier matrix memory
US7694583B2 (en) * 2005-05-05 2010-04-13 Control Gaging, Inc. Gripper gage assembly
US7813157B2 (en) * 2007-10-29 2010-10-12 Contour Semiconductor, Inc. Non-linear conductor memory
US20090225621A1 (en) * 2008-03-05 2009-09-10 Shepard Daniel R Split decoder storage array and methods of forming the same
WO2009149061A2 (en) * 2008-06-02 2009-12-10 Contour Semiconductor, Inc. Diode decoder array with non-sequential layout and methods of forming the same
US8661394B1 (en) 2008-09-24 2014-02-25 Iowa State University Research Foundation, Inc. Depth-optimal mapping of logic chains in reconfigurable fabrics
US8438522B1 (en) 2008-09-24 2013-05-07 Iowa State University Research Foundation, Inc. Logic element architecture for generic logic chains in programmable devices
US8325556B2 (en) * 2008-10-07 2012-12-04 Contour Semiconductor, Inc. Sequencing decoder circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1042852B (it) * 1974-09-30 1980-01-30 Siemens Ag Disposizione di circuiti logici integrata e programmabile
IT1063025B (it) * 1975-04-29 1985-02-11 Siemens Ag Disposizione circuitale logica integrata e programmabile
US4032894A (en) * 1976-06-01 1977-06-28 International Business Machines Corporation Logic array with enhanced flexibility
US4084152A (en) * 1976-06-30 1978-04-11 International Business Machines Corporation Time shared programmable logic array
FR2493641A1 (fr) * 1980-11-03 1982-05-07 Efcis Reseau logique integre a programmation electrique simplifiee
US4467439A (en) * 1981-06-30 1984-08-21 Ibm Corporation OR Product term function in the search array of a PLA
US4488230A (en) * 1982-12-08 1984-12-11 At&T Bell Laboratories Programmed logic array with external signals introduced between its AND plane and its OR plane

Also Published As

Publication number Publication date
DE3215671C2 (de) 1984-05-03
EP0093947B1 (de) 1985-07-24
EP0093947A1 (de) 1983-11-16
DE3215671A1 (de) 1983-11-03
US4534008A (en) 1985-08-06
JPS58197922A (ja) 1983-11-17

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