JPH0571970B2 - - Google Patents
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- JPH0571970B2 JPH0571970B2 JP59235678A JP23567884A JPH0571970B2 JP H0571970 B2 JPH0571970 B2 JP H0571970B2 JP 59235678 A JP59235678 A JP 59235678A JP 23567884 A JP23567884 A JP 23567884A JP H0571970 B2 JPH0571970 B2 JP H0571970B2
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路において、素子数と
配線リード数を低減できる集積化バイアス回路に
関するものである。
配線リード数を低減できる集積化バイアス回路に
関するものである。
第３図は従来の集積化バイアス回路を示すもの
である。図において、Ｂは定電圧電源であり、Ｒ
６およびＱ１４，Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１
８はPNPタイプの定電流（カレントミラー）回
路１１を構成する抵抗およびトランジスタであ
り、Ｑ１９，Ｑ２０は第１のバイアス源１２ａを
構成するトランジスタ、Ｑ４，Ｑ５，Ｑ６は定電
流回路３ａを構成する定電流トランジスタ、Ｃ１
は第１の電子回路ブロツク（負荷）である。同様
に、Ｑ２１，Ｎ２２およびＱ２３，Ｑ２４はそれ
ぞれ第２および第３のバイアス源１２ｂおよび１
２ｃを構成するトランジスタであり、Ｑ８，Ｑ
９，Ｑ１０およびＱ１２，Ｑ１３，Ｑ１４はそれ
ぞれ第２および第３の定電流回路３ｂおよび３ｃ
を構成する定電流トランジスタであり、Ｃ２およ
びＣ３はそれぞれ第２および第３の電子回路ブロ
ツク（負荷）である。
である。図において、Ｂは定電圧電源であり、Ｒ
６およびＱ１４，Ｑ１５，Ｑ１６，Ｑ１７，Ｑ１
８はPNPタイプの定電流（カレントミラー）回
路１１を構成する抵抗およびトランジスタであ
り、Ｑ１９，Ｑ２０は第１のバイアス源１２ａを
構成するトランジスタ、Ｑ４，Ｑ５，Ｑ６は定電
流回路３ａを構成する定電流トランジスタ、Ｃ１
は第１の電子回路ブロツク（負荷）である。同様
に、Ｑ２１，Ｎ２２およびＱ２３，Ｑ２４はそれ
ぞれ第２および第３のバイアス源１２ｂおよび１
２ｃを構成するトランジスタであり、Ｑ８，Ｑ
９，Ｑ１０およびＱ１２，Ｑ１３，Ｑ１４はそれ
ぞれ第２および第３の定電流回路３ｂおよび３ｃ
を構成する定電流トランジスタであり、Ｃ２およ
びＣ３はそれぞれ第２および第３の電子回路ブロ
ツク（負荷）である。
なお、Ｂ１，Ｂ２，Ｂ３はそれぞれバイアス源
１２ａ及び定電流回路３ａ，バイアス源１２ｂ及
び定電流回路３ｂ，バイアス源１２ｃ及び定電流
回路３ｃにより構成された第１、第２、第３のバ
イアス回路である。
１２ａ及び定電流回路３ａ，バイアス源１２ｂ及
び定電流回路３ｂ，バイアス源１２ｃ及び定電流
回路３ｃにより構成された第１、第２、第３のバ
イアス回路である。
次に動作について説明する。
第３図に示すPNPタイプの定電流回路１１に
おいてトランジスタＱ１５のベース電位は、 Ｂ−（VBE14＋VBE15） …(1) となり、（但しVBE１４，VBE１５はトランジ
スタＱ１４，Ｑ１５のベース・エミツタ間順方向
電圧である。） 抵抗Ｒ６に流れる電流Ｉ０は I0＝Ｂ−（VBE14＋VBE15）／R6 …(2) となる。
おいてトランジスタＱ１５のベース電位は、 Ｂ−（VBE14＋VBE15） …(1) となり、（但しVBE１４，VBE１５はトランジ
スタＱ１４，Ｑ１５のベース・エミツタ間順方向
電圧である。） 抵抗Ｒ６に流れる電流Ｉ０は I0＝Ｂ−（VBE14＋VBE15）／R6 …(2) となる。
この電流Ｉ０はトランジスタＱ１４のコレクタ
電流となり（トランジスタＱ１５のベース電流
IB１５は小さくＩ０＞＞IB１５となり無視でき
るものとする。）、トランジスタＱ１４，Ｑ１８，
Ｑ１７，Ｑ１６が同一集積回路のチツプ内に構成
される時は、各々のコレクタ電流Ｉ０，Ｉ１，Ｉ
２，Ｉ３とそのコレクタ面積は比例し、各々のコ
レクタ面積をＳ１４，Ｓ１８，Ｓ１７，Ｓ１６と
すると(3)式が成立する。
電流となり（トランジスタＱ１５のベース電流
IB１５は小さくＩ０＞＞IB１５となり無視でき
るものとする。）、トランジスタＱ１４，Ｑ１８，
Ｑ１７，Ｑ１６が同一集積回路のチツプ内に構成
される時は、各々のコレクタ電流Ｉ０，Ｉ１，Ｉ
２，Ｉ３とそのコレクタ面積は比例し、各々のコ
レクタ面積をＳ１４，Ｓ１８，Ｓ１７，Ｓ１６と
すると(3)式が成立する。
I0／S14＝I1／S18＝I2／S17＝I3／S16 …(3)
ここでS14＝S16＝S17＝S18とおくと、
I0＝I1＝I2＝I3 …(4)
となる。
そしてPNP定電流回路１１から各バイアス回
路Ｂ１，Ｂ２，Ｂ３にそれぞれ供給される定電流
Ｉ１，Ｉ２，Ｉ３は各々第１，第２，第３の電子
回路ブロツク（負荷）Ｃ１，Ｃ２，Ｃ３のバイア
スを構成するNPNバイアス源１２ａ，１２ｂ，
１２ｃのトランジスタＱ１９，Ｑ２１，Ｑ２３に
供給される。
路Ｂ１，Ｂ２，Ｂ３にそれぞれ供給される定電流
Ｉ１，Ｉ２，Ｉ３は各々第１，第２，第３の電子
回路ブロツク（負荷）Ｃ１，Ｃ２，Ｃ３のバイア
スを構成するNPNバイアス源１２ａ，１２ｂ，
１２ｃのトランジスタＱ１９，Ｑ２１，Ｑ２３に
供給される。
ここで第１の定電流回路３ａにおいて、トラン
ジスタＱ１９，Ｑ４，Ｑ５，Ｑ６に流れるコレク
タ電流Ｉ１，Ｉ４，Ｉ５，Ｉ６とその各々のエミ
ツタサイズとは比例し、各々のエミツタサイズを
Ｓ１９，Ｓ４，Ｓ５，Ｓ６とすると、 I1／S19＝I4／S4＝I5／S5＝I6／S6 …(5) となる。ここでS19＝S5＝S6とおくと、 I1＝I4＝I5＝I6 …(6) となる。
ジスタＱ１９，Ｑ４，Ｑ５，Ｑ６に流れるコレク
タ電流Ｉ１，Ｉ４，Ｉ５，Ｉ６とその各々のエミ
ツタサイズとは比例し、各々のエミツタサイズを
Ｓ１９，Ｓ４，Ｓ５，Ｓ６とすると、 I1／S19＝I4／S4＝I5／S5＝I6／S6 …(5) となる。ここでS19＝S5＝S6とおくと、 I1＝I4＝I5＝I6 …(6) となる。
（但し、トランジスタＱ２０のベース電流IB
２０はＩ１＞＞IB２０とし、無視できるものと
する。） また第２，第３の定電流回路３ｂ，３ｃに関し
ても、以上説明した第１の定電流回路３ａと同様
にコレクタ電流Ｉ８，Ｉ９，Ｉ１０およびＩ１
２，Ｉ１３，Ｉ１４を設定することが可能であ
る。
２０はＩ１＞＞IB２０とし、無視できるものと
する。） また第２，第３の定電流回路３ｂ，３ｃに関し
ても、以上説明した第１の定電流回路３ａと同様
にコレクタ電流Ｉ８，Ｉ９，Ｉ１０およびＩ１
２，Ｉ１３，Ｉ１４を設定することが可能であ
る。
一般に集積回路により構成される電子回路は、
複数組の電子回路ブロツクより構成される。第３
図では３組の電子回路ブロツクＣ１，Ｃ２，Ｃ３
により構成される一事例を示しており、この様に
ブロツクに分割することにより、電子回路ブロツ
ク間のクロストークが低減され、集積回路として
の総合特性を向上することができる。
複数組の電子回路ブロツクより構成される。第３
図では３組の電子回路ブロツクＣ１，Ｃ２，Ｃ３
により構成される一事例を示しており、この様に
ブロツクに分割することにより、電子回路ブロツ
ク間のクロストークが低減され、集積回路として
の総合特性を向上することができる。
また、集積回路でパターン設計をする時は、第
１のバイアス回路Ｂ１と電子回路ブロツクＣ１お
よび第２のバイアス回路Ｂ２と電子回路ブロツク
Ｃ２および第３のバイアス回路Ｂ３と電子回路ブ
ロツクＣ３は各々のブロツクでまとまる様にレイ
アウトする（特性向上のコストダウンのため）。
１のバイアス回路Ｂ１と電子回路ブロツクＣ１お
よび第２のバイアス回路Ｂ２と電子回路ブロツク
Ｃ２および第３のバイアス回路Ｂ３と電子回路ブ
ロツクＣ３は各々のブロツクでまとまる様にレイ
アウトする（特性向上のコストダウンのため）。
このため３個のトランジスタＱ１６，Ｑ１７，
Ｑ１８を有するPNP定電流回路１１から３組の
バイアス回路ブロツクＢ１，Ｂ２，Ｂ３へそれぞ
れ配線をする必要性がある。しかるにこのように
集積回路を構成するときは、バイアス回路の増加
に伴い、配線数が増えることとなり、特性上、チ
ツプサイズ上いろいろの不利をもたらすこととな
る。
Ｑ１８を有するPNP定電流回路１１から３組の
バイアス回路ブロツクＢ１，Ｂ２，Ｂ３へそれぞ
れ配線をする必要性がある。しかるにこのように
集積回路を構成するときは、バイアス回路の増加
に伴い、配線数が増えることとなり、特性上、チ
ツプサイズ上いろいろの不利をもたらすこととな
る。
上述のように集積回路ではその総合特性を向上
させるために電子回路を回路ブロツクに分割する
ようにしており、このため従来の集積化バイアス
回路では定電流源を構成するPNPトランジスタ
および定電流源と各ブロツクとを結ぶ配線が各電
子回路ブロツクの数だけ必要となり、集積回路化
する時、チツプサイズの増大を招き、コストアツ
プの要因になる等の欠点があつた。
させるために電子回路を回路ブロツクに分割する
ようにしており、このため従来の集積化バイアス
回路では定電流源を構成するPNPトランジスタ
および定電流源と各ブロツクとを結ぶ配線が各電
子回路ブロツクの数だけ必要となり、集積回路化
する時、チツプサイズの増大を招き、コストアツ
プの要因になる等の欠点があつた。
この発明は、上記のような従来のものの問題点
を解消するためになされたもので、素子数と配線
数を減少させ、集積回路のチツプサイズを小さく
することのできる集積化バイアス回路を得ること
を目的とする。
を解消するためになされたもので、素子数と配線
数を減少させ、集積回路のチツプサイズを小さく
することのできる集積化バイアス回路を得ること
を目的とする。
この発明に係る集積化バイアス回路は、出力ノ
ードと、エミツタが接地ノードに接続された第１
のトランジスタと、エミツタが前記第１のトラン
ジスタのベースに接続され、ベースが前記出力ノ
ードに接続された第２のトランジスタと、一端が
電源ノードに接続され、他端が前記第２のトラン
ジスタのベースに接続された第１の抵抗手段と、
一端が接地ノードに接続され、他端が前記第２の
トランジスタのエミツタに接続された第２の抵抗
手段とを有し、前記出力ノードより第１の定電圧
を発生する定電圧回路、 それぞれが入力ノードと、出力ノードと、入力
ノードにベースが接続され、出力ノードにエミツ
タが接続されたレベルシフト用トランジスタと、
一端が接地ノードに接続され、他端が前記レベル
シフト用トランジスタのエミツタに接続された第
３の抵抗手段とを有し、前記定電圧回路の出力ノ
ードからの第１の定電圧を入力ノードに受け、出
力ノードよりレベルシフトされた第２の定電圧を
発生する複数のレベルシフト回路、 これら複数のレベルシフト回路に対応して設け
られ、入力ノードと、出力ノードと、入力ノード
にベースが接続され、接地ノードにエミツタが接
続され、出力ノードにコレクタが接続された定電
流用トランジスタを有し、前記レベルシフト回路
からの第２の定電圧を入力ノードに受け、この第
２の定電圧に基づき、出力ノードより一定電流で
あるバイアス電流を出力する複数の定電流回路、 これら複数の定電流回路に対応して設けられ、
それぞれが対応した定電流回路の出力ノードに接
続され、バイアス電流にて駆動される複数の電子
回路ブロツクにより回路を構成するようにしたも
のである。
ードと、エミツタが接地ノードに接続された第１
のトランジスタと、エミツタが前記第１のトラン
ジスタのベースに接続され、ベースが前記出力ノ
ードに接続された第２のトランジスタと、一端が
電源ノードに接続され、他端が前記第２のトラン
ジスタのベースに接続された第１の抵抗手段と、
一端が接地ノードに接続され、他端が前記第２の
トランジスタのエミツタに接続された第２の抵抗
手段とを有し、前記出力ノードより第１の定電圧
を発生する定電圧回路、 それぞれが入力ノードと、出力ノードと、入力
ノードにベースが接続され、出力ノードにエミツ
タが接続されたレベルシフト用トランジスタと、
一端が接地ノードに接続され、他端が前記レベル
シフト用トランジスタのエミツタに接続された第
３の抵抗手段とを有し、前記定電圧回路の出力ノ
ードからの第１の定電圧を入力ノードに受け、出
力ノードよりレベルシフトされた第２の定電圧を
発生する複数のレベルシフト回路、 これら複数のレベルシフト回路に対応して設け
られ、入力ノードと、出力ノードと、入力ノード
にベースが接続され、接地ノードにエミツタが接
続され、出力ノードにコレクタが接続された定電
流用トランジスタを有し、前記レベルシフト回路
からの第２の定電圧を入力ノードに受け、この第
２の定電圧に基づき、出力ノードより一定電流で
あるバイアス電流を出力する複数の定電流回路、 これら複数の定電流回路に対応して設けられ、
それぞれが対応した定電流回路の出力ノードに接
続され、バイアス電流にて駆動される複数の電子
回路ブロツクにより回路を構成するようにしたも
のである。
この発明においては、定電圧回路の第１の抵抗
手段は第２のトランジスタおよびそれぞれのレベ
ルシフト回路の第３のトランジスタに電源ノード
よりベース電流を供給するとともに基準電流を決
め、この基準電流と第１および第２のトランジス
タとそれぞれのレベルシフト用トランジスタとレ
ベルシフト用トランジスタに対応する定電流用ト
ランジスタのエミツタ面積を決めることにより、
定電流トランジスタの各バイアス電流は第２の抵
抗手段と第３の抵抗手段の関数で示されるので、
各ブロツクに対応するカレントミラー回路が不要
となり、定電流回路の出力ノードから各レベルシ
フト回路の入力ノードに対して各々直列に配線す
るだけで良く、１本の配線で済ませることがで
き、配線が削減され、しかも素子数が削減され
る。
手段は第２のトランジスタおよびそれぞれのレベ
ルシフト回路の第３のトランジスタに電源ノード
よりベース電流を供給するとともに基準電流を決
め、この基準電流と第１および第２のトランジス
タとそれぞれのレベルシフト用トランジスタとレ
ベルシフト用トランジスタに対応する定電流用ト
ランジスタのエミツタ面積を決めることにより、
定電流トランジスタの各バイアス電流は第２の抵
抗手段と第３の抵抗手段の関数で示されるので、
各ブロツクに対応するカレントミラー回路が不要
となり、定電流回路の出力ノードから各レベルシ
フト回路の入力ノードに対して各々直列に配線す
るだけで良く、１本の配線で済ませることがで
き、配線が削減され、しかも素子数が削減され
る。
以下、この発明の一実施例を図について説明す
る。
る。
第１図はこの発明の一実施例による集積化バイ
アス回路を示す回路図である。第１図において、
Ｑ１，Ｑ２およびＲ１，Ｒ２はそれぞれバイアス
系に定電圧を供給するための定電圧回路を構成す
るトランジスタおよび抵抗であり、第１のトラン
ジスタＱ１はエミツタが接地ノードに接続されコ
レクタが出力ノードに接続されている。第２のト
ランジスタＱ２はエミツタが第１のトランジスタ
Ｑ１のベースに接続されベースが出力ノードに接
続されコレクタが電源ノードに接続されている。
また、第１の抵抗手段としての抵抗Ｒ１は一端が
電源ノードに接続され、他端が第２のトランジス
タＱ２のベースに接続されている。第２の抵抗手
段としての抵抗Ｒ２は一端が接地ノードに接続さ
れ他端が第２のトランジスタＱ２のエミツタに接
続されている。
アス回路を示す回路図である。第１図において、
Ｑ１，Ｑ２およびＲ１，Ｒ２はそれぞれバイアス
系に定電圧を供給するための定電圧回路を構成す
るトランジスタおよび抵抗であり、第１のトラン
ジスタＱ１はエミツタが接地ノードに接続されコ
レクタが出力ノードに接続されている。第２のト
ランジスタＱ２はエミツタが第１のトランジスタ
Ｑ１のベースに接続されベースが出力ノードに接
続されコレクタが電源ノードに接続されている。
また、第１の抵抗手段としての抵抗Ｒ１は一端が
電源ノードに接続され、他端が第２のトランジス
タＱ２のベースに接続されている。第２の抵抗手
段としての抵抗Ｒ２は一端が接地ノードに接続さ
れ他端が第２のトランジスタＱ２のエミツタに接
続されている。
Ｑ３およびＲ３は第１のレベルシフト回路２ａ
を構成するトランジスタおよび抵抗、Ｑ７および
Ｒ４は第２のレベルシフト回路２ｂを構成するト
ランジスタおよび抵抗、Ｑ１１およびＲ５は第３
のレベルシフト回路２ｃを構成するトランジスタ
および抵抗であり、レベルシフト用のトランジス
タＱ３，Ｑ７，Ｑ１１は各レベルシフト回路２
ａ，２ｂ，２ｃの入力ノードおよび出力ノードに
ベースおよびエミツタがそれぞれ接続されコレク
タが電源ノードに接続されている。また第３の抵
抗手段としての抵抗Ｒ３，Ｒ４，Ｒ５は一端が接
地ノードに接続され他端がトランジスタＱ３，Ｑ
７，Ｑ１１のエミツタに接続されている。
を構成するトランジスタおよび抵抗、Ｑ７および
Ｒ４は第２のレベルシフト回路２ｂを構成するト
ランジスタおよび抵抗、Ｑ１１およびＲ５は第３
のレベルシフト回路２ｃを構成するトランジスタ
および抵抗であり、レベルシフト用のトランジス
タＱ３，Ｑ７，Ｑ１１は各レベルシフト回路２
ａ，２ｂ，２ｃの入力ノードおよび出力ノードに
ベースおよびエミツタがそれぞれ接続されコレク
タが電源ノードに接続されている。また第３の抵
抗手段としての抵抗Ｒ３，Ｒ４，Ｒ５は一端が接
地ノードに接続され他端がトランジスタＱ３，Ｑ
７，Ｑ１１のエミツタに接続されている。
Ｑ４，Ｑ５，Ｑ６は定電流回路３ａを構成する
定電流用トランジスタであり、電子回路ブロツク
Ｃ１に対応して設けられ、ベースおよびコレクタ
が定電流回路３ａの入力ノードおよび出力ノード
にそれぞれ接続エミツタが接地されている。
定電流用トランジスタであり、電子回路ブロツク
Ｃ１に対応して設けられ、ベースおよびコレクタ
が定電流回路３ａの入力ノードおよび出力ノード
にそれぞれ接続エミツタが接地されている。
Ｑ８，Ｑ９，Ｑ１０は定電流回路３ｂを構成す
る定電流用のトランジスタであり、電子回路ブロ
ツクＣ２に対応して設けられ、ベースおよびコレ
クタが定電流回路３ｂの入力ノードおよび出力ノ
ードにそれぞれ接続されエミツタが接地されてい
る。
る定電流用のトランジスタであり、電子回路ブロ
ツクＣ２に対応して設けられ、ベースおよびコレ
クタが定電流回路３ｂの入力ノードおよび出力ノ
ードにそれぞれ接続されエミツタが接地されてい
る。
Ｑ１２，Ｑ１３，Ｑ１４は定電流回路３ｃを構
成する定電流用のトランジスタであり、電子回路
ブロツクＣ３に対応して設けられ、ベースおよび
コレクタが定電流回路３ｃの入力ノードおよび出
力ノードにそれぞれ接続されエミツタが接地され
ている。
成する定電流用のトランジスタであり、電子回路
ブロツクＣ３に対応して設けられ、ベースおよび
コレクタが定電流回路３ｃの入力ノードおよび出
力ノードにそれぞれ接続されエミツタが接地され
ている。
次に動作について説明する。
第１図の定電圧回路１において抵抗Ｒ１に流れ
る電流Ｉ１０は、 I10＝Ｂ−（VBE1＋VBE2）／R1 …(7) となる。（但し、VBE１，VBE２はトランジス
タＱ１，Ｑ２のベース・エミツタ間順方向飽和電
圧である。） 抵抗Ｒ２に流れる電流をＩ２０とすると、 I20＝VBE1／R2 …(8) であり、 トランジスタＱ１のコレクタ電圧Vc１は Vc1＝VBE1＋VBE2 ＝kT／ｑ・lnI10・I20／A1・A2・Is2 …(9) となる。
る電流Ｉ１０は、 I10＝Ｂ−（VBE1＋VBE2）／R1 …(7) となる。（但し、VBE１，VBE２はトランジス
タＱ１，Ｑ２のベース・エミツタ間順方向飽和電
圧である。） 抵抗Ｒ２に流れる電流をＩ２０とすると、 I20＝VBE1／R2 …(8) であり、 トランジスタＱ１のコレクタ電圧Vc１は Vc1＝VBE1＋VBE2 ＝kT／ｑ・lnI10・I20／A1・A2・Is2 …(9) となる。
（但し、ｋはボルツマン定数，ｑは電子の電荷
量、Ｔは絶対温度、IsはトランジスタＱ１，Ｑ２
の逆方向飽和電流、Ａ１，Ａ２はトランジスタＱ
１，Ｑ２のエミツタ面積である。） 次に抵抗Ｒ３を流れる電流をＩ３０とすると、 I30＝VBE3／R3 …(10) であり、 （但しVBE３はトランジスタＱ３のベース・
エミツタ間順方向飽和電圧である。） またレベルシフト回路２ａの出力となるトラン
ジスタＱ３のエミツタ電圧VE３は VE3＝Vc1−VBE3 kT／ｑ・lnI10・I20／Is・I30・A3／A1・A2 …(11) である。
量、Ｔは絶対温度、IsはトランジスタＱ１，Ｑ２
の逆方向飽和電流、Ａ１，Ａ２はトランジスタＱ
１，Ｑ２のエミツタ面積である。） 次に抵抗Ｒ３を流れる電流をＩ３０とすると、 I30＝VBE3／R3 …(10) であり、 （但しVBE３はトランジスタＱ３のベース・
エミツタ間順方向飽和電圧である。） またレベルシフト回路２ａの出力となるトラン
ジスタＱ３のエミツタ電圧VE３は VE3＝Vc1−VBE3 kT／ｑ・lnI10・I20／Is・I30・A3／A1・A2 …(11) である。
（但しＡ３はトランジスタＱ３のエミツタ面積
である。） レベルシフト回路２ａの出力VE３は、トラン
ジスタＱ４のベースに印加され、VE３＝VBE４
より、 kT／ｑ・lnI10・I20／Is・I30・A3／A1・A2 kT／ｑ・lnI40／A4・Is であり、従つて I40＝I10・I20／I30・（A3・A4／A1・A2） ＝I10・R3／R2・（A3・A4／A1・A2） …(12) となり、ここでＡ１＝Ａ２＝Ａ３＝Ａ４とする
と、 I40＝I10・R3／R2 …(13) となる。同様にトランジスタＱ５，Ｑ６のエミツ
タ面積がそれぞれＡ５，Ａ６の時、 I50＝I10・R3／R2・（A3・A5／A1・A2）…(14) I60＝I10・R3／R2・（A3・A6／A1・A2）…(15) となる。
である。） レベルシフト回路２ａの出力VE３は、トラン
ジスタＱ４のベースに印加され、VE３＝VBE４
より、 kT／ｑ・lnI10・I20／Is・I30・A3／A1・A2 kT／ｑ・lnI40／A4・Is であり、従つて I40＝I10・I20／I30・（A3・A4／A1・A2） ＝I10・R3／R2・（A3・A4／A1・A2） …(12) となり、ここでＡ１＝Ａ２＝Ａ３＝Ａ４とする
と、 I40＝I10・R3／R2 …(13) となる。同様にトランジスタＱ５，Ｑ６のエミツ
タ面積がそれぞれＡ５，Ａ６の時、 I50＝I10・R3／R2・（A3・A5／A1・A2）…(14) I60＝I10・R3／R2・（A3・A6／A1・A2）…(15) となる。
このように基準電流Ｉ１０と、トランジスタの
エミツタ面積を決めると、各バイアス電流Ｉ４
０，Ｉ５０，Ｉ６０は抵抗Ｒ２，Ｒ３の関数（(12)
〜(15)式）となる。
エミツタ面積を決めると、各バイアス電流Ｉ４
０，Ｉ５０，Ｉ６０は抵抗Ｒ２，Ｒ３の関数（(12)
〜(15)式）となる。
第２及び第３のレベルシフト回路２ｂ，２ｃ、
定電流回路３ｂ，３ｃにより、その各々のバイア
ス電流Ｉ８０〜Ｉ１００及びＩ１２０〜Ｉ１４０
についても以上と同様に設定できる。
定電流回路３ｂ，３ｃにより、その各々のバイア
ス電流Ｉ８０〜Ｉ１００及びＩ１２０〜Ｉ１４０
についても以上と同様に設定できる。
このような本実施例回路を用いて、集積回路を
パターン設計する時、従来回路のパターン設計時
と同様に、第１、第２、第３のレベルシフト回路
２ａ，２ｂ，２ｃと第１、第２、第３の定電流回
路３ａ，３ｂ，３ｃとはバイアス回路Ｂ１０，Ｂ
２０，Ｂ３０の各々のブロツクにまとめてレイア
ウトする（性能向上と、チツプサイズ縮少のた
め）。
パターン設計する時、従来回路のパターン設計時
と同様に、第１、第２、第３のレベルシフト回路
２ａ，２ｂ，２ｃと第１、第２、第３の定電流回
路３ａ，３ｂ，３ｃとはバイアス回路Ｂ１０，Ｂ
２０，Ｂ３０の各々のブロツクにまとめてレイア
ウトする（性能向上と、チツプサイズ縮少のた
め）。
ここで３組のバイアス回路Ｂ１０，Ｂ２０，Ｂ
３０へ配線をするときは、定電圧回路１から各々
直列に配線するだけで良いので、１本の配線で済
ませることができ、チツプサイズの増大およびコ
ストの上昇を阻止できる。
３０へ配線をするときは、定電圧回路１から各々
直列に配線するだけで良いので、１本の配線で済
ませることができ、チツプサイズの増大およびコ
ストの上昇を阻止できる。
なお本実施例では３組のバイアス回路を有する
ものについて説明したが、Ｎ組のバイアス回路を
有するものであつてもよく、上記実施例と同様の
効果を奏する。
ものについて説明したが、Ｎ組のバイアス回路を
有するものであつてもよく、上記実施例と同様の
効果を奏する。
また第２図は本発明の他の実施例による回路で
あり、これはトランジスタＱ１のエミツタと接地
ノードとの間に第４の抵抗手段としての抵抗RE
１が挿入されるとともに、トランジスタＱ４，Ｑ
５，Ｑ６およびＱ８，Ｑ９，Ｑ１０およびＱ１
２，Ｑ１３，Ｑ１４のエミツタと接地ノードとの
間に第５の抵抗手段としての抵抗RE４，RE５，
RE６およびRE８，RE９，RE１０およびRE１
２，RE１３，RE１４がそれぞれ挿入されたもの
である。
あり、これはトランジスタＱ１のエミツタと接地
ノードとの間に第４の抵抗手段としての抵抗RE
１が挿入されるとともに、トランジスタＱ４，Ｑ
５，Ｑ６およびＱ８，Ｑ９，Ｑ１０およびＱ１
２，Ｑ１３，Ｑ１４のエミツタと接地ノードとの
間に第５の抵抗手段としての抵抗RE４，RE５，
RE６およびRE８，RE９，RE１０およびRE１
２，RE１３，RE１４がそれぞれ挿入されたもの
である。
これらの抵抗を挿入したことにより、カーレン
トボギング，アーリ効果等の影響が軽減され、特
性の向上がなされる。またこれらのバイアス回路
を用いて集積回路は、民生用、産業用の分野に幅
広く用いることができる。
トボギング，アーリ効果等の影響が軽減され、特
性の向上がなされる。またこれらのバイアス回路
を用いて集積回路は、民生用、産業用の分野に幅
広く用いることができる。
以上のように、この発明に係る集積化バイアス
回路によれば、出力ノードと、エミツタが接地ノ
ードに接続された第１のトランジスタと、エミツ
タが前記第１のトランジスタのベースに接続さ
れ、ベースが前記出力ノードに接続された第２の
トランジスタと、一端が電源ノードに接続され、
他端が前記第２のトランジスタのベースに接続さ
れた第１の抵抗手段と、一端が接地ノードに接続
され、他端が前記第２のトランジスタのエミツタ
に接続された第２の抵抗手段とを有し、前記出力
ノードより第１の定電圧を発生する定電圧回路、 それぞれが入力ノードと、出力ノードと、入力
ノードにベースが接続され、出力ノードにエミツ
タが接続されたレベルシフト用トランジスタと、
一端が接地ノードに接続され、他端が前記レベル
シフト用トランジスタのエミツタに接続された第
３の抵抗手段とを有し、前記定電圧回路の出力ノ
ードからの第１の定電圧を入力ノードに受け、出
力ノードよりレベルシフトされた第２の定電圧を
発生する複数のレベルシフト回路、 これら複数のレベルシフト回路に対応して設け
られ、入力ノードと、出力ノードと、入力ノード
にベースが接続され、接地ノードにエミツタが接
続され、出力ノードにコレクタが接続された定電
流用トランジスタを有し、前記レベルシフト回路
からの第２の定電圧を入力ノードに受け、この第
２の定電圧に基づき、出力ノードより一定電流で
あるバイアス電流を出力する複数の定電流回路、 これら複数の定電流回路に対応して設けられ、
それぞれが対応した定電流回路の出力ノードに接
続され、バイアス電流にて駆動される複数の電子
回路ブロツクにより回路を構成するようにしたの
で、各電子回路ブロツクに対応するレベルシフト
回路と定電圧回路とは１本の配線だけで接続で
き、配線が削減され、しかも各電子回路ブロツク
に対応する定電流（カレントミラー）回路が不要
となり、素子を削減でき、接続が簡単にでき、ま
た精度の高いものが得られる効果がある。
回路によれば、出力ノードと、エミツタが接地ノ
ードに接続された第１のトランジスタと、エミツ
タが前記第１のトランジスタのベースに接続さ
れ、ベースが前記出力ノードに接続された第２の
トランジスタと、一端が電源ノードに接続され、
他端が前記第２のトランジスタのベースに接続さ
れた第１の抵抗手段と、一端が接地ノードに接続
され、他端が前記第２のトランジスタのエミツタ
に接続された第２の抵抗手段とを有し、前記出力
ノードより第１の定電圧を発生する定電圧回路、 それぞれが入力ノードと、出力ノードと、入力
ノードにベースが接続され、出力ノードにエミツ
タが接続されたレベルシフト用トランジスタと、
一端が接地ノードに接続され、他端が前記レベル
シフト用トランジスタのエミツタに接続された第
３の抵抗手段とを有し、前記定電圧回路の出力ノ
ードからの第１の定電圧を入力ノードに受け、出
力ノードよりレベルシフトされた第２の定電圧を
発生する複数のレベルシフト回路、 これら複数のレベルシフト回路に対応して設け
られ、入力ノードと、出力ノードと、入力ノード
にベースが接続され、接地ノードにエミツタが接
続され、出力ノードにコレクタが接続された定電
流用トランジスタを有し、前記レベルシフト回路
からの第２の定電圧を入力ノードに受け、この第
２の定電圧に基づき、出力ノードより一定電流で
あるバイアス電流を出力する複数の定電流回路、 これら複数の定電流回路に対応して設けられ、
それぞれが対応した定電流回路の出力ノードに接
続され、バイアス電流にて駆動される複数の電子
回路ブロツクにより回路を構成するようにしたの
で、各電子回路ブロツクに対応するレベルシフト
回路と定電圧回路とは１本の配線だけで接続で
き、配線が削減され、しかも各電子回路ブロツク
に対応する定電流（カレントミラー）回路が不要
となり、素子を削減でき、接続が簡単にでき、ま
た精度の高いものが得られる効果がある。
第１図はこの発明の一実施例による集積化バイ
アス回路の回路図、第２図は本発明の他の実施例
を示す回路図、第３図は従来の集積化バイアス回
路を示す回路図である。 １……定電圧回路、２ａ〜２ｃ……レベルシフ
ト回路、３ａ〜３ｃ……定電流回路、Ｑ１……第
１のトランジスタ、Ｑ２……第２のトランジス
タ、Ｑ３，Ｑ７，Ｑ１１……レベルシフト用トラ
ンジスタ、Ｑ４，Ｑ５，Ｑ６，Ｑ８，Ｑ９，Ｑ１
０，Ｑ１２，Ｑ１３，Ｑ１４……定電流用トラン
ジスタ、Ｒ１……第１の抵抗手段としての抵抗、
Ｒ２……第２の抵抗手段としての抵抗、Ｒ３，Ｒ
４，Ｒ５……第３の抵抗手段としての抵抗、RE
１……第４の抵抗手段としての抵抗、RE４，RE
５，RE６，RE８，RE１０，RE１２，RE１３，
RE１４……第４の抵抗手段しての抵抗。なお図
中同一又は相当部分を示す。
アス回路の回路図、第２図は本発明の他の実施例
を示す回路図、第３図は従来の集積化バイアス回
路を示す回路図である。 １……定電圧回路、２ａ〜２ｃ……レベルシフ
ト回路、３ａ〜３ｃ……定電流回路、Ｑ１……第
１のトランジスタ、Ｑ２……第２のトランジス
タ、Ｑ３，Ｑ７，Ｑ１１……レベルシフト用トラ
ンジスタ、Ｑ４，Ｑ５，Ｑ６，Ｑ８，Ｑ９，Ｑ１
０，Ｑ１２，Ｑ１３，Ｑ１４……定電流用トラン
ジスタ、Ｒ１……第１の抵抗手段としての抵抗、
Ｒ２……第２の抵抗手段としての抵抗、Ｒ３，Ｒ
４，Ｒ５……第３の抵抗手段としての抵抗、RE
１……第４の抵抗手段としての抵抗、RE４，RE
５，RE６，RE８，RE１０，RE１２，RE１３，
RE１４……第４の抵抗手段しての抵抗。なお図
中同一又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 出力ノードと、エミツタが接地ノードに接続
された第１のトランジスタと、エミツタが前記第
１のトランジスタのベースに接続され、ベースが
前記出力ノードに接続された第２のトランジスタ
と、一端が電源ノードに接続され、他端が前記第
２のトランジスタのベースに接続された第１の抵
抗手段と、一端が接地ノードに接続され、他端が
前記第２のトランジスタのエミツタに接続された
第２の抵抗手段とを有し、前記出力ノードより第
１の定電圧を発生する定電圧回路、 それぞれが入力ノードと、出力ノードと、入力
ノードにベースが接続され、出力ノードにエミツ
タが接続されたレベルシフト用トランジスタと、
一端が接地ノードに接続され、他端が前記レベル
シフト用トランジスタのエミツタに接続された第
３の抵抗手段とを有し、前記定電圧回路の出力ノ
ードからの第１の定電圧を入力ノードに受け、出
力ノードよりレベルシフトされた第２の定電圧を
発生する複数のレベルシフト回路、 これらの複数のレベルシフト回路に対応して設
けられ、入力ノードと、出力ノードと、入力ノー
ドにベースが接続され、接地ノードにエミツタが
接続され、出力ノードにコレクタが接続された定
電流用トランジスタを有し、前記レベルシフト回
路からの第２の定電圧を入力ノードに受け、この
第２の定電圧に基づき、出力ノードより一定電流
であるバイアス電流を出力する複数の定電流回
路、 これらの複数の定電流回路に対応して設けら
れ、それぞれが対応した定電流回路の出力ノード
に接続され、バイアス電流にて駆動される複数の
電子回路ブロツクを備えたことを特徴とする集積
化バイアス回路。 ２ 前記定電圧回路の第１のトランジスタのエミ
ツタと接地ノードとの間には第４の抵抗手段が挿
入され、 前記複数の定電流回路の定電流用トランジスタ
のエミツタと接地ノードとの間にはそれぞれ第５
の抵抗手段が挿入されたことを特徴とする特許請
求の範囲第１項記載の集積化バイアス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235678A JPS61114608A (ja) | 1984-11-08 | 1984-11-08 | 集積化バイアス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59235678A JPS61114608A (ja) | 1984-11-08 | 1984-11-08 | 集積化バイアス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61114608A JPS61114608A (ja) | 1986-06-02 |
| JPH0571970B2 true JPH0571970B2 (ja) | 1993-10-08 |
Family
ID=16989580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59235678A Granted JPS61114608A (ja) | 1984-11-08 | 1984-11-08 | 集積化バイアス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61114608A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2849086B2 (ja) * | 1987-08-06 | 1999-01-20 | 三菱電機株式会社 | 集積化バイアス回路 |
| JP2708442B2 (ja) * | 1987-12-11 | 1998-02-04 | 株式会社日立製作所 | 半導体集積回路 |
| US5122680A (en) * | 1990-10-29 | 1992-06-16 | International Business Machines Corporation | Precision hysteresis circuit |
| JP5691776B2 (ja) * | 2011-04-14 | 2015-04-01 | 株式会社Ｊｖｃケンウッド | 液晶表示装置及びその駆動方法 |
-
1984
- 1984-11-08 JP JP59235678A patent/JPS61114608A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61114608A (ja) | 1986-06-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R360 | Written notification for declining of transfer of rights |
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|
| R360 | Written notification for declining of transfer of rights |
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|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| EXPY | Cancellation because of completion of term |