JP2015185723A

JP2015185723A - 積層型半導体装置及び接続方法

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Publication number: JP2015185723A
Application number: JP2014061545A
Authority: JP
Inventors: 浩秀苗崎; Hirohide Naezaki
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-03-25
Filing date: 2014-03-25
Publication date: 2015-10-22

Abstract

【課題】電源配線の配置等を工夫することにより、電源ドロップによる性能低下を防ぐことができる積層型半導体装置を提供する。【解決手段】メインチップ１０と、メインチップ１０に載置されたサブチップ２０とを備え、サブチップ２０は、インピーダンスがメインチップに実装された第１回路のインピーダンスより低い電源回路であって電源ＩＯ３０と電源配線４０による配線交差部４１とを備える電源回路を備え、さらに、第１回路と配線交差部４１とを電気的に接続するＴＳＶを備える。【選択図】図１

Description

本発明は、半導体チップを積層して構成される積層型半導体装置及び接続方法に関する。

近年、半導体の製造プロセスが微細化することにより、製造コストが上がる傾向である。
また、半導体の集積度が上がるにつれて、トランジスタに電源を供給するための配線の増大、電源ＩＯの数の増加により、電源に対する制約が増え、チップ面積が増加する傾向である。

特許文献１では、製造コストが安価な半導体チップに、電源分離セル、電源配線などの機能を移動することにより、高価な半導体チップのチップサイズを削減し、マルチチップ全体として製造コストを削減する技術が開示されている。

国際公表番号ＷＯ０８／０２６３８８号公報

従来技術では、微細化プロセス上のチップでの電源配線を、別チップに移動することを実施し、コスト削減を実現している。
しかし、この従来技術の電源配線を別チップに移動させる方法では、電源ドロップの対策は考慮されていなかった。

本発明は、上記のような課題を解決するためになされたものであり、別チップに移動させる電源ＩＯ、電源配線の配置等を工夫することにより、電源ドロップによる性能低下を防ぐことができる半導体装置を提供する。

本実施の形態に係る積層型半導体装置は、
第１回路が実装された第１半導体チップと、
前記第１半導体チップに載置された第２半導体チップであって、インピーダンスが前記第１回路のインピーダンスより低い第２回路が実装された第２半導体チップと、
前記第２半導体チップに設けられ、前記第１回路と前記第２回路とを電気的に接続する貫通ビアとを備えることを特徴とする。

本発明に係る積層型半導体装置によれば、第２半導体チップに設けられた貫通ビアにより、第１回路とインピーダンスが第１回路のインピーダンスより低い第２回路とを電気的に接続するので、インピーダンスが高くなることによる電源ドロップを防ぐとこができるので、性能低下を防止することができる。

実施の形態１に係る積層型半導体装置１００の構成の一例を示す図である。図１のＡ−Ａ断面を示す模式図である。実施の形態１に係る積層型半導体装置１００の構成の他の例を示す図である。実施の形態に係る積層型半導体装置１０１の構成の一例を示す図である。

以下、本発明の実施の形態について、図を用いて説明する。なお、以下の実施の形態の説明において、「上」、「下」、「左」、「右」、「前」、「後」、「表」、「裏」といった方向は、説明の便宜上、そのように記しているだけであって、装置、器具、部品等の配置や向き等を限定するものではない。

実施の形態１．
図１は、本実施の形態に係る積層型半導体装置１００の構成の一例を示す図である。図２は、図１のＡ−Ａ断面を示す模式図である。
図１及び図２に示すように、積層型半導体装置１００は、メインチップ１０、サブチップ２０を備える。メインチップ１０にサブチップ２０が載置され、メインチップ１０とサブチップ２０とは積層されている。
メインチップ１０は第１半導体チップの一例であり、サブチップ２０は、第２半導体チップの一例である。

サブチップ２０は、電源ＩＯ３０、電源配線４０、配線交差部４１、サブチップ接続部５０を備える。
メインチップ１０は、メインチップ接続部１１を備える。

メインチップ１０は、例えば、製造コストが高い半導体チップである。サブチップ２０は、例えば、製造コストがメインチップ１０に比べて安い半導体チップである。なお、メインチップ１０とサブチップ２０との製造コストの高低については、一例であり、同程度の製造コストであっても、メインチップ１０の製造コストがサブチップ２０の製造コストより高くても構わない。

電源ＩＯ３０（電源入力回路の一例）は、サブチップ２０上に配置される。
電源配線４０は、電源ＩＯ３０同士を接続する。配線交差部４１は、電源配線４０が交差する部分であり、図１では接続の詳細については省略する。
配線交差部４１（電源交差部）は、サブチップ２０において、配線のインピーダンスが小さくなる箇所である。
サブチップ接続部５０は、配線交差部４１の略中央部であり、配線のインピーダンスが配線交差部４１のうちで一番小さくなる箇所であることが好ましい。

メインチップ接続部１１は、メインチップ１０上で配線のインピーダンスが大きくなる箇所である。メインチップ接続部１１は、メインチップ１０上で配線のインピーダンスが一番大きくなる回路の箇所であることが好ましい。

次に、図２を用いて、メインチップ１０とサブチップ２０との電気的に接続する接続方法について説明する。
図２に示すように、サブチップ接続部５０とメインチップ接続部１１とは、シリコン貫通ビア（ｔｈｒｏｕｇｈ−ｓｉｌｉｃｏｎｖｉａ：以降ＴＳＶと記載する）（貫通ビアの一例）により電気的に接続されている。図１では、サブチップ２０の中央部とメインチップ１０の中央部とが、ＴＳＶにより接続されている。

図１に示すように、サブチップ２０上に配置する電源ＩＯ３０は、サブチップ２０において配線のインピーダンスが一番小さくなる箇所（サブチップ接続部５０）の上下左右の４辺に配置する。すなわち、サブチップ２０上に配置する電源ＩＯ３０は、メインチップ１０の電源ドロップが一番大きいメインチップ１０の回路の箇所（メインチップ接続部１１）の上下左右の４辺に対応するサブチップ２０の４辺に配置される。

以上のように、サブチップ２０は、対向する一対の電源ＩＯ３０を２組備えるとともに、一対の電源ＩＯ３０同士を接続する２つの電源配線４０であって交差する２つの電源配線４０を備え、メインチップ１０上の電源ドロップが一番大きいメインチップ１０の回路が実装された位置に対応するサブチップ２０上の位置に、２つの電源配線４０が交差する配線交差部４１を配置する。そして、ＴＳＶは、配線交差部４１と電源ドロップが一番大きいメインチップ１０の回路とを電気的に接続する。

なお、本実施の形態では、対向する一対の電源ＩＯ３０を２組備え、交差する電源配線４０を２つ備えているが、一対の電源ＩＯ３０の数、交差する電源配線４０の数はこの数に限らず、いくつでもよい。
インピーダンスが低い電源回路と、その電源回路よりインピーダンスが高い回路とをＴＳＶで接続する構成を備えていればよい。

電源ドロップが一番大きいメインチップ１０の箇所（回路）であるメインチップ接続部１１とは、インピーダンスが高い箇所（回路）であり、例えば、高速ＩＯ、トランジスタ回路等である。メインチップ接続部１１は、第１回路の一例である。
また、電源ＩＯ３０と電源配線４０とから構成される電源回路は、インピーダンスが第１回路のインピーダンスより低い第２回路の一例である。
電源ドロップが一番大きいメインチップ１０の回路（例えば、トランジスタ回路）は、例えば、電源ＩＯ３０に入力される電源であってＴＳＶを介して供給される電源より駆動する。

図３は、本実施の形態に係る積層型半導体装置１００の構成の他の例を示す図である。
図３では、サブチップ２０の中央部とメインチップ１０の中央部とがＴＳＶにより接続されているわけではない。メインチップ１０上の最もインピーダンスが大きい回路がある位置がメインチップ接続部１１となり、メインチップ接続部１１に対応するサブチップ２０上の位置に、サブチップ２０においてインピーダンスが小さくなる配線交差部４１を配置する。そして、配線交差部４１のうち最もインピーダンスが小さくなる位置をサブチップ接続部５０として、サブチップ接続部５０とメインチップ接続部１１とをＴＳＶにより接続する。

本実施の形態に係る積層型半導体装置１００では、電源ＩＯ３０を、サブチップ２０において配線のインピーダンスが一番小さくなる箇所（サブチップ接続部５０）の上下左右の４辺に配置したが、これに限られない。例えば、電源ＩＯの数は、４つ以上でもよい。
本実施の形態に係る積層型半導体装置１００では、サブチップ２０は、電源のみを実装する。しかし、サブチップ２０が電源以外の回路を実装していても構わない。

以上のように、本実施の形態に係る積層型半導体装置１００によれば、製造コストが高い半導体チップ（メインチップ）上に、製造コストが安い半導体チップ（サブチップ）を積層でパッケージングし、サブチップ上に、電源ＩＯ、電源配線を構成し、メインチップの電源ドロップが問題となる箇所にＴＳＶでつなぐ。
したがって、サブチップ接続部５０のＴＳＶで接続されている箇所は、電源のインピーダンスが低く接続されるので、電源ドロップによる性能低下を防ぐことができる。なお、メインチップ１０上に同様に配置する場合は、他のＩＯや、メインチップ内の他のレイアウトにより自由に配線できることが困難で、メインチップ１０のレイアウト面積が大きくなりコストが高くなる虞がある。しかし、本実施の形態に係る積層型半導体装置１００によれば、サブチップ２０上に電源配線４０を設けているので、他のＩＯや、メインチップ内の他のレイアウトは自由に配線でき、メインチップ１０のレイアウト面積が小さくてすむので、製造コストを低減することができる。

実施の形態２．
本実施の形態では、主に、実施の形態１と異なる点について説明する。
本実施の形態では、実施の形態１で説明した構成部と同様の構成部には同一の符号を付し、その説明を省略する場合がある。

図４は、本実施の形態に係る積層型半導体装置１０１の構成の一例を示す図である。
図４に示すように、サブチップ２０には、電源ＩＯ７０、ＧＮＤＩＯ８０が搭載される。また、サブチップ２０の電源ＩＯ７０、ＧＮＤＩＯ８０には、ＴＳＶ配設部９０が設けられる。ＴＳＶ配設部９０には、ＴＳＶ１、ＴＳＶ２が設けられている。
メインチップ１０は、高速ＩＯ６０を有する。

高速ＩＯ６０は、メインチップ１０上に搭載される、消費電力が大きい高速回路である。ここでは、高速ＩＯは５つ配設される。
また、サブチップ２０上には、３つの電源ＩＯ７０のそれぞれと、２つのＧＮＤＩＯ８０のそれぞれとが交互に並んで配設される。

図４に示すように、本実施の形態に係る積層型半導体装置１０１では、メインチップ１０上の１つの高速ＩＯ６０の上に、電源ＩＯ７０とＧＮＤＩＯ８０との両方が載るように配置されている。
説明を簡単にするために、図４に向かって右側の高速ＩＯを高速ＩＯ６０ａとし、高速ＩＯ６０ａに載っている電源ＩＯを電源ＩＯ７０ａ、ＧＮＤＩＯ８０ａとする。

電源ＩＯ７０ａにおいて、ＴＳＶ１が設けられる箇所はインピーダンスが低いサブチップ接続部５０に相当する。また、ＧＮＤＩＯ８０ａにおいても、ＴＳＶ２が設けられる箇所はインピーダンスが低い。

高速ＩＯ６０ａに、電源ＩＯ７０ａをＴＳＶ１で接続するとともに、ＧＮＤＩＯ８０ａをＴＳＶ２で接続する。これにより、高速ＩＯ６０ａを電源ＩＯ７０ａ、ＧＮＤＩＤ８０ａにインピーダンスを低く接続することができるので、高速ＩＯ６０ａにおける電源ドロップによる性能劣化を防ぐことができる。

メインチップ１０上に、高速ＩＯ６０に対応する電源ＩＯ７０とＧＮＤＩＯ８０とを配置する場合は、高速ＩＯ６０の両側に、電源ＩＯ７０とＧＮＤＩＯ８０とを配置することになる。よって、ＩＯの面積が大きくなりメインチップ１０の製造コストが増大する。また、高速ＩＯ６０を複数個並べて配置し、その両端に電源ＩＯ７０とＧＮＤＩＯ８０とを搭載する場合は、高速ＩＯ６０の位置により、電源ＩＯ７０とＧＮＤＩＯ８０までの距離が長くなり、インピーダンスが高くなる高速ＩＯ６０が存在し、性能劣化を発生する。

また、本実施の形態に係る積層型半導体装置１０１では、メインチップは、少なくとも２つの高速ＩＯ６０ｂ，６０ｃ（少なくとも２つの第１回路の一例）を備え、電源ＩＯ７０ｂは、２つの高速ＩＯ６０ｂ，６０ｃに跨るように配置される。サブチップ２０は、２つの高速ＩＯ６０ｂ，６０ｃのそれぞれに電気的に接続する２つのＴＳＶ３，ＴＳＶ４（少なくとも２つのＴＳＶの一例）を備える。すなわち、サブチップ２０は、高速ＩＯ６０ｂに接続するＴＳＶ３と、高速ＩＯ６０ｃに接続するＴＳＶ４とを備える。これにより、高速ＩＯ６０ｂ，６０ｃを電源ＩＯ７０ｂにインピーダンスを低く接続できるので、高速ＩＯ６０ｂ，６０ｃにおける電源のドロップによる性能劣化を防ぐことができる。

本実施の形態に係る積層型半導体装置１００によれば、サブチップ上に電源ＩＯとＧＮＤＩＯとを並べて配置し、メインチップ上の高速ＩＯに対して、電源ＩＯとＧＮＤＩＯとの両方が載るようにずらして配置する。この配置により、サブチップ上の電源ＩＯとメインチップ上の高速ＩＯがＴＳＶで接続するとともに、サブチップ上のＧＮＤＩＯとメインチップ上の高速ＩＯとがＴＳＶで接続する。これにより、電源ＩＯ７０ａ、ＧＮＤＩＤ８０ａのインピーダンスを低く接続されるので、高速ＩＯ６０ａに電源のドロップによる性能劣化を防ぐことができる。

以上、本発明の実施の形態について説明したが、これらの実施の形態のうち、２つを組み合わせて実施しても構わない。あるいは、これらの実施の形態のうち、１つを部分的に実施しても構わない。あるいは、これらの実施の形態のうち、２つを部分的に組み合わせて実施しても構わない。なお、本発明は、これらの実施の形態に限定されるものではなく、必要に応じて種々の変更が可能である。

１０メインチップ、１１メインチップ接続部、２０サブチップ、３０電源ＩＯ、４０電源配線、４１配線交差部、５０サブチップ接続部、６０高速ＩＯ、７０電源ＩＯ、８０ＧＮＤＩＯ、９０ＴＳＶ配設部、１００，１０１積層型半導体装置。

Claims

第１回路が実装された第１半導体チップと、
前記第１半導体チップに載置された第２半導体チップであって、インピーダンスが前記第１回路のインピーダンスより低い第２回路が実装された第２半導体チップと、
前記第２半導体チップに設けられ、前記第１回路と前記第２回路とを電気的に接続する貫通ビアとを備えることを特徴とする積層型半導体装置。
前記第２回路は、
電源が入力される電源入力端子と前記電源入力端子に接続された電源配線とを備え、
前記貫通ビアは、
前記電源配線と前記第１回路とを電気的に接続し、
前記第１回路は、
前記電源入力端子に入力される電源であって前記貫通ビアを介して供給される電源により駆動することを特徴とする請求項１に記載の積層型半導体装置。
前記第２半導体チップは、前記第２回路のみを実装したことを特徴とする請求項２に記載の積層型半導体装置。
前記第２半導体チップは、
前記電源入力端子として対向する一対の電源入力端子を２組備えるとともに、前記電源配線として前記一対の電源入力端子同士を接続する２つの電源配線であって交差する２つの電源配線を備え、前記第１回路が実装された前記第１半導体チップの位置に対応する位置に、前記２つの電源配線が交差する配線交差部を配置し、
前記貫通ビアは、
前記配線交差部と前記第１回路とを電気的に接続する
ことを特徴とする請求項２または３に記載の積層型半導体装置。
前記第１半導体チップは、前記第１回路として少なくとも２つの第１回路を備え、
前記第２回路は、前記少なくとも２つの第１回路に跨るように配置され、
前記第２半導体チップは、前記貫通ビアとして、前記少なくとも２つの第１回路のそれぞれに電気的に接続する少なくとも２つの貫通ビアを備えることを特徴とする請求項１〜４のいずれかに記載の積層型半導体装置。
第１回路が実装された第１半導体チップと、前記第１半導体チップに載置された第２半導体チップであって、インピーダンスが前記第１回路のインピーダンスより低い第２回路であって電源が入力される電源入力端子と前記電源入力端子に接続された電源配線とを備える第２回路が実装された第２半導体チップとを備える積層型半導体装置の接続方法において、
前記第２半導体チップに設けられた貫通ビアにより、前記電源配線と前記第１回路とを電気的に接続することを特徴とする接続方法。