JP2016046441A - 半導体装置及びその制御方法 - Google Patents

Abstract

【課題】半導体装置において、積層数を増やしても、外部端子数を積層数に比例し増やすことなく、積層された半導体チップの各層のＩＯを利用可能とし、また、同じＩＯを用いて、外部通信も、層間通信も行うことを可能とする。【解決手段】半導体装置であって、コア回路と、コア回路と接続される複数の入出力回路とをそれぞれが備える複数のチップがインタポーザ上で積層され、複数のチップの第１の接続手段と第２の接続手段とは、積層された上下のチップの間でそれぞれが上下で互いに接続され、複数のチップのうち、外部通信を行うチップの第２の接続手段がインタポーザと外部通信のために接続し該インタポーザが有する少なくとも１つの外部端子を介して実装基板と電気的に接続可能であり、外部通信を行わないチップの第２の接続手段は外部通信のためにインタポーザとは接続されず、各入出力回路ではコア回路と、第１の接続手段と電圧レベルの変換手段との接続を切替えることで、チップ間通信と外部通信とを切替える。【選択図】図１

Description

本発明は、半導体装置及びその制御方法に関する。

近年、デジタルカメラを始め各種デジタル機器において、軽薄短小化が進んでいる。それに伴い、半導体装置も小型化、高密度化が求められている。そこで、複数の半導体チップにおいて、各半導体チップに設けた貫通電極を、マイクロバンプを介し接続し、３次元積層構造とすることにより小型で高密度な実装を可能とした技術が注目されている。

同一デザインの半導体チップを積層した場合、平面視で同じ位置に設けられた貫通電極は、マイクロバンプを介し１本の配線として形成される。形成された配線をＴＳＶ（Through-Silicon Via）１とすると、ＴＳＶ１に供給される信号は、ＴＳＶ１に接続される全層の半導体チップ内コア回路のＩＯに共通に供給される。従って、ある層の半導体チップがＴＳＶ1を用い通信を行っている間、ＴＳＶ１に接続される他の層の半導体チップ内コア回路の入出力ポートは別の信号を扱うことができない。

これに対し特許文献１は、最大積層数Ｎ（Ｎ＝４）と同数のＩＯ回路を設け、各ＩＯ回路とコア回路の接続をＯＮ／ＯＦＦ可能なＳＷ回路を介してコア回路の入出力ポートへ接続する手法を提案している。この構成により、コア回路の入出力ポートと貫通電極の接続パッドはＩＯ回路を介して1対Ｎとなる。

特開２０１２−１３４３８０号公報

特許文献１では、製品仕様等に関係なく、半導体チップの積層数が増えると実装基板に接続される外部端子数もそれに比例し増加する構成となっている。そのため、一定の面積を保ったまま積層数を増加させると、外部端子間ピッチが否応なく狭くなり、製造の際の難易度が上がり、品質、信頼性の低下といった問題につながるという課題が存在する。

また、全ての貫通電極においてマイクロバンプを介しインタポーザまで接続させているため、同じＩＯを用いて異なる層の半導体チップ間での通信を行うことができないという別の課題も存在する。

そこで、本発明は、半導体装置において、積層数を増やしても、外部端子数を積層数に比例し増やすことなく、積層された半導体チップの各層のＩＯを利用可能とし、また、同じＩＯを用いて、外部通信も、層間通信も行うことを可能とすることを目的とする。

上記目的をまとめて、または、個別に達成する本発明は、半導体装置であって、
コア回路と、
前記コア回路と接続される複数の入出力回路であって、それぞれの入出力回路は
チップ間通信のための第１の接続手段と、
前記コア回路のための信号レベルと、外部通信のための信号レベルとの間で電圧レベルを変換する変換手段と、
前記変換手段と接続された外部通信のための第２の接続手段と、
前記コア回路と、前記第１の接続手段及び前記変換手段との接続を切替える第１の切替え手段と、
を備える複数の入出力回路と
をそれぞれが備える複数のチップがインタポーザ上で積層され、
前記複数のチップの前記第１の接続手段と前記第２の接続手段とは、積層された上下のチップの間でそれぞれが上下で互いに接続され、
前記複数のチップのうち、前記外部通信を行うチップの前記第２の接続手段が前記インタポーザと前記外部通信のために接続し該インタポーザが有する少なくとも１つの外部端子を介して実装基板と電気的に接続可能であり、前記外部通信を行わないチップの前記第２の接続手段は前記外部通信のために前記インタポーザとは接続されないことを特徴とする。

本発明によれば、半導体装置において、積層数を増やしても、外部端子数を積層数に比例し増やすことなく、積層された半導体チップの各層のＩＯを利用できる。また、同じＩＯを用いて、外部通信も、層間通信も行うことができる。

発明の実施形態１に対応する半導体装置の例示的な断面図。 発明の実施形態１に対応するＩＯ回路とその周辺回路の接続関係を例示的に示すブロック図。 発明の実施形態１に対応するコア回路からの入出力信号の経路を説明するための図。 発明の実施形態１に対応する入出力方向制御回路とＳＷ制御回路及びその周辺回路の接続関係の一例を示すブロック図。 発明の実施形態１に対応する積層された半導体チップの接続例を示す模式図。 図５に示す積層された複数の半導体チップにおける入出力信号の流れを説明するための図。 発明の実施形態１に対応する積層された複数の半導体チップのうち１枚の半導体チップが外部通信が可能な場合の接続例を示す模式図。 図７に示す積層された複数の半導体チップにおける入出力信号の流れを説明するための図。 発明の実施形態１に対応する積層された複数の半導体チップのうち２枚の半導体チップが外部通信が可能な場合の接続例を示す模式図。 図９に示す積層された複数半導体チップにおける入出力信号の流れを説明するための図 発明の実施形態２に対応するＳＷ制御回路を有する半導体装置の例示的な断面図と、ＳＷ制御回路とその周辺回路の接続関係を示すブロック図。

以下、本発明の実施形態を、添付の図面に基づいて詳細に説明する。

＜実施形態１＞
以下、発明を実施するための第１の実施形態を、図面を参照しながら詳細に説明する。図1は実施形態１における半導体装置の断面図を示す。以下、半導体チップを単に「チップ」という。１００（aからｄ）はそれぞれチップであり、同一のデザインからなる複数のチップ１００ａ〜１００ｄがインタポーザ１０１に積層される。インタポーザ１０１は、端子ピッチが異なるチップと実装基板との間を中継する。以下、インタポーザ１０１により近いチップ１００を下層のチップ１００、インタポーザにより遠いチップ１００を上層のチップ１００とする。チップ１００は外部通信用貫通電極１０２、チップ間通信用貫通電極１０３、マイクロバンプ１０４、外部通信用接続パッド１０５、チップ間通信用接続パッド１０６を有する。外部通信用貫通電極１０２及びチップ間通信用貫通電極１０３はチップ１００を貫通する形で設けられている。

積層されたチップ１００間での外部通信用貫通電極１０２は、上層のチップ１００のマイクロバンプ１０４を介して下層のチップ１００の外部通信用接続パッド１０５に接続することにより、積層された上下のチップ間で電気的に接続されている。また、チップ間通信用貫通電極１０３も、上層のチップ１００のマイクロバンプ１０４を介して下層のチップ１００のチップ間通信用接続パッド１０６に接続することにより、積層された上下のチップ間で同様に電気的に接続されている。例えばチップ１００ｂの外部通信用貫通電極１０２は、チップ１００ｂのマイクロバンプ１０４を介して、下層のチップ１００aの外部通信用接続パッド１０５に接続することにより、チップ１００aの外部通信用貫通電極１０２と電気的に接続されている。また、チップ１００ｂの外部通信用接続パッド１０５を上層のチップ１００ｃのマイクロバンプ１０４を介してチップ１００ｃの外部通信用貫通電極１０２に接続することにより、チップ１００ｂ、チップ１００ｃの外部通信用貫通電極１０２も電気的に接続されている。 チップ間通信用貫通電極１０３に関しても同様にして、チップ１００aとチップ１００ｂ、チップ１００ｂとチップ１００ｃは電気的に接続される。以上のことは、チップ１００ｃとチップ１００ｄに関しても同様である。また、チップ１００aの外部通信用貫通電極１０２はマイクロバンプ１０４を介して、インタポーザ接続パッド１０７と接続されている。しかしながら、チップ間通信用貫通電極１０３はインタポーザ接続パッド１０７と接続されていない。

インタポーザ１０１上面のインタポーザ接続パッド１０７からは、不図示のスルーホール電極及び再配線層１０８を介し下面に電極が引き出され、外部端子１０９に電気的に接続される。この際、再配線層１０８により端子間ピッチの変更などの再配線が行われる。外部端子１０９は不図示の実装基板と電気的に接続可能に形成されている。

次に、図２に第１の実施形態におけるＩＯ回路２０８とその周辺回路を示す。ＩＯ回路２０８は、各チップ１００に設けられる。ＩＯ回路２０８において第１の入力バッファ２００及び第１の出力バッファ２０１は、ＩＯ電源により動作し、第２の入力バッファ２０２及び第２の出力バッファ２０３は、コア回路２１０と同一のコア電源により動作する。レベルシフタ２０４は信号の電圧レベルを異なる電圧レベルに変換する。第１の入力バッファ２００から出力される信号はレベルシフタ２０４へ入力されることによりＩＯ電源の電圧レベルから、コア電源の電圧レベルへと変換される。また、第２の出力バッファ２０３から出力される信号はレベルシフタ２０４へ入力されることによりコア電源の電圧レベルからＩＯ電源の電圧レベルへと変換される。

入力元選択ＳＷ回路２０５は、第２の入力バッファ２０２への入力元を、レベルシフタ２０４と接続される端子側、チップ間通信用接続パッド１０６と接続される端子側、及びＯＦＦの３状態の内、何れかへの切替えを行う。出力先選択ＳＷ回路２０６は、第２の出力バッファ２０３からの出力先を、レベルシフタ２０４と接続される端子側、チップ間通信用接続パッド１０６と接続される端子側、及びＯＦＦの３状態の内、何れかへの切替えを行う。

以下、ＳＷ回路２０５及び２０６のそれぞれにおいて、レベルシフタ２０４と接続された状態を外部接続モード、チップ間通信用接続パッド１０６と接続された状態をチップ間接続モードとする。ＩＯチャネル選択ＳＷ回路２０７ａ、２０７ｂは、ＩＯ回路２０８とコア回路２１０の接続状態について、ＯＮ／ＯＦＦの２状態の切り替えを行う。以下、上記説明を行った２００から２０６までの要素で構成されるＩＯ回路２０８と、２０７ａ、２０７ｂの各ＳＷ回路をまとめた入出力回路を総称してＩＯチャネル２０９という。

本実施形態では、チップ１００の最大積層数と同数のＩＯチャネル２０９を有し、後述する使用形態に応じて、ＩＯチャネル選択ＳＷ回路２０７ａ、２０７ｂにより選択される。例えば、図１に示すように、チップ１００の最大積層数を４とする場合、各チップ１００は四つのＩＯチャネル２０９が設けられる。ＩＯチャネル選択ＳＷ回路２０７ａは他のＩＯチャネル２０９内部のＩＯチャネル選択ＳＷ回路２０７ａとワイヤードＯＲ接続され、コア回路２１０に入力される。また、コア回路２１０の出力は他のＩＯチャネル２０９内部のＩＯチャネル選択ＳＷ回路２０７ｂへ分岐接続される。コア回路２１０はチップ１００の内部回路を構成するものであり、ＩＯ回路２０８からの信号が入力される回路ブロックやＩＯ回路２０８に信号を出力する回路ブロックを含む。

図３にＩＯチャネル２０９の取りうる５つの形態を示す。なお、図３中の矢印は入出力信号の流れを示す。図３（a）は、コア回路２１０が、外部通信用接続パッド１０５に信号を出力する出力経路を図示している。ＩＯチャネル選択ＳＷ回路２０７ｂをＯＮとし、出力先選択ＳＷ回路２０６は外部接続モードにする。これにより、コア回路２１０はＩＯチャネル選択ＳＷ回路２０７ｂ、第２の出力バッファ２０３、出力先選択ＳＷ回路２０６、レベルシフタ２０４、第１の出力バッファ２０１を介して、外部通信用接続パッド１０５に信号を出力する。以下、図３（ａ）のＩＯチャネル２０９の形態を「外部出力形態」とする。

図３（ｂ）は、コア回路２１０が、チップ間通信用接続パッド１０６に信号を出力する出力経路を図示している。ＩＯチャネル選択ＳＷ回路２０７ｂをＯＮとし、出力先選択ＳＷ回路２０６はチップ間接続モードにする。これにより、コア回路２１０はＩＯチャネル選択ＳＷ回路２０７ｂ、第２の出力バッファ２０３、出力先選択ＳＷ回路２０６を介して、チップ間通信用接続パッド１０６に信号を出力する。以下、図３（ｂ）のＩＯチャネル２０９の形態を「チップ間出力形態」とする。

図３（ｃ）は、コア回路２１０が、外部通信用接続パッド１０５から信号を入力する入力経路を図示している。入力元選択ＳＷ回路２０５を外部接続モードとし、ＩＯチャネル選択ＳＷ回路２０７ａはＯＮにする。これにより、第１の入力バッファ２００、レベルシフタ２０４、入力元選択ＳＷ回路２０５、ＩＯチャネル選択ＳＷ回路２０７ａを介して、コア回路２１０は外部通信用接続パッド１０５からの入力信号を受信する。以下、図３（ｃ）のＩＯチャネル２０９の形態を「外部入力形態」とする。

図３（ｄ）は、コア回路２１０が、チップ間通信用接続パッド１０６から信号を入力する入力経路を図示している。入力元選択ＳＷ回路２０５をチップ間接続モードとし、ＩＯチャネル選択ＳＷ回路２０７ａはＯＮにする。これにより、入力元選択ＳＷ回路２０５、第２の入力バッファ２０２、ＩＯチャネル選択ＳＷ回路２０７ａを介して、コア回路２１０はチップ間通信用接続パッドからの入力信号を受信する。以下、図３（ｄ）のＩＯチャネル２０９の形態を「チップ間入力形態」とする。

また、図３（ｅ）に示すように、コア回路２１０への入力、各接続パッド１０５、１０６への出力共に行われないＩＯチャネル２０９では、全てのＳＷ回路２０５〜２０９がＯＦＦとなり接続が切断される。以下、図３（ｅ）のＩＯチャネル２０９の形態を「未使用形態」とする。ＩＯチャネル２０９は必ず図３（ａ）〜（ｅ）の何れかの形態となる。

図４に図２では省略した、各ＳＷ回路２０５〜２０７のＳＷの切り替えを制御するＳＷ制御回路４００とその周辺回路の接続関係を示す。ＳＷ制御回路４００には各ＳＷ回路２０５〜２０７の切り替え情報であるＳＷ回路制御信号が予め記憶されている。なお、ＳＷ制御回路４００は、ＩＯチャネル２０９単位に設けられても良いし、チップ１００単位に設けられても良い。ＳＷ制御回路４００は電源ＯＮ時に各ＳＷ回路２０５〜２０７毎に割り当てられたアドレス番地からＳＷ回路制御信号を読み出し、各ＳＷ回路２０５〜２０７のＳＷの切り替えを行う。なお、本実施形態においては、入出力バッファ２００〜２０３は入力もしくは出力何れかを選択する構成としているが、第１、第２の出力バッファ２０１、２０３の出力を、そのまま入力バッファ２００、２０２の入力とする構成としてもよい。

以下、図５及び図６を用いて、インタポーザ１０１上に２枚のチップ１００を積層した場合におけるＩＯチャネル２０９の接続関係について説明する。図５はインタポーザ１０１上にチップ１００ａ、チップ１００ｂを順に積層した場合におけるＩＯチャネル２０９の接続関係を示す。最大積層数は４であるため、コア回路２１０のＩＯは前述したように、４つのＩＯチャネル２０９の一端をワイヤードＯＲ接続して接続される。インタポーザ１０１では、再配線層１０８により、外部通信用貫通電極１０２の４本の信号入出力を１つの外部端子１０９に接続しているように、外部端子１０９はチップの積層数に応じた数を設け無くても良い。ここで、まず、１枚のチップ１００のコア回路２１０がインタポーザを介し外部との通信用途に使用される場合における、各ＩＯチャネル２０９の形態を説明する。

図６（ａ）は、インタポーザ１０１を介し外部端子１０９からチップ１００ａに信号の入力を行う際の入出力信号の流れの一例を示す。この際、チップ１００ａの全てのＩＯチャネル２０９が図３（ｃ）の外部入力形態となる。図６（ｂ）は、チップ１００ａのコア回路２１０からインタポーザ１０１を介し外部端子１０９へ信号を出力する際の入出力信号の流れの一例を示す。この際、チップ１００ａの全てのＩＯチャネル２０９が図３（ａ）の外部出力形態となる。なお、チップ１００ｂでは全てのＩＯチャネル２０９が図３（ｅ）の未使用形態となる。外部との通信用途に使用されるコア回路２１０を備えるチップ１００がチップ１００ｂである場合は、上記説明において、チップ１００ａとチップ１００ｂを読みかえることにより実現される。

次に、２枚のチップ１００のコア回路２１０間の通信用途に使用される場合における、各ＩＯチャネル２０９の形態を説明する。図６（ｃ）は、チップ１００ａのコア回路２１０からチップ１００ｂのコア回路２１０へ信号を出力する際の入出力信号の流れの一例を示す。この際、チップ１００ａの何れか乃至全てのＩＯチャネルが図３（ｂ）のチップ間出力形態となる。その他のＩＯチャネル２０９では全て図３（ｅ）の未使用形態となる。図６（ｃ）の例では、向かって左から1番目と２番目の２チャネルのＩＯチャネル２０９が図３（ｂ）のチップ間出力形態であり、その他２チャネルのＩＯチャネル２０９が図３（ｅ）の未使用形態である。

チップ１００ｂではチップ１００ａにおいて図３（ｂ）のチップ間出力形態となっているＩＯチャネル２０９と、平面視で同じ位置、即ち図６（ｃ）の例では向かって左から１番目と、２番目のＩＯチャネル２０９が図３（ｄ）のチップ間入力形態となる。その他のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。これにより、チップ１００ａのコア回路２１０の出力は、チップ間通信用貫通電極１０３を介し、チップ１００ｂのコア回路２１０に入力される。チップ１００ｂのコア回路２１０からチップ１００ａのコア回路２１０へ信号を出力する際は、上記説明において、チップ１００ａとチップ１００ｂを読みかえることにより実現される。

上記の通り、インタポーザ１０１上に２枚のチップ１００を積層した場合において、各チップ１００のコア回路２１０のＩＯは仕様に応じて、外部との通信用、チップ１００間の通信用と使い分けることが可能となる。

次に、図７及び図８を用いて、インタポーザ１０１上に４枚のチップ１００を積層した場合におけるＩＯチャネル２０９の接続関係について説明する。図７はインタポーザ１０１上にチップ１００ａ〜１００ｄを順に積層した場合におけるＩＯチャネル２０９の接続関係を示す。ここでは、1枚のチップ１００のコア回路２１０がインタポーザ１０１を介し外部との通信用途に使用される場合における、各ＩＯチャネル２０９の形態を説明する。なお、複数のチップに対して同時に外部との通信を行わず、いずれか１枚のチップ１００（例えば１００ａ）を選択して外部との通信を行うのであれば、図７に示すように外部端子１０９の数は１つのみとし、積層数に応じた数は不要である。一方、複数のチップに対して同時に外部との通信を行う場合には、同時に外部と通信されるチップの数に応じた外部端子１０９が必要となる。また、複数のチップのうちいずれか１枚のチップ１００（例えば１００ａ）が外部との通信用途に使用されるコア回路２１０を備えるチップであり、他のチップはチップ間通信を行うのみであれば、図７に示すように外部端子１０９の数は１つのみとし、積層数に応じた数は不要である。

図８（ａ）は、インタポーザ１０１を介し外部端子１０９からチップ１００ａに信号の入力を行う際の入出力信号の流れの一例を示す。この際、チップ１００ａの全てのＩＯチャネル２０９が図３（ｃ）の外部入力形態となる。また、図８（ａ）の例ではチップ１００ｂ〜１００ｄは何れも通信用途に使用していないため、全てのＩＯチャネル２０９が図３（ｅ）の未使用形態となる。

図８（ｂ）は、チップ１００ａのコア回路２１０からインタポーザ１０１を介し外部端子１０９へ信号を出力する際の入出力信号の流れの一例を示す。この際、チップ１００ａの全てのＩＯチャネル２０９が図３（ａ）の外部出力形態となる。また、図８（ｂ）の例においてもチップ１００ｂ〜１００ｄは何れも通信用途に使用していないため、全てのＩＯチャネル２０９が図３（ｅ）の未使用形態となる。なお、チップ１００ｂ〜１００ｄがチップ１００間の通信用途に使用される場合は、何れか乃至全てのＩＯチャネル２０９が図３（ｂ）のチップ間出力形態または図３（ｄ）のチップ間入力形態となり、その他のＩＯチャネル２０９は図３（ｅ）の未使用形態となる。

外部との通信用途に使用されるコア回路２１０を備えるチップ１００がチップ１００ａ以外である場合は、上記説明において、チップ１００ａと外部との通信用途に使用されるコア回路２１０を備えるチップ１００を読みかえることにより実現される。

次に、４枚のチップ１００のコア回路２１０が、一対一の２組のチップ１００間での通信用途に使用される場合における各ＩＯチャネル２０９の形態を説明する。図８（ｃ）は、チップ１００ａのコア回路２１０からチップ１００ｂのコア回路２１０へ、チップ１００ｃのコア回路２１０からチップ１００ｄのコア回路２１０へ信号が出力される際の入出力信号の流れを示す。図８（ｃ）中の、Ａ群、Ｂ群、Ｃ群に関しては後述する。

チップ１００ａでは、１チャネル以上、Ｎ−１チャネル（Ｎは全チャネル数）以下のＩＯチャネル２０９が図３（ｂ）のチップ間出力形態となる。また、その他のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。図８（ｃ）の例では、向かって左から1番目と２番目の２チャネルのＩＯチャネル２０９が図３（ｂ）のチップ間出力形態であり、その他２チャネルのＩＯチャネル２０９が図３（ｅ）の未使用形態である。なお、チップ１００ａにおいて、図３（ｂ）のチップ間出力形態となっているＩＯチャネル２０９群をＡ群、その他のＩＯチャネル２０９群をＢ群とする。

チップ１００ｂではＡ群と平面視同じ位置、即ち図８（ｃ）の例では向かって左から１番目と２番目のＩＯチャネル２０９が図３（ｄ）のチップ間入力形態となる。また、その他のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。同様にして、チップ１００ｃではＢ群と平面視同じ位置のＩＯチャネル２０９の内、何れか１つ乃至全てのＩＯチャネル２０９が図３（ｂ）のチップ間出力形態となる。その他のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。

図８（ｃ）の例では、向かって左から３番目の１チャネルのＩＯチャネル２０９が図３（ｂ）のチップ間出力形態であり、その他３チャネルのＩＯチャネル２０９が図３（ｅ）の未使用形態である。なお、チップ１００ｃにおいて、図３（ｂ）のチップ間出力形態となっているＩＯチャネル２０９群をＣ群とする。チップ１００ｄではＣ群と平面視同じ位置、即ち図８（ｃ）の例では向かって左から３番目のＩＯチャネル２０９が図３（ｄ）のチップ間入力形態となる。Ｃ群と平面視異なる位置のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。これにより、チップ１００ａ、１００ｃのコア回路２１０の出力は、各々異なるチップ間通信用貫通電極１０３を介し、チップ１００ｂ、チップ１００ｄのコア回路２１０に各々入力される。チップ１００ｂのコア回路２１０からチップ１００ａのコア回路２１０へ、チップ１００ｄのコア回路２１０からチップ１００ｃのコア回路２１０へ信号を出力する際は、上記説明において、入力側と出力側のチップ１００を各々逆に読みかえることにより実現される。

上記の通り、コア回路２１０の通信用途として、異なるチップ１００間の通信が２組以上必要である場合には、各々の組において同一位置のＩＯチャネル２０９に対して出力側は図３（ｂ）のチップ間出力形態、入力側は図３（ｄ）のチップ間入力形態とすることにより実現できる。

次に、１枚のチップ１００のコア回路２１０がマスタとなり、他の３枚のチップ１００のコア回路２１０への出力通信用途に使用される場合における各ＩＯチャネル２０９の形態を説明する。図８（ｄ）は、チップ１００ａ内部のコア回路２１０がマスタとなり、チップ１００ｂ〜１００ｄのコア回路２１０へ信号を出力する際の入出力信号の流れの一例を示す。チップ１００ａでは、４つのＩＯチャネル２０９の内、何れか乃至全てのＩＯチャネル２０９が図３（ｂ）のチップ間出力形態となる。また、その他のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。

図８（ｄ）の例では、向かって左から１番目の１チャネルのＩＯチャネル２０９が図３（ｂ）のチップ間出力形態であり、その他３チャネルのＩＯチャネル２０９が図３（ｅ）の未使用形態である。チップ１００ｂ〜１００ｄでは、チップ１００ａで図３（ｂ）のチップ間出力形態であるＩＯチャネル２０９と、平面視で同じ位置、即ち図８（ｄ）の例では向かって左から１番目のＩＯチャネル２０９が図３（ｄ）のチップ間入力形態となる。また、その他のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。これにより、チップ１００ａのコア回路２１０の出力は、チップ間通信用貫通電極１０３を介し、チップ１００ｂ〜１００ｄのコア回路２１０に入力される。他の３枚のチップ１００のマスタとなるチップ１００がチップ１００ａ以外である場合は、上記説明において、チップ１００ａと、チップ１００ａを含めた３枚のマスタとなるチップ１００を読みかえることにより実現される。

上記の通り、４枚のチップ１００をインタポーザ１０１上に積層した場合においても、各チップ１００内のコア回路２１０のＩＯは仕様に応じて、チップ１００毎に外部との通信用、チップ１００間の通信用と使い分けることが可能となる。

次に、図９及び図１０を用いて、コア回路２１０のＩＯに接続される外部端子１０９の数を図７の例の２倍とした場合におけるＩＯチャネル２０９の接続関係について説明する。図９は、外部端子１０９ａ及び外部端子１０９ｂを備えた場合におけるＩＯチャネル２０９の接続関係を示す。コア回路２１０に接続される外部端子１０９の数を増やすには、インタポーザ１０１の再配線層１０８において配線の変更を行うことにより実現される。なお、複数のチップのうち２枚のチップ１００（例えば１００ａ、１００ｂ）が外部との通信用途に使用されるコア回路２１０を備えるチップであり、他のチップはチップ間通信を行うのみであれば、図９に示すように外部端子１０９の数は２つとし、積層数に応じた数は不要である。

以下、図１０において、外部端子１０９ａと電気的に接続されるＩＯチャネル２０９群をＡＡ群、外部端子１０９ｂと電気的に接続されるＩＯチャネル２０９群をＢＢ群とする。図１０（ａ）は、インタポーザ１０１を介し外部端子１０９ａからチップ１００ａ、外部端子１０９ｂからチップ１００ｂのコア回路２１０へ、それぞれ信号の入力を行う際の入出力信号の流れの一例を示す。この際、チップ１００ａではＡＡ群のＩＯチャネル２０９は全て図３（ｃ）の外部入力形態となる。また、ＢＢ群のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。同様に、チップ１００ｂではＢＢ群のＩＯチャネル２０９は全て図３（ｃ）の外部入力形態となる。また、ＡＡ群のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。また、図１０（ａ）の例ではチップ１００ｃ、１００ｄは何れも通信用途に使用していないため、全てのＩＯチャネル２０９が図３（ｅ）の未使用形態となる。

図１０（ｂ）は、インタポーザ１０１を介しチップ１００ａ及びチップ１００ｂのコア回路２１０から外部端子１０９ａ及び外部端子１０９ｂへそれぞれ信号を出力する際の入出力信号の流れの一例を示す。この際、チップ１００ａではＡＡ群のＩＯチャネル２０９は全て図３（ａ）の外部出力形態となる。また、ＢＢ群のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。同様に、チップ１００ｂではＢＢ群のＩＯチャネル２０９は全て図３（ｃ）の外部入力形態となる。また、ＡＡ群のＩＯチャネル２０９は全て図３（ｅ）の未使用形態となる。また、図１０（ｂ）の例においてもチップ１００ｃ、１００ｄは何れも通信用途に使用していないため、全てのＩＯチャネル２０９が図３（ｅ）の未使用形態となる。なお、チップ１００ｃ、１００ｄがチップ１００間の通信用途に使用される場合は、何れか乃至全てのＩＯチャネル２０９が図３（ｂ）のチップ間出力形態または図３（ｄ）のチップ間入力形態となり、その他のＩＯチャネル２０９は図３（ｅ）の未使用形態となる。

外部との通信用途に使用されるコア回路２１０を備えるチップ１００がチップ１００ａ、１００ｂ以外である場合は、上記説明において、各チップ１００を各々、該当する通信用途のチップ１００と読みかえることにより実現される。３枚以上のチップ１００のコア回路２１０を、インタポーザ１０１を介した外部との通信用途に使用することも可能である。この際、各チップ１００では、各々異なる外部端子１０９と接続される各々異なる位置のＩＯチャネル２０９が図３（ａ）の外部出力形態または図３（ｃ）の外部入力形態状態となり、その他のＩＯチャネルは全て図３（ｅ）の未使用形態となる。なお、ＩＯ回路２１０に接続される外部端子１０９の数は、外部との通信用途に使用されるコア回路２１０を備えるチップ１００の数以上にする必要がある。

上記の通り、各ＩＯチャネル２０９の入出力形態の切り替えにより、積層されたチップ１００のＩＯが平面視で同じ位置であったとしても、層毎に、外部との通信、異なる層との通信と製品仕様等に応じて使い分けることが可能となる。また、外部端子１０９の数はチップ１００の積層数に関係なく、外部との通信を行うチップ１００の数（仕様）に応じて決定できるため、チップ１００の積層数が増加しても、否応なく外部端子１０９の狭ピッチの課題に直面することはない。

＜実施形態２＞
実施形態１では、各ＳＷ回路２０５〜２０７のＳＷの切り替えを、電源投入時に予めＳＷ制御回路４００に記憶されたＳＷ回路制御信号を読み出すことによって行う構成とした。しかしながら、各ＳＷ回路２０５〜２０７のＳＷの状態が固定されると、通信経路も固定され、使用されないＩＯも存在してしまう。従って、本実施形態では、各ＳＷ回路２０５〜２０７のＳＷの切り替えが、電源投入時にのみ行われるのではなく、電源投入後の動作時においても、随時可能な構成としている。

図１１（ａ）にＳＷ制御調停回路１１０２と接続される制御信号用貫通電極１１００の接続例を示す。１１０１は制御信号接続パッドであり、各ＳＷの制御を調停するＳＷ制御調停回路１１０２を介し、制御信号用貫通電極１１００と接続される。制御信号用貫通電極１１００はマイクロバンプ１０４を介し、下層の制御信号接続パッド１１と接続される。

即ち、制御信号用貫通電極１１００は平面視で同じ位置に設けられた他層の制御信号用貫通電極１１００と直接接続されるのではなく、ＳＷ制御調停回路１１０２を介し、カスケード接続されている。また、ＳＷ制御調停回路１１０２はコア回路２１０、ＳＷ制御回路４００とも接続される。

図１１（ｂ）にＳＷ制御調停回路１１０２と、周辺回路の接続関係の例を示す。コア回路２１０は外部通信用接続パッド１０５またはチップ間通信用接続パッド１０６を介して信号を出力する際、通信経路となるＩＯチャネル２０９の各ＳＷ回路２０５〜２０７のＳＷ切替え要求を、通信経路となるＩＯチャネル２０９のＳＷ制御調停回路１１０２へ送信する。ＳＷ制御調停回路１１０２は制御信号接続パッド１１０１及びマイクロバンプ１０４を介し、平面視同じ位置の隣接層のＳＷ制御調停回路１１０２に接続される。これにより、コア回路２１０から送信されたＳＷ切替え要求信号は全層のＳＷ制御調停回路１１０２に送信される。

ＳＷ切替え要求信号を受信した各層のＳＷ制御調停回路１１０２は、受信したＳＷ切替え要求信号を次の層のＳＷ制御調停回路１１０２に転送する。この際、ＳＷ切替え要求送信チップ１００が、受信側のチップ１００に対し上層にある場合は下層へ、下層である場合は上層のＳＷ制御調停回路１１０２に送信する。また、受信したＳＷ切替え要求信号に対する応答信号を、制御信号接続パッド１１０１を介し、上層乃至下層のＳＷ制御調停回路１１０２に送信する。この際、ＳＷ切替え要求送信チップ１００が、応答信号を送信するチップ１００に対し上層にある場合は、上層の、下層である場合は下層のＳＷ制御調停回路１１０２に送信する。

各層のＳＷ制御調停回路１１０２では、例えば、許可がＨ論理、不許可がＬ論理である場合は、下層乃至上層のＳＷ制御調停回路１１０２から送信された応答信号と各層のＳＷ制御調停回路の応答信号との論理積を行い、該信号を次の層へと送信する。これにより、いずれか１つでも許可しないＳＷ制御調停回路１１０２が存在すれば応答信号がＬ論理となるので、ＳＷ切替え要求送信チップ１００のＳＷ制御調停回路１１０２はＳＷの切替え要求に対する許可、不許可を直ちに判定することができる。許可が得られた場合には、コア回路２１０は各ＳＷ回路２０５〜２０７のＳＷの切り替え情報であるＳＷ回路制御信号を、各層のＳＷ制御回路４００に供給し、設定する。或いは、ＳＷ制御回路４００に予め複数パターンのＳＷ回路制御信号を保持させておいてもよい。その場合、コア回路２１０は複数パターンのうちのいずれか１つを指定する指定信号を送信し、指定信号の受信に応じてＳＷ制御回路４００は該当パターンのＳＷ回路制御信号を利用するように設定され、各ＳＷ回路２０５〜２０７のＳＷの切り替えを行う。また、許可が得られなかった場合には、所定時間後、再度ＳＷ切替え要求信号を前述したシーケンスに従い送信する。

各ＳＷ回路２０５〜２０７は電源ＯＮの後にもＳＷ制御回路４００の各ＳＷ回路２０５〜２０７毎に割り当てられたアドレス番地に随時アクセスを行い、ＳＷ回路制御信号を読み出すことによって、随時各ＳＷの切り替えを行う。

上記の通り、第２の実施形態によれば、各チップ１００の通信時に各ＳＷ回路２０５〜２０７のＳＷが随時切り替わる。従って、ＩＯチャネル２０９の形態を、例えば、図８（a）〜（ｄ）の形態に随時切り替えることが可能となる。よって、通信経路が固定されることなく、積層された全てのチップ１００の全てのＩＯを有効に活用することが可能となる。

以上、本発明の実施形態について説明したが、本発明はこれらの実施形態に限定されず、その要旨の範囲内で種々の変形及び変更が可能である。

１００ チップ、１０１ インタポーザ、１０２ 外部通信用貫通電極、１０３ チップ間通信用貫通電極、１０４ マイクロバンプ、１０５ 外部通信用接続パッド、１０６ チップ間通信用接続パッド、１０７ インタポーザ接続パッド、１０８ 再配線層、１０９ 外部端子、２００ 第１の入力バッファ、２０１ 第１の出力バッファ、２０２ 第２の入力バッファ、２０３ 第２の出力バッファ、２０４ レベルシフタ、２０５ 入力元選択ＳＷ回路、２０６ 出力先選択ＳＷ回路、２０７ ＩＯチャネル選択ＳＷ回路、２０８ ＩＯ回路、２０９ ＩＯチャネル、２１０ コア回路、４００ ＳＷ制御回路

Claims (13)

1. コア回路と、
   前記コア回路と接続される複数の入出力回路であって、それぞれの入出力回路は
   チップ間通信のための第１の接続手段と、
   前記コア回路のための信号と、外部通信のための信号との間で電圧レベルを変換する変換手段と、
   前記変換手段と接続された外部通信のための第２の接続手段と、
   前記コア回路と、前記第１の接続手段及び前記変換手段との接続を切替える第１の切替え手段と、
   を備える複数の入出力回路と
   をそれぞれが備える複数のチップがインタポーザの上に積層され、
   前記複数のチップの前記第１の接続手段と前記第２の接続手段とは、積層された上下のチップの間でそれぞれが上下で互いに接続され、
   前記複数のチップのうち、前記外部通信を行うチップの前記第２の接続手段が前記インタポーザと前記外部通信のために接続し該インタポーザが有する少なくとも１つの外部端子を介して実装基板と電気的に接続可能であり、前記外部通信を行わないチップの前記第２の接続手段は前記外部通信のために前記インタポーザとは接続されないことを特徴とする半導体装置。
2. 前記外部端子の数は、前記複数のチップのうち、同時に外部通信を行うチップの数に応じて決定されることを特徴とする請求項１に記載の半導体装置。
3. 前記複数のチップのそれぞれは前記第１の切替え手段の切替えを制御する制御手段を更に備え、
   前記第１の切替え手段の切替えにより、前記コア回路へ信号を入力する入力経路、または、前記コア回路から信号を出力する出力経路が形成されることを特徴とする請求項１または２に記載の半導体装置。
4. 前記制御手段は、前記外部通信において前記コア回路からの出力信号を前記インタポーザに供給する場合に、前記コア回路と前記変換手段とが前記出力経路において接続されるように前記第１の切替え手段を切替えることを特徴とする請求項３に記載の半導体装置。
5. 前記制御手段は、前記チップ間通信において前記コア回路からの出力信号を前記複数のチップのうちの他のチップに供給する場合に、前記コア回路と前記第１の接続手段とが前記出力経路において接続されるように前記第１の切替え手段を切替えることを特徴とする請求項３または４に記載の半導体装置。
6. 前記制御手段は、前記外部通信において前記インタポーザからの入力信号を前記コア回路に供給する場合に、前記コア回路と前記変換手段とが前記入力経路において接続されるように前記第１の切替え手段を切替えることを特徴とする請求項３乃至５のいずれか１項に記載の半導体装置。
7. 前記制御手段は、前記チップ間通信において前記複数のチップのうちの他のチップからの入力信号を、前記コア回路に供給する場合に、前記コア回路と前記第１の接続手段とが前記入力経路において接続されるように前記第１の切替え手段を切替えることを特徴とする請求項３乃至６のいずれか１項に記載の半導体装置。
8. 前記制御手段は、前記複数の入出力回路のうち使用されない入出力回路につき、接続を切断するように前記第１の切替え手段を切替えることを特徴とする請求項３乃至７のいずれか１項に記載の半導体装置。
9. 前記制御手段には、前記半導体装置の電源投入時、又は、電源投入後に前記第１の切替え手段を切替えるための制御信号が設定されることを特徴とする請求項３乃至８のいずれか１項に記載の半導体装置。
10. 前記それぞれの入出力回路は
    第３の接続手段と、
    前記第３の接続手段と接続され、前記制御手段における制御信号の切替えをチップ間で調停する調停手段と、
    前記調停手段と接続された電極と
    を更に備え、
    前記電極は、前記複数のチップが積層された場合に下層のチップの前記第３の接続手段と接続し、
    前記調停手段は、前記電源投入後に前記制御信号の設定を変更する場合に、前記複数のチップのうちの他のチップの調停手段へ前記第３の接続手段と前記電極とを介して変更の要求を送信し、該要求に対する応答を受信し、
    該応答により前記変更が許可された場合に、前記制御手段における制御信号の設定が変更されることを特徴とする請求項９に記載の半導体装置。
11. 前記コア回路と前記入出力回路との接続を切替える第２の切替え手段を更に備え、
    前記制御手段は、前記入力経路または前記出力経路を形成するように、前記第２の切替え手段を前記第１の切替え手段と共に切替えることを特徴とする請求項３乃至１０のいずれか１項に記載の半導体装置。
12. 前記第１の接続手段及び前記第２の接続手段は、それぞれ貫通電極とパッドとを含み、
    前記第１の接続手段と前記第２の接続手段とは、上層のチップの前記貫通電極と、下層のチップの前記パッドとがマイクロバンプを介して接続されることにより、それぞれ上下で互いに接続されることを特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
13. コア回路と、
    前記コア回路と接続される複数の入出力回路であって、それぞれの入出力回路は
    チップ間通信のための第１の接続手段と、
    前記コア回路のための信号と、外部通信のための信号との間で電圧レベルを変換する変換手段と、
    前記変換手段と接続された外部通信のための第２の接続手段と、
    前記コア回路と、前記第１の接続手段及び前記変換手段との接続を切替える切替え手段とを備える複数の入出力回路と
    前記切替え手段の切替えを制御する制御手段と
    をそれぞれが備える複数のチップがインタポーザの上に積層され、
    前記複数のチップの前記第１の接続手段と前記第２の接続手段とは、積層された上下のチップの間でそれぞれが上下で互いに接続され、
    前記複数のチップのうち、前記外部通信を行うチップの前記第２の接続手段が前記インタポーザと前記外部通信のために接続し該インタポーザが有する少なくとも１つの外部端子を介して実装基板と電気的に接続可能であり、前記外部通信を行わないチップの前記第２の接続手段は前記外部通信のために前記インタポーザとは接続されない半導体装置の制御方法であって、
    前記切替え手段の切替えにより、前記コア回路へ信号を入力する入力経路、または、前記コア回路から信号を出力する出力経路が形成され、
    前記制御手段が、前記入力経路又は前記出力経路が形成されるように前記切替え手段を切替える工程を有することを特徴とする半導体装置の制御方法。