KR20130133166A - 매립 구조물 및 매립 구조물 제조 방법 - Google Patents

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KR20130133166A
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die
substrate
laminate layer
additional layers
arrangement
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세핫 수타르디아
알버트 우
스콧 우
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마벨 월드 트레이드 리미티드
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    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
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    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Abstract

본 개시사항의 실시예는, 제 1 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는 상기 제 1 다이를 제공하는 단계와, 기판의 일 층에 상기 제 1 다이를 부착하는 단계를 포함하는 방법을 제공한다. 상기 방법은, 상기 기판에 상기 제 1 다이를 매립하도록 상기 기판의 하나 이상의 추가층을 형성하는 단계와, 제 2 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는 상기 제 2 다이를 상기 하나 이상의 추가층에 연결하는 단계를 더 포함한다. 상기 제 2 다이는, 상기 제 1 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록, 상기 하나 이상의 추가층에 연결된다.

Description

매립 구조물 및 매립 구조물 제조 방법{EMBEDDED STRUCTURES AND METHODS OF MANUFACTURE THEREOF}
관련 출원의 상호 참조
본 개시사항은 2010년 7월 20일자 미국특허가출원 제61/366,136호 및 2010년 7월 28일자 미국특허출원 제61/368,555호에 기초하여 우선권을 주장하며, 그 전체 명세서는, 본 명세서와 일관되지 않는 부분만을 제외하고, 모든 용도로 참고자료로 여기에 포함된다. 본 출원은 2011년 3월 16일자 미국특허출원 제13/049,550호에 관련되며, 그 전체 명세서는 본 명세서와 일관되지 않는 부분만을 제외하고, 모든 용도로 참고자료로 여기에 포함된다.
기술 분야
본 개시사항의 실시예는 집적 회로 분야에 관한 것이고, 특히, 기판 내에 매립된 구조와, 기판 내에 매립된 이러한 구조를 포함하는 패키징 배열의 기술, 구조, 및 구성에 관한 것이다.
여기서 제공되는 배경 기술은 본 개시사항의 범주를 개략적으로 제시하기 위한 것이다. 현재 거명되는 발명자의 작업은, 배경기술 단락에서 설명되는 정도까지, 그리고, 본 출원 시점에서 종래기술로 인정받지 못할 수 있는 상세한 설명의 형태에 대해, 본 개시사항에 대한 종래 기술로 명시적으로도 또는 암시적으로도 인정되지 않는다.
일반적으로, 많은 멀티-칩 패키징 배열을 이용하여, 패키징 배열이 패키지-온-패키지(POP) 배열로 또는 멀티-칩 모듈(MCM) 배열로 배열된다. 두 패키징 배열 모두 최대 2.6mm의 높이로 비교적 두꺼운 편이다. 추가적으로, MCM 배열을 이용하는 배열 내의 칩 중 하나는 하나 이상의 시스템-온-칩(SoC)으로 구성되는 집적 회로인 경우가 많고, 다른 칩은 다른 타입의 메모리 소자인 경우가 많다. SoC 내 프로세서로부터의 열은 메모리 소자의 성능에 일반적으로 악영향을 미친다.
다양한 실시예에서 본 개시사항은, 제 1 다이의 전기 신호를 루팅(routing)하도록 본드 패드를 포함하는 표면을 갖는 상기 제 1 다이를 제공하는 단계와, 기판의 일 층에 상기 제 1 다이를 부착하는 단계를 포함하는 방법을 제공한다. 상기 방법은, 상기 기판에 상기 제 1 다이를 매립하도록 상기 기판의 하나 이상의 추가층을 형성하는 단계와, 제 2 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는 상기 제 2 다이를 상기 하나 이상의 추가층에 연결하는 단계를 더 포함한다. 상기 제 2 다이는, 상기 제 1 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록, 상기 하나 이상의 추가층에 연결된다.
본 개시사항은 (i) 제 1 래미네이트층, (ii) 제 2 래미네이트층, 및 (iii) 상기 제 1 래미네이트층과 제 2 래미네이트층 사이에 배치되는 코어 물질을 갖는 기판을 포함하는 장치를 또한 제공한다. 상기 장치는 상기 제 1 래미네이트층에 연결되는 제 1 다이를 더 포함하며, 상기 제 1 다이는 상기 제 1 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 포함하고, 상기 제 1 다이는 상기 기판의 코어 물질에 매립된다. 상기 장치는 상기 제 2 래미네이트층에 연결되는 제 2 다이를 더 포함하며, 상기 제 2 다이는 상기 제 2 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는다. 상기 제 2 다이는 상기 제 1 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록 상기 제 2 래미네이트층에 연결된다.
본 개시사항의 실시예는 첨부 도면과 연계하여 다음의 상세한 설명에 의해 쉽게 이해될 것이다. 설명을 돕기 위해, 유사한 도면 부호들은 유사한 구조적 요소들을 지시한다. 여기서의 실시예들은 예로서 제시될 뿐, 첨부 도면의 그림에서 제한을 하고자 함이 아니다.
도 1a-1d는 기판에 매립된 다이를 포함하는 예시적인 다이 배열을 포함하는 예시적인 패키징 배열을 개략적으로 도시한다.
도 2a-2d는 기판에 매립된 2개의 다이를 포함하는 다른 예의 다이 배열을 포함하는 다른 예시적인 패키징 배열을 개략적으로 도시한다.
도 3a는 기판 내에 매립된 2개의 다이를 포함하는 다른 예의 다이 배열을 포함하는 다른 예의 패키징 배열을 개략적으로 도시한다.
도 3b는 기판 내에 매립된 4개의 다이를 포함하는 다른 예의 다이 배열을 포함하는 다른 예의 패키징 배열을 개략적으로 도시한다.
도 4는 기판에 매립된 다이를 포함하는 예시적인 다이 배열 개략적으로 도시한다.
도 5는 함께 연결되기 전에 다이와 인터포저를 개략적으로 도시한다.
도 6은 기판의 일 층에 다이 및 인터포저를 부착한 후 다이 배열을 개략적으로 도시한다.
도 7-11은 기판에 다이를 매립하기 위해 기판의 하나 이상의 추가층을 형성한 후 다이 배열을 개략적으로 도시한다.
도 12는 여기서 설명되는 패키지 배열을 제조하는 방법의 프로세스 순서도다.
도 1a는 기판(106)에 매립된 제 1 다이(104)를 갖는 다이 배열(102)을 포함하는 패키징 배열(100)을 도시한다. 다양한 실시예에 따르면, 제 1 다이(104)는 메모리 소자이고, 일 실시예에 따르면, 제 1 다이(104)는 DRAM이다. 그러나, 다른 타입의 메모리 소자도 사용될 수 있다. 명료한 설명을 위해, 다이 배열(102) 내 많은 구성요소들이 설명되지 않는다. 다이 배열(102)은 도 4-11과 관련하여 여기서 더욱 상세하게 설명될 것이다.
제 2 다이(108)가 다이 배열(102)에 연결된다. 제 2 다이(108)는 본드 패드(110)를 포함한다. 제 2 다이(108)는 제 2 다이(108)의 본드 패드(110)가 루팅 구조물(128, 130, 132)을 통해 제 1 다이(104)의 본드 패드(114)와 통신 연결되도록 솔더 볼(solder balls)(112)을 통해 다이 배열(102)에 연결된다. 따라서, 전기 신호는 제 1 다이(104)와 제 2 다이(108) 사이에서 루팅될 수 있다. 제 2 다이(108)는 또한, 솔더 볼(112)을 통해 다이 배열(102)에 연결되어, 본드 패드(110)가 루팅 구조물(128, 130, 132)을 통해 루팅 구조물(126, 134)과 통신 연결되게 되어, 패키징 배열(100)에 대해 외부에 있는 소자에 전기 신호를 루팅할 수 있다. 다양한 실시예에 따르면, 제 2 다이(108)는 하나 이상의 시스템-온-칩(SoC)을 포함하도록 구성된다.
다양한 실시예에 따르면, 언더필(underfill) 물질(116)이 제 2 다이(108)와 다이 배열(102) 사이에 제공된다. 언더필 물질(116)은 솔더 볼(112)에 의해 형성되는 조인트의 보호를 제공한다. 도 1b를 참조하면, 다양한 실시예에 따라, 언더필 물질(116)이 포함되지 않는다. 일반적으로, 솔더 볼(112)의 크기가 클수록, 언더필 물질(116)에 대한 필요도가 떨어진다.
도 1a 및 도 1b를 참조하면, 다양한 실시예에 따라, 히트 싱크(heat sink)(118)가 포함된다. 히트 싱크(118)는 예를 들어, 에폭시와 같은, 적절한 접착제를 통해 다이 배열(102)에 연결될 수 있다. 추가적으로, 열 전달 화합물(120)을 이용하여 히트 싱크(118)를 제 2 다이(108)에 연결한다. 열 전달 화합물(120)은 일반적으로 금속 충전 수지 접착제(metal filled resin glue)이고, 히트 싱크(118)는 일반적으로, 예를 들어, 알루미늄 또는 구리로 구성된다. 다양한 실시예에 따르면, 히트 싱크(118)는 열 전달 화합물(120)을 통해 제 2 다이(108)에 연결될 뿐, 다이 배열(102)에는 연결되지 않는다.
도 1c는 패키징 배열(100)의 일 실시예를 도시하며, 패키징 배열(100)은 히트 싱크(118)를 포함하지 않으며, 따라서, 열 전달 화합물(120)을 포함하지 않는다. 도 1c에 도시되는 실시예에서, 제 2 다이(108)와 다이 배열(102) 사이에 언더필 물질(116)이 포함된다. 도 1d는 히트 싱크(118)를 포함하지 않는, 따라서, 열 전달 화합물(120)을 포함하지 않는, 그리고 또한, 제 2 다이(108)와 다이 배열(102) 사이에 언더필 물질(116)을 포함하지 않는, 패키징 배열(100)의 일 실시예를 도시한다.
도 2a는 패키징 배열(100)과 유사한 패키징 배열(200)을 도시한다. 패키징 배열(200)은 다이 배열(102)과 유사한 다이 배열(202) 내에 매립된 2개의 제 1 다이(204a, 204b)을 포함한다. 도 2a에서 확인할 수 있는 바와 같이, 2개의 제 1 다이(204a, 204b)는 나란한 관계로 다이 배열(202) 내에 매립된다. 다양한 실시예에 따르면, 제 1 다이(204a, 204b)는 메모리 소자이고, 일 실시예에 따르면, 제 1 다이(204a, 204b)는 DRAM이다. 그러나, 다른 타입의 메모리 소자도 이용될 수 있다.
제 2 다이(208)가 다이 배열(202)에 연결된다. 제 2 다이(208)는 본드 패드(210)를 포함한다. 제 2 다이(208)는 솔더 볼(212)을 통해 다이 배열에 연결되어, 제 2 다이(208)의 본드 패드(210)가 제 1 다이(204a)의 본드 패드(214a) 및 제 1 다이(204b)의 본드 패드(214b)에, 루팅 구조물(228, 230, 232)을 통해 통신 연결되게 된다. 따라서, 제 1 다이(204a, 204b)와 제 2 다이(208) 사이에 전기 신호가 루팅될 수 있다. 제 2 다이(208)는 솔더 볼(212)을 통해 다이 배열(202)에 또한 연결되어, 본드 패드(210)가 루팅 구조물(228, 230, 232)을 통해 루팅 구조물(226, 234)과 통신 연결되어, 패키징 배열(200)에 대해 외부에 위치한 소자에 전기 신호를 루팅할 수 있다. 다양한 실시예에 따르면, 제 2 다이(208)는 하나 이상의 SoC를 포함하도록 구성된다.
다양한 실시예에 따르면, 제 2 다이(208)와 다이 배열(202) 사이에 언더필 물질(216)이 제공된다. 언더필 물질(216)은 솔더 볼(212)에 의해 형성되는 조인트의 보호를 제공한다. 도 2b를 참조하면, 다양한 실시예에 따라, 언더필 물질(216)이 포함되지 않는다.
도 2a 및 도 2b를 참조하면, 다양한 실시예에 따라, 히트 싱크(218)가 포함된다. 히트 싱크(218)는 예를 들어, 에폭시와 같은, 적절한 접착제를 통해 다이 배열(202)에 연결될 수 있다. 추가적으로, 열 전달 화합물(220)을 이용하여 히트 싱크(218)를 제 2 다이(208)에 연결할 수 있다. 열 전달 화합물(220)은 일반적으로 금속 충전 수지 접착제이고, 히트 싱크(218)는 일반적으로, 예를 들어, 알루미늄 또는 구리로 구성된다. 다양한 실시예에 따르면, 히트 싱크(218)는 열 전달 화합물(220)을 통해 제 2 다이(208)에 연결될 뿐, 다이 배열(202)에 연결되지 않는다.
도 2c는 패키징 배열(200)의 일 실시예를 도시하며, 패키징 배열(200)은 히트 싱크(218)를 포함하지 않고, 따라서, 열 전달 화합물(220)을 포함하지 않는다. 도 2c에 도시되는 실시예에서, 언더필 물질(216)은 제 2 다이(208)와 다이 배열(202) 사이에 포함된다. 도 2d는 히트 싱크(218)를 포함하지 않는, 따라서, 열 전달 화합물(220)을 포함하지 않는, 그리고 또한, 제 2 다이(208)와 다이 배열(202) 사이에 언더필 물질(216)을 포함하지 않는, 패키징 배열(200)의 일 실시예를 도시한다.
도 3a는 패키징 배열(100, 200)과 유사한 패키징 배열(300)을 도시한다. 패키징 배열(300)은 다이 배열(102, 202)과 유사한 다이 배열(302) 내에 매립된 2개의 제 1 다이(304a, 304b)을 포함한다. 도 3a에서 확인할 수 있는 바와 같이, 2개의 제 1 다이(304a, 304b)는, 나란한 배열이 아닌 적층 배열로, 다이 배열(302) 내에 매립된다. 다양한 실시예에 따르면, 제 1 다이(304a, 304b)는 메모리 소자이고, 일 실시예에 따르면, 제 1 다이(304a, 304b)는 DRAM이다. 그러나, 다른 타입의 메모리 소자도 이용될 수 있다.
2개의 제 1 다이(304a, 304b)는 관통 기판 비아(TSV) 배열을 이용하여 단일 소자 내로 일반적으로 조합되고, 그 후, 기판(306) 내에 매립된다. 2개의 제 1 다이(304a, 304b) 각각은 각각 본드 패드(314a, 314b)를 포함한다. 관통 비아(322)가 제 1 다이(304a)에 대해 제공된다.
제 2 다이(308)가 다이 배열(302)에 연결된다. 제 2 다이(308)는 본드 패드(310)를 포함한다. 제 2 다이(308)는 솔더 볼(312)을 통해 다이 배열(302)에 연결되어, 제 2 다이(308)의 본드 패드(310)가 루팅 구조물(328, 330, 332)을 통해 제 1 다이(304b)의 본드 패드(314b)와 통신 연결되게 된다. 제 2 다이(308)는 솔더 볼(312)을 통해 다이 배열(302)에 또한 연결되어, 본드 패드(310)가 루팅 구조물(328, 330, 332)을 통해 관통 비아(322)와 연결되게 되고, 따라서, 제 1 다이(304a)의 본드 패드(314a)와 통신 연결된다. 따라서, 전기 신호가 제 1 다이(304a, 304b)와 제 2 다이(308) 사이에서 루팅될 수 있다. 제 2 다이(308)는 솔더 볼(312)을 통해 다이 배열(302)에 또한 연결되어, 본드 패드(310)가 루팅 구조물(328, 330, 332)을 통해 루팅 구조물(326, 334)과 통신 연결되어, 패키징 배열(300)에 대해 외부에 위치한 소자에 전기 신호를 루팅할 수 있다. 다양한 실시예에 따르면, 제 2 다이(308)는 하나 이상의 시스템-온-칩(Soc)을 포함하도록 구성된다.
도 3a는 제 2 다이(308)와 다이 배열(302) 사이에 언더필 물질(316)을 포함하는 배열을 도시한다. 그러나, 여기서 설명되는 다른 실시예에서처럼, 언더필 물질(316)은 요망될 경우 제거될 수 있다. 마찬가지로, 도 3a는 히트 싱크(318) 및 열 전달 화합물(320)을 포함하는 패키징 배열(300)을 도시하지만, 히트 싱크(318) 및 열 전달 화합물(320)은, 요망될 경우, 다른 실시예와 관련하여 여기서 앞서 설명한 바와 같이, 제거될 수 있다.
도 3b는 4개의 제 1 다이(304a-d)를 포함하는 다이 배열(302)을 포함하는 패키징 배열(300)을 도시한다. 제 1 다이 중 2개(304a, 304b)가 적층 관계로 배열되고, 나머지 2개의 제 1 다이(304c, 304d)도 적층 관계로 배열된다. 다양한 실시예에 따르면, 제 1 다이(304a-d)는 메모리 소자이고, 일 실시예에 따르면, 제 1 다이(304a-d)는 DRAM이다. 그러나, 다른 타입의 메모리 소자도 사용될 수 있다.
2개의 제 1 다이(304a, 304b)는 TSV 배열을 이용하여 단일 소자로 일반적으로 조합되고, 그 후 기판(306) 내에 매립된다. 2개의 제 1 다이(304a, 304b) 각각은 각각 본드 패드(314a, 314b)를 포함한다. 관통 비아(322a)가 제 1 다이(304a)용으로 제공된다. 나머지 2개의 제 1 다이(304c, 304d)는 TSV 배열을 이용하여 단일 소자로 일반적으로 조합되고, 그 후 기판(306) 내에 매립된다. 2개의 제 1 다이(304c, 304d) 각각은 각각 본드 패드(314c, 314d)를 포함한다. 관통 비아(322c)가 제 1 다이(304c)용으로 제공된다.
제 2 다이(308)가 다이 배열(302)에 연결된다. 제 2 다이(308)는 본드 패드(310)를 포함한다. 제 2 다이(308)는 솔더 볼(312)을 통해 다이 배열(302)에 연결되어, 제 2 다이(308)의 본드 패드(310)가 루팅 구조물(328, 330, 332)을 통해 제 1 다이(304b)의 본드 패드(314b)와 제 1 다이(314d)의 본드 패드(314d)와 통신 연결된다. 제 2 다이(308)는 솔더 볼(312)을 통해 다이 배열(302)에 또한 연결되어, 본드 패드(310)가 루팅 구조물(328, 330, 332)을 통해 관통 비아(320a)와 연결되고, 따라서, 제 1 다이(304a)의 본드 패드(314a)와 통신 연결된다. 제 2 다이(308)는 솔더 볼(312)을 통해 다이 배열(302)에 또한 연결되어, 본드 패드(310)가 루팅 구조물(328, 330, 332)을 통해 관통 비아(320b)와 연결되고, 따라서, 제 1 다이(304c)의 본드 패드(314c)와 통신 연결된다. 따라서, 전기 신호는 제 1 다이(304a-d)와 제 2 다이(308) 사이에서 루팅될 수 있다. 제 2 다이(308)는 솔더 볼(312)을 통해 다이 배열(302)에 또한 연결되어, 본드 패드(310)가 루팅 구조물(328, 330, 332)을 통해 루팅 구조물(326, 334)과 통신 연결되어, 패키징 배열(300)의 외부에 위치한 소자에 전기 신호를 루팅시킨다. 다양한 실시예에 따르면, 제 2 다이(308)는 하나 이상의 시스템-온-칩(SoC)을 포함하도록 구성된다.
도 3b는 제 2 다이(308)와 다이 배열(302) 사이의 언더필 물질(316)을 포함하는 배열을 도시한다. 그러나, 여기서 설명되는 다른 실시예에서처럼, 언더필 물질(316)은 요망될 경우 제거될 수 있다. 마찬가지로, 도 3b가 히트 싱크(318) 및 열 전달 화합물(320)을 포함하는 패키징 배열(300)을 도시하고 있으나, 히트 싱크(318) 및 열 전달 화합물(320)이, 요망될 경우, 다른 실시예와 관련하여 여기서 앞서 설명한 바와 같이, 제거될 수 있다.
도 4는 기판(460)에 매립되는 다이(402)를 포함하는 예시적인 다이 배열(400)을 개략적으로 도시한다. 다이 배열(400)은 도 1a-D, 2a-D, 3a-B와 관련하여 여기서 앞서 설명한 다이 배열(102, 202, 302)을 구현하는 데 사용될 수 있다.
기판(460)은 제 1 래미네이트층(416), 제 2 래미네이트층(420), 및 제 1 래미네이트층(416)과 제 2 래미네이트층(420) 사이에 배치되는 코어 물질(418)을 포함한다. 제 1 래미네이트층(116) 및/또는 제 2 래미네이트층(420)은 예를 들어, 에폭시/수지-계 물질과 같은 래미네이트 물질을 포함할 수 있다. 일부 실시예에서, 래미네이트 물질은 플레임 리타던트 4(FR4: Flame Retardent 4) 또는 비스말레이미드-트리아진(BT: Bismaleimide-Triazine)을 포함한다. 코어 물질(418)은 예를 들어, 수지를 포함할 수 있다. 일부 실시예에서, 코어 물질(418)은 스테이지 B/C 열경화성 수지를 포함한다. 물질은 이러한 예에 제한되지 않고, 제 1 래미네이트층(416), 제 2 래미네이트층(420), 및/또는 코어 물질(418)용으로 다른 적절한 물질이 다른 실시예에서 사용될 수 있다.
기판(460)은 도시되는 바와 같이, 제 1 래미네이트층(416)에 연결된 제 1 솔더 마스크층(424) 및 제 2 래미네이트층(420)에 연결된 제 2 솔더 마스크층(422)을 더 포함한다. 제 1 솔더 마스크층(424) 및 제 2 솔더 마스크층(422)은 예를 들어, 에폭시와 같은 솔더 레지스트 물질(solder resist material)을 대체로 포함한다. 다른 실시예에서 제 1 솔더 마스크층(424) 및 제 2 솔더 마스크층(422)을 제조하는 데 다른 적절한 물질이 사용될 수 있다.
기판(460)은 제 1 래미네이트층(416), 코어 물질(418), 제 2 래미네이트층(420), 제 2 솔더 마스크층(422), 및 제 1 솔더 마스크층(424)에 각각 배치되는 루팅 구조물(426, 428, 430, 432, 434)을 더 포함한다. 루팅 구조물(426, 428, 430, 432, 434)은 다이(402)의 전기 신호를 루팅시키기 위해 전기 전도성 물질, 예를 들어, 구리를 대체로 포함한다. 다이(102)의 전기 신호는 다이(402) 상에 형성되는 집적 회로(IC) 소자(도시되지 않음)에 대한 예컨대 입/출력(I/O) 신호 및/또는 파워/접지를 포함할 수 있다.
도시되는 바와 같이, 루팅 구조물(426, 428, 430, 432, 434)은 기판(460)의 층 내에서 전기 신호를 루팅시키기 위해 라인-타입 구조물 및/또는 기판(460)의 층을 통해 전기 신호를 루팅시키기 위해 비아-타입 구조물을 포함할 수 있다. 루팅 구조물(426, 428, 430, 432, 434)은 다른 실시예에 도시된 것과는 다른 구조를 포함할 수 있다. 기판(460)에 대해 특정 구조가 설명되고 도시되지만, 하나 이상의 다이를 매립하기 위해 3차원(3D) 패키징 방법을 이용하는 다른 기판이 여기서 설명되는 원리로부터 이점을 얻을 수 있다.
도 1a-D, 2a-D, 3a-B의 실시예에 도시되지 않지만, 다이 배열(400)(그리고, 따라서, 다이 배열(102, 202, 302))은 하나 이상의 인터포저(interposer)(408)를 포함할 수 있다. 다이(402) 및 인터포저(408)는 도 4에 도시되는 바와 같이 기판(460)에 매립된다. 다양한 실시예에 따르면, 다이(402) 및 인터포저(408)는 제 1 래미네이트층(416)과 제 2 래미네이트층(420) 사이의 코어 물질(418)에 매립된다. 다양한 실시예에 따르면, 인터포저(408)는 기판(460) 내에 매립되지 않고 재분배 라인(RDL: Redistribution Line) 패턴처리에 의해 형성될 수 있다. 기판(460) 내의 다른 층 및/또는 구조물이 RDL 패턴처리에 의해 또한 생성될 수 있다.
다이(402)는 실리콘과 같은 반도체 물질을 포함하고, 다이(402)의 액티브 측부(active side)(S1) 상에 형성되는 로직용 트랜지스터 및/또는 메모리 또는 다른 회로와 같은, IC 소자(도시되지 않음)를 대체로 포함한다. 다이(402)의 인액티브 측부(inactive side)(S2)는 다이(402)의 액티브 측부(S1)에 대향하여 배치된다. 액티브 측부(S1) 및 인액티브 측부(S2)는 여기서 설명되는 다양한 구조의 설명을 돕기 위해 다이(402)의 대향 표면을 대체로 언급하고, 다이(402)의 특정 구조에 제한되는 것을 의도하지 않는다.
일부 실시예에서, 다이(402)의 인액티브 측부(S2)의 표면은 예를 들어, 수지와 같은 접착제(414)를 이용하여 제 1 래미네이트층(416)에 부착된다. 다이(402)는 다른 실시예에서, 캐리어 그룹을 이용하는 것과 같이, 다른 기술을 이용하여 제 1 래미네이트층(416)에 연결될 수 있다.
다이(402)의 액티브 측부(S1)는 유전 물질(404)을 포함하는 표면을 갖는다. 일부 실시예에서, 유전 물질(404)은 실리콘 다이옥사이드의 유전 상수보다 작은 유전 상수를 갖는 저-k 유전 물질을 포함한다. 약 40nm 이하의 크기를 갖는 선폭(feature)을 포함하는 다이의 제조에 사용되는 저-k 유전 물질(404)은 비-저-k 유전 물질보다 프로세스-관련 응력으로부터의 구조적 결함에 빠지기 쉬운 물성을 대체로 가질 수 있다. 다양한 실시예에 따르면, 유전 물질(404)은 탄소 또는 불소와 같은 물질로 도핑된 실리콘 다이옥사이드를 포함한다. 유전 물질(404)은 다른 실시예에서 다른 저-k 유전 물질을 포함할 수 있다.
다이(402)의 액티브 측부(S1) 상의 표면은 다이(402)의 전기 신호를 루팅시키기 위해 하나 이상의 본드 패드(406) 또는 유사 구조물을 더 포함한다. 하나 이상의 본드 패드(406)는 예를 들어, 알루미늄 또는 구리와 같은 전기 전도성 물질을 대체로 포함한다. 다른 적절한 물질이 다른 실시예에서 사용될 수 있다.
인터포저(408)는 도시되는 바와 같이, 하나 이상의 본드 패드(406) 및 유전 물질(404)을 갖는 (예컨대 액티브 측부(S1) 상의) 다이(402)의 표면에 연결된다. 인터포저(408)는 실리콘과 같은 반도체 물질에 형성되는 하나 이상의 비아(410)를 대체로 포함한다. 일부 실시예에서, 하나 이상의 비아(410)는 도시되는 바와 같이, 인터포저(408)를 완전히 통과하는 관통-실리콘 비아(TSV)를 포함한다. 하나 이상의 비아(410)는 하나 이상의 본드 패드(406)에 전기적으로 연결되고 전기 전도성 물질, 예를 들어, 구리로, 대체로 충전되어, 다이(402)의 전기 신호를 추가적으로 루팅시킨다.
인터포저(408)는 예를 들어, 열 압축 프로세스 또는 솔더 리플로우 프로세스(solder reflow process)를 이용하여 다이(402)에 접합될 수 있다. 일부 실시예에서, 하나 이상의 비아(408)에 연결되는 금속 또는 솔더 물질은 다이(402)의 액티브 측부(S1) 상에 배치되는 금속 또는 솔더 물질에 접합된다. 예를 들어, 열 압축을 이용하여, 예를 들어, 구리-구리, 금-구리, 또는 금-금과 같이, 인터포저(408)와 다이(402) 사이에 금속-금속 본드를 형성할 수 있다. 솔더 리플로우를 이용하여, 예를 들어, 솔더-솔더, 또는 솔더-금속과 같은 솔더 본드를 형성할 수 있다. 다양한 구조물을 이용하여, 예를 들어, 재분배층(RDL) 패드 구조를 포함한 범프, 필라(pillar), 패드(예를 들어, 하나 이상의 본드 패드(406))와 같은 본드를 형성할 수 있다. 다른 적절한 물질, 구조물, 및/또는 접합 기술이 다른 실시예에서 사용될 수 있다.
일부 실시예에서, 다이(402) 및 인터포저(408) 둘 모두는 동일한 또는 유사한 열팽창계수(CTE)를 갖는 물질(예를 들어, 실리콘)을 포함한다. 다이(402) 및 인터포저(408)의 동일 또는 유사 CTE를 갖는 물질을 이용하면, 물질의 가열 및/또는 냉각 미스매치와 관련된 응력이 감소된다.
다양한 실시예에 따르면, 인터포저(408)는 기판(460)에 다이(402)를 매립함과 관련된 크랙 또는 다른 결함으로부터 다이(402)의 유전 물질(404)을 보호하도록 구성된다. 예를 들어, 기판(460)에 다이(420)를 매립하기 위해 하나 이상의 층을 형성하는 것(예를 들어, 코어 물질(418)의 증착)은, 다이의 유전 물질(404)에 구조적 결함을 야기하는 응력을 생성할 수 있다. 인터포저(408)는 기판(460)에 다이(402)를 매립하기 위해 특히 하나 이상의 층의 형성 시에, 다이(402)에 물리적 버퍼, 지지부, 및 강화제(예를 들어, 유전 물질(404))를 제공한다. 즉, 여기서 설명되는 바와 같이 인터포저(408)에 연결되는 다이(402)는 다이(402) 단독보다 기판(460) 제조와 관련된 응력에 대해 구조적으로 큰 탄성(resilient)을 갖는 보호 집적 회로 구조(450)를 제공하여, 다이(402)의 수율 및 신뢰도를 개선시킨다. 실시예가 도 4에 도시되는 기판(460)과 연계하여 대체로 설명되었으나, 이러한 원리로부터 이점을 얻는 다른 기판 구조도 본 개시사항의 범위 내에 포함된다.
루팅 구조물(426, 428, 430, 432, 434)은 하나 이상의 비아(410)에 전기적으로 연결되어, 기판(460) 전체를 통해 다이(402)의 전기 신호를 추가적으로 루팅한다. 예를 들어, 하나 이상의 비아(410)는 팬-아웃(fan-out), 팬-인(fan-in), 또는 스트레잇-업(straight-up) 연결을 이용하여 코어 물질(418)의 영역에 배치되는 루팅 구조물(428)에 전기적으로 연결될 수 있다. 일부 실시예에서, 전기 전도 물질(가령, 구리)을 포함하는 재분배층(412)이 인터포저(408) 상에 형성되어, 하나 이상의 비아(410)와 루팅 구조물(428) 사이에서 전기 신호를 루팅시킨다. 루팅 구조물(426, 428, 430, 432, 434)은 도시되는 바와 같이 기판(460)의 대향 표면 상에서 다이(402)의 전기 신호에 대한 전기적 연결을 제공하는 데 사용될 수 있다.
다이(402)의 전기 신호를 추가적으로 루팅시키기 위해 추가적인 구조물이 형성될 수 있다. 예를 들어, 하나 이상의 본드 패드(436)가 기판(460)의 표면 상에 형성될 수 있다. 도시되는 실시예에서, 하나 이상의 본드 패드(436)가 제 1 솔더 마스크층(424)에 배치되고 하나 이상의 비아(410)에 전기적으로 연결된다. 도시되지 않지만, 다른 실시예에서 하나 이상의 본드 패드가 제 2 솔더 마스크층(422)에 형성될 수 있다. 하나 이상의 본드 패드(436)는 구리 또는 알루미늄과 같은 전기 전도성 물질을 대체로 포함한다. 다른 실시예에서, 다른 전기 전도성 물질을 이용하여 하나 이상의 본드 패드(436)를 형성할 수도 있다.
일부 실시예에서, 하나 이상의 솔더 볼(438) 또는 유사 패키지 인터커넥트 구조물이 하나 이상의 본드 패드(436) 상에 형성되어, 다이 배열(400)과 다른 전기적 구성요소, 예를 들어, 마더보드와 같은 인쇄 회로 보드와의 전기적 연결을 용이하게한다. 다양한 실시예에 따르면, 다이 배열(400)은 볼-그리드 어레이(BGA) 패키지다. 다이 배열(400)은 다른 실시예에서 다른 타입의 패키지를 포함할 수 있다.
도 5는 함께 연결되기 전의 다이(402)와 인터포저(408)를 개략적으로 도시한다. 다이(402) 및 인터포저(408)는 도 4와 연계하여 앞서 설명한 실시예와 마찬가지 방식으로 거동(comport)할 수 있다.
다이(402)는 잘 알려져 있는 반도체 제조 기술을 이용하여 제조될 수 있다. 예를 들어, 다이(402)는 복수의 다른 다이와 함께 웨이퍼 상에 형성될 수 있고, 트랜지스터와 같은 하나 이상의 IC 소자(도시되지 않음)가 다이(402)의 액티브 측부(S1) 상에 형성된다. 유전 물질(404) 및 하나 이상의 본드 패드(406)는 다이(402)의 액티브 측부(S1) 상의 표면 상에 일반적으로 형성된다. 웨이퍼는 싱귤레이션된 형태로 다이(402)를 제공하도록 싱귤레이션(singulation)될 수 있다.
인터포저(408)는 잘 알려져 있는 반도체 제조 기술을 이용하여 마찬가지로 제조될 수 있다. 다이(402)와 유사하게, 인터포저(408)는 복수의 다른 인터포저들과 함께 웨이퍼 상에 형성될 수 있다. TSV와 같은 하나 이상의 비아(410)가 인터포저(408)를 통해 형성될 수 있고, 및/또는 재분배층(412)이 인터포저(408)의 표면 상에 형성될 수 있다. 웨이퍼는 싱귤레이션된 형태로 인터포저(408)를 제공하도록 싱귤레이션될 수 있다.
다이(402) 및 인터포저(408)는 다양한 기술에 따라 싱귤레이션된 형태로 또는 웨이퍼 형태로 또는 이들의 조합으로 함께 접합될 수 있다. 예를 들어, 인터포저(408)는 싱귤레이션되어 웨이퍼 형태로 다이(402)에 접합될 수 있고, 그 역도 마찬가지다.
다양한 실시예에 따르면, 인터포저(408)는 여기서 설명되는 바와 같이 열 압축 프로세스 또는 솔더 리플로우 프로세스를 이용하여 다이(402)에 접합된다. 즉, 하나 이상의 전기 전도성 구조물(예를 들어, 필라, 범프, 패드, 재분배층)이 인터포저(408) 및 다이(402) 상에 형성되어 인터포저(408)와 다이(402) 사이에 본드를 형성한다. 다이(402)의 하나 이상의 본드 패드(406)는 임의의 적절한 열 압축 프로세스 또는 솔더 리플로우 프로세스를 이용하여 인터포저(408)의 하나 이상의 비아(410)에 전기적으로 연결되어, 하나 이상의 전기 전도성 구조물 사이에 본드를 형성할 수 있다. 인터포저(408)는 화살표로 표시되는 바와 같이, 유전 물질(404) 및 하나 이상의 본드 패드(406)를 갖는 다이(402)의 표면에(예를 들어, 액티브 측부(S1) 상에) 접합된다.
도 6은 다이(402) 및 인터포저(408)를 기판층(예를 들어, 도 4의 기판(460))에 부착한 후 다이 배열(600)을 개략적으로 도시한다. 일부 실시예에서, 기판층은 제 1 래미네이트층(416)이다. 제 1 래미네이트층(416)은 도 4와 연계하여 앞서 설명한 실시예와 마찬가지로 거동할 수 있다.
다이(402)는 접착제(414)를 이용하여 제 1 래미네이트층(416)에 부착되어, 다이(402)의 인액티브 측부(S2)를 제 1 래미네이트층(416)에 연결할 수 있다. 접착제(414)는 도 4와 연계하여 앞서 설명한 실시예와 일치할 수 있다. 다이(402)는 다른 실시예에서 다른 기술(가령, 캐리어 그룹)을 이용하여 기판층에 부착될 수 있다.
도 7-11은 기판에 다이를 매립하기 위해 기판의 하나 이상의 추가층을 형성한 후 다이 배열을 개략적으로 도시한다. 도 7의 다이 배열(700)은 기판(가령, 도 4의 기판(460))의 코어 물질(418)을 형성한 후 도 6의 다이 배열(600)을 나타낸다. 코어 물질(418)은 도 4와 연계하여 앞서 설명한 실시예와 마찬가지로 거동한다.
코어 물질(418)은 도시되는 바와 같이 다이(402) 및 인터포저(408)를 캡슐화하도록 증착될 수 있다. 예를 들어, 코어 물질(418)은 열경화성 수지를 몰드 내로 증착시킴으로써 형성될 수 있다.
일부 실시예에 따르면, 인터포저(408)는 코어 물질(418)의 증착과 관련된 응력으로부터 다이(402)의 유전 물질(404)을 보호하기 위해 배치된다. 다이(402) 상의 인터포저(408)는 도 4와 연계하여 설명한 바와 같이 보호되는 IC 구조물(450)을 형성한다.
일부 실시예에서, 루팅 구조물(428)은 코어 물질(418)을 증착하기 전에 제 1 래미네이트층(416) 상에 형성된다. 루팅 구조물(428)은 제 1 래미네이트층(416)에 다이(402)를 부착하기 전에 제 1 래미네이트층(416) 상에 형성될 수 있다. 루팅 구조물(428)은 도 4와 연계하여 앞서 설명한 실시예와 마찬가지로 거동할 수 있다.
도 8의 다이 배열(800)은 코어 물질(418)의 패턴처리 및, 도시되는 바와 같은, 추가적인 루팅 구조물(428) 및 루팅 구조물(430)의 형성 이후 도 7의 다이 배열(700)을 나타낸다. 루팅 구조물(430)은 도 4와 연계하여 앞서 설명한 실시예와 마찬가지로 거동할 수 있다.
코어 물질(418)은 임의의 적절한 프로세스, 가령, 리소그래피/식각 또는 레이저-드릴링을 이용하여 패턴처리되어 코어 물질(418)의 일부분을 제거할 수 있다. 코어 물질(418)의 일부분이 제거되어, 전기 전도성 물질을 증착시켜서 루팅 구조물(428, 430)을 형성할 수 있다. 예를 들어, 코어 물질(418)은 패턴처리되어, 코어 물질(418)을 통해 인터포저(408)의 하나 이상의 비아(410)와의 전기적 연결 형성을 도울 수 있다. 전기적 연결은, 에를 들어, 전기 전도성 물질을 증착시킴으로써 형성되어, 도시되는 바와 같이, 재분배층(412)을 통해 하나 이상의 비아(410)에 전기적으로 연결되는 루팅 구조물(428, 430)을 형성할 수 있다.
도 9의 다이 배열(900)은 코어 물질(418) 상에 제 2 래미네이트층(420)을 형성한 후 다이 배열(800)을 나타낸다. 제 2 래미네이트층(420)은 도 4와 연계하여 앞서 설명한 실시예와 마찬가지로 거동할 수 있다.
제 2 래미네이트층(420)은 코어 물질(418) 상에서 래미네이트 물질의 증착과, 래미네이트 물질의 패턴처리에 의해 형성되어, 래미네이트 물질을 통한 인터포저(408)의 하나 이상의 비아(410)와의 전기적 연결 형성을 용이하게 한다. 예를 들어, 전기 전도성 물질은, 도시되는 바와 같이, 추가적 루팅 구조물(430) 형성을 위해 래미네이트 물질이 제거된, 제 2 래미네이트층(420)의 패턴처리 영역 내로 증착될 수 있다. 루팅 구조물(430)은 제 2 래미네이트층(420)을 통해 하나 이상의 비아(410)에 전기적 연결을 제공한다.
도 10의 다이 배열(1000)은 제 2 래미네이트층(420) 상에 솔더 마스크층(예를 들어, 도 4의 제 2 솔더 마스크층(422))을 형성한 후 다이 배열(900)을 나타낸다. 제 2 솔더 마스크층(422)은 도 4와 연계하여 설명한 실시예와 마찬가지로 거동할 수 있다.
루팅 구조물(432)은 제 2 래미네이트층(420) 상에 전기 전도성 물질의 증착 및/또는 패턴처리에 의해 형성될 수 있다. 루팅 구조물(432)은 도 4와 연계하여 설명한 실시예와 마찬가지로 거동할 수 있다. 솔더 레지스트 물질은, 제 2 솔더 마스크층(422)을 형성하도록 증착 및/또는 패턴처리될 수 있다. 솔더 레지스트 물질은, 루팅 구조물(432) 중 일부가 추가적인 전기적 연결을 위해 노출되도록, 형성될 수 있다.
도 11의 다이 배열(1100)은 제 1 래미네이트층(416)에 루팅 구조물(426)을 형성한 후, 그리고, 제 1 래미네이트층(416) 상에 솔더 마스크층(예를 들어, 도 4의 제 1 솔더 마스크층(424))을 형성한 후, 다이 배열(1000)을 나타낸다. 제 1 솔더 마스크층(424), 하나 이상의 본드 패드(436), 하나 이상의 솔더 볼(438), 및 루팅 구조물(426, 434)은 도 4와 연계하여 설명한 실시예와 마찬가지로 거동할 수 있다.
일부 실시예에서, 제 1 래미네이트층(416)은 패턴처리되어 제 1 래미네이트층(416)을 통한 인터포저(408)의 하나 이상의 비아(410)와의 전기적 연결 형성을 용이하게 할 수 있다. 전기 전도성 물질은 제 1 래미네이트층의 패턴처리 부분 내로 증착되어, 하나 이상의 비아(410)와의 전기적 연결을 제공하는 루팅 구조물(426)을 형성할 수 있다.
루팅 구조물(434)은 제 1 래미네이트층(416) 상에 형성되고 루팅 구조물(426)에 전기적으로 연결되어, 다이(402)의 전기 신호를 루팅시킨다. 하나 이상의 본드 패드(436)가 루팅 구조물(426) 상에 형성된다. 솔더 레지스트 물질이 증착 및/또는 패턴처리되어, 솔더 마스크층(424)을 형성한다. 솔더 레지스트 물질에 개구부가 형성되어, 하나 이상의 본드 패드(434) 상에 솔더 볼(438)을 형성/배치할 수 있다.
여기서 대체로 설명되는 패키징 배열(100, 200, 300)은 대략 1.2mm의 두께를 가질 수 있다. 더욱이, (하나 이상의 SoC로 구성되는) 제 2 다이(108, 208, 308)와 (메모리 형태일 때) 제 1 다이(104, 204a,b, 304a-d)의 분리에 의해, 제 1 다이의 성능에 영향을 미치는 제 2 다이로부터의 열이 적어진다. 히트 싱크(118, 218, 318) 및 열 전달 화합물(120, 220, 320)은 또한 제 1 다이의 성능에 영향을 미치는 제 2 다이로부터의 열을 배제하는 것을 도울 수 있다.
도 12는 본 개시사항의 실시예에 따른 예시적인 방법(1200)을 도시한다. 단계(1204)에서, 제 1 다이의 전기 신호들을 루팅하도록 본드 패드가 구비된 표면을 갖는 제 1 다이가 제공된다. 단계(1208)에서, 제 1 다이가 기판층에 부착된다. 단계(1212)에서, 기판의 하나 이상의 추가적인 층이 기판에 제 1 다이를 매립하도록 형성된다. 단계(1216)에서, 제 2 다이가 하나 이상의 추가층에 연결되며, 제 2 다이는 제 2 다이의 전기 신호를 루팅시키기 위해 본드 패드를 포함하는 표면을 갖는다. 일 실시예에서, 제 2 다이는 하나 이상의 추가층에 연결되어, 제 1 다이와 제 2 다이 사이에서 전기 신호가 루팅된다.
설명은 위쪽/아래쪽, 위/아래, 및/또는 상부/하부와 같은 시각-기반(perspective-based) 설명을 이용할 수 있다. 이러한 설명은 설명을 돕기 위해 사용될 뿐, 어떤 특정 배향으로 여기서 설명되는 실시예의 적용을 제한하고자 하는 것이 아니다.
본 개시사항의 용도를 위해, 어구 "A/B"는 A 또는 B를 의미한다. 본 개시사항의 용도를 위해, 어구 "A 및/또는 B"는 "(A), (B), 또는 (A 및 B)"를 의미한다. 본 개시사항의 용도를 위해, 어구 "A, B, C 중 적어도 하나"는 "(A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A 및 B 및 C)"를 의미한다. 본 개시사항의 용도를 위해, 어구 "(A)B"는 "(B) 또는 (AB)"를 의미하며, 즉, A는 선택적인 요소다.
다양한 동작들이, 청구되는 대상을 이해함에 있어 가장 도움이 되는 방식으로 복수의 개별 동작으로서 또한 설명된다. 그러나, 설명의 순서는 이러한 동작들이 반드시 순서에 의존적임을 암시하는 것으로 간주되어서는 안된다. 특히, 이러한 동작들은 제시 순서로 실행되지 않을 수 있다. 설명되는 동작들은 설명되는 실시예에서와는 다른 순서로 수행될 수 있다. 다양한 추가적인 동작이 수행될 수 있고, 및/또는 설명되는 동작이 추가적 실시예에서 생략될 수 있다.
설명은 어구 "일 실시예에서", "실시예에서", 또는 유사 언어를 이용하며, 이들 각각은 동일한 또는 다른 실시예들 중 하나 이상을 일컫는다. 더욱이, "포함하는", "가지는", "갖는", 등의 용어는 본 개시사항의 실시예와 관련하여 사용되는 것으로서, 동의어다.
칩, 집적 회로, 모놀리식 소자, 반도체 소자, 다이, 및 마이크로일렉트로닉 소자라는 용어는 마이크로일렉트로닉스 분야에서 상호혼용가능하게 종종 사용된다. 본 발명은 당 분야에서 일반적으로 이해되기 때문에 위 모두에 적용가능하다.
소정의 실시예가 여기서 도시 및 설명되었으나, 동일 용도를 달성하기 위해 연산된 다양한 대안의 및/또는 동등한 실시예 또는 구현예가, 본 개시사항의 범위로부터 벗어남이 없이 도시되고 설명되는 실시예를 대체할 수 있다. 이러한 개시사항은 여기서 논의되는 실시예들의 적응(adaptation)예 또는 변형예를 커버한다고 의도한다. 따라서, 여기서 설명되는 실시예는 청구범위 및 그 등가물에 의해서만 제한된다.

Claims (20)

  1. 제 1 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는 상기 제 1 다이를 제공하는 단계와,
    기판의 일 층에 상기 제 1 다이를 부착하는 단계와,
    상기 기판에 상기 제 1 다이를 매립하도록 상기 기판의 하나 이상의 추가층을 형성하는 단계와,
    제 2 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는 상기 제 2 다이를 상기 하나 이상의 추가층에 연결하는 단계
    를 포함하며, 상기 제 2 다이는, 상기 제 1 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록, 상기 하나 이상의 추가층에 연결되는
    방법.
  2. 제 1 항에 있어서,
    상기 하나 이상의 추가층에 제 2 다이를 연결하는 단계는,
    솔더 볼(solder balls)을 이용하여 상기 하나 이상의 추가층에 상기 제 2 다이를 연결하는 단계를 포함하는
    방법.
  3. 제 2 항에 있어서,
    상기 제 2 다이와 상기 하나 이상의 추가층 사이에 언더필 물질(underfill material)을 제공하는 단계를 더 포함하는
    방법.
  4. 제 1 항에 있어서,
    상기 제 2 다이에 히트 싱크를 연결하는 단계를 더 포함하며,
    상기 제 2 다이는 상기 제 2 다이의 제 1 표면에서 상기 하나 이상의 추가층에 연결되고,
    상기 히트 싱크는 상기 제 2 다이의 상기 제 1 표면에 대향되는 상기 제 2 다이의 제 2 표면에서 상기 제 2 다이에 연결되는
    방법.
  5. 제 4 항에 있어서,
    상기 하나 이상의 추가층에 제 2 다이를 연결하는 단계는,
    솔더 볼을 이용하여 상기 하나 이상의 추가층에 제 2 다이를 연결하는 단계를 포함하는
    방법.
  6. 제 5 항에 있어서,
    상기 제 2 다이와 상기 하나 이상의 추가층 사이에 언더필 물질을 제공하는 단계를 더 포함하는
    방법.
  7. 제 1 항에 있어서,
    다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는 제 3 다이를 제공하는 단계와,
    상기 기판의 일 층에 상기 제 3 다이를 부착하는 단계
    를 더 포함하며, 상기 기판에 상기 제 1 다이를 매립하도록 상기 기판의 하나 이상의 추가층을 형성하는 단계는, 상기 기판에 상기 제 3 다이를 매립하도록 상기 기판의 하나 이상의 추가층을 형성하는 단계를 포함하고,
    상기 제 2 다이는, 전기 신호가 상기 제 3 다이와 상기 제 2 다이 사이에서 루팅되도록, 상기 하나 이상의 추가층에 연결되는
    방법.
  8. 제 7 항에 있어서,
    제 3 다이를 제공하는 단계는, 실질적으로 나란한 배열로 상기 제 1 다이 옆에 상기 제 3 다이를 제공하는 단계를 포함하는
    방법.
  9. 제 7 항에 있어서,
    제 3 다이를 제공하는 단계는, 상기 제 3 다이 및 상기 제 1 다이가 실질적으로 적층 배열로 놓이도록 상기 제 1 다이 위에 상기 제 3 다이를 제공하는 단계를 포함하는
    방법.
  10. 제 9 항에 있어서,
    제 4 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는 상기 제 4 다이를 제공하는 단계와,
    제 5 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는 상기 제 5 다이를 제공하는 단계
    를 더 포함하며,
    상기 제 3 다이 및 상기 제 1 다이가 실질적으로 적층 배열로 놓이도록 상기 제 1 다이 위에 상기 제 3 다이가 제공되고,
    상기 제 5 다이 및 상기 제 4 다이가 실질적으로 적층 배열로 놓이도록 상기 제 4 다이 위에 상기 제 5 다이가 제공되며,
    상기 제 1 다이 및 제 3 다이와, 상기 제 4 다이 및 제 5 다이는 실질적으로 나란한 배열로 구성되고,
    상기 기판에 상기 제 1 다이를 매립하도록 상기 기판의 하나 이상의 추가층을 형성하는 단계는, 상기 기판에 상기 제 4 및 제 5 다이를 매립하도록 상기 기판의 하나 이상의 추가층을 형성하는 단계를 포함하며,
    상기 제 2 다이는, 상기 제 4 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록 상기 하나 이상의 추가층에 연결되고,
    상기 제 2 다이는 상기 제 5 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록 상기 하나 이상의 추가층에 연결되는
    방법.
  11. (i) 제 1 래미네이트층, (ii) 제 2 래미네이트층, 및 (iii) 상기 제 1 래미네이트층과 제 2 래미네이트층 사이에 배치되는 코어 물질을 갖는 기판과,
    상기 제 1 래미네이트층에 연결되는 제 1 다이로서, 상기 제 1 다이는 상기 제 1 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 포함하고, 상기 제 1 다이는 상기 기판의 코어 물질에 매립되는, 상기 제 1 다이와,
    상기 제 2 래미네이트층에 연결되는 제 2 다이로서, 상기 제 2 다이는 상기 제 2 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 갖는, 상기 제 2 다이
    를 포함하며,
    상기 제 2 다이는 상기 제 1 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록 상기 제 2 래미네이트층에 연결되는
    장치.
  12. 제 10 항에 있어서,
    상기 제 2 다이는 솔더 볼을 통해 상기 제 2 래미네이트층에 연결되는
    장치.
  13. 제 12 항에 있어서,
    상기 제 2 다이와 상기 제 2 래미네이트층 사이에 언더필 물질을 더 포함하는
    장치.
  14. 제 10 항에 있어서,
    상기 제 2 다이에 연결되는 히트 싱크를 더 포함하며,
    상기 제 2 다이는 상기 제 2 다이의 제 1 표면에서 상기 제 2 래미네이트층에 연결되고,
    상기 히트 싱크는 상기 제 2 다이의 제 1 표면에 대향된 상기 제 2 다이의 제 2 표면에서 상기 제 2 다이에 연결되는
    장치.
  15. 제 14 항에 있어서,
    상기 제 2 다이는 솔더 볼을 통해 상기 제 2 래미네이트층에 연결되는
    장치.
  16. 제 15 항에 있어서,
    상기 제 2 다이와 상기 제 2 래미네이트층 사이에 언더필 물질을 더 포함하는
    장치.
  17. 제 10 항에 있어서,
    상기 제 1 래미네이트층에 연결되는 제 3 다이를 더 포함하며,
    상기 제 3 다이는 상기 제 3 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 포함하고,
    상기 제 3 다이는 상기 기판의 코어 물질 내에 매립되며,
    상기 제 2 다이는, 상기 제 3 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록 상기 제 2 래미네이트층에 연결되는
    장치.
  18. 제 17 항에 있어서,
    상기 제 3 다이는 (i) 상기 제 1 다이에 대해 실질적으로 나란한 배열로 또는, (ii) 상기 제 1 다이에 대해 실질적으로 적층된 배열로, 위치하는
    장치.
  19. 제 17 항에 있어서,
    상기 제 1 래미네이트층에 연결되는 제 4 다이로서, 상기 제 4 다이는 상기 제 4 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 포함하고, 상기 제 4 다이는 상기 기판의 코어 물질 내에 매립되는, 상기 제 4 다이와,
    상기 제 1 래미네이트층에 연결되는 제 5 다이로서, 상기 제 5 다이는 상기 제 5 다이의 전기 신호를 루팅하도록 본드 패드를 포함하는 표면을 포함하고, 상기 제 5 다이는 상기 기판의 코어 물질 내에 매립되는, 상기 제 5 다이
    를 더 포함하며,
    상기 제 3 다이 및 상기 제 1 다이가 실질적으로 적층 배열로 놓이도록 상기 제 1 다이 위에 상기 제 3 다이가 위치되고,
    상기 제 5 다이 및 상기 제 4 다이가 실질적으로 적층 배열로 놓이도록 상기 제 4 다이 위에 상기 제 5 다이가 위치되며,
    상기 제 1 다이 및 제 3 다이와, 상기 제 4 다이 및 제 5 다이는 실질적으로 나란한 배열로 구성되고,
    상기 제 2 다이는, 상기 제 4 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록 상기 제 2 래미네이트층에 연결되고,
    상기 제 2 다이는 상기 제 5 다이와 상기 제 2 다이 사이에서 전기 신호가 루팅되도록 상기 제 2 래미네이트층에 연결되는
    장치.
  20. 제 10 항에 있어서,
    상기 제 1 다이는 메모리 소자이고 상기 제 2 다이는 하나 이상의 시스템-온-칩(SoC)을 포함하도록 구성되는 집적 회로인
    장치.
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