JP4518992B2 - 半導体チップパッケージ及びその製造方法 - Google Patents

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Description

この発明は、半導体チップパッケージ及びその製造方法、並びにかかる半導体チップパッケージに適用して好適な構成を有する半導体チップに関する。
半導体微細加工技術を応用したマイクロマシニング技術を用いて、数百μｍ程度の微小構造体を製造する技術が発展してきている。例えば、各種のセンサ、光通信分野における光スイッチ、高周波（ＲＦ）部品等への応用が始まっている。
このような微小構造体は、従来の半導体製造プロセスにより製造することができるため、単一のチップに集積することができる。
微小構造体を含む、特定の機能を有するシステムが構築されているチップは、Ｍｉｃｒｏ−Ｅｌｅｃｔｒｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ−Ｓｙｓｔｅｍｓ：ＭＥＭＳ、又はＭｉｃｒｏ−Ｓｙｓｔｅｍ−Ｔｅｃｈｎｏｌｏｇｙ：ＭＩＳＴと称されている（以下、単にＭＥＭＳチップと称する。）。このようなＭＥＭＳチップとしては、いわゆる加速度センサチップが知られている（例えば、特許文献１参照。）。
この文献に開示されているピエゾ型加速度センサチップの構成によれば、枠状のフレームを具えている。このフレームは、中央部及び梁部を含んでいる。この梁部はフレームの内周側面の少なくとも一部分と中央部との間で延在している。重り部は、この中央部に揺動自在に支持されている。支持部材は、フレームの下面側を支持して、重り部の外周縁を切り込み部を介して包囲している。
この重り部は、外力（応力）を受けて運動する構成部分であるので、可動部とも称せられ、可動部と梁部とは、一体的な微小構造体として作り込まれている。この梁部は肉薄で、しかも細幅で形成されている。
このような構成を有するセンサチップは、一般にパッケージ化されたデバイスとされる。
以下、図７を参照して、従来の加速度センサチップパッケージの構成例につき、説明する。
図７（Ａ）は、従来の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。なお、内部の構成を示すため、一般的にＬＩＤとも称される保護カバー（後述する）の上面側の図示を省略して、透過的な図としてある。図７（Ｂ）は、図７（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
この加速度センサチップパッケージ１００は、加速度センサチップ１１０を具えている。加速度センサチップ１１０は、電極パッド１１２を有している。電極パッド１１２は、加速度センサチップ１１０から信号を出力するか、又は加速度センサチップ１１０に信号を入力するためのパッドである。また、加速度センサチップ１１０には、機械的に動作する可動構造体１１４が作り込まれている。
さらに、加速度センサチップ１１０は、可動構造体１１４を封止して、その動作を規制する封止基板１１６を有している。この封止基板１１６は、接着材１２２により、基板１２０に接合されている。
基板１２０には、保護カバー１３０の解放口の端縁が接着されている。保護カバー１３０は、加速度センサチップ１１０を封止する閉空間１４０を画成する。
また基板１２０の端縁には、外部端子１５０が設けられている。外部端子１５０は、保護カバー１３０と相俟って形成される閉空間１４０内部から、その外部へ導出される。閉空間１４０内では、センサチップ１１０の電極パッド１１２と外部端子１５０とがボンディングワイヤ１６０により、電気的に接続されている。
特開平１１−１３５８０４号公報
上述した従来の加速度センサチップパッケージによれば、加速度センサチップと外部端子とがボンディングワイヤ１６０により電気的に接続されている。そして、このボンディングワイヤ１６０を納めつつ、加速度センサチップを封止するために、保護カバーを用いている。従って、トランスファモールドや、液状樹脂を用いたポッティングによる封止が行えず、パッケージの厚みをより薄くすることが困難であることから、パッケージの占める体積が大きくなってしまっている。
近年、例えば携帯電話等の電子機器の多機能化にともなって、特にＭＥＭＳチップを含む半導体チップパッケージのより一層の小型化を図るための技術が嘱望されている。
この発明は、上記課題に鑑みてなされたものである。上述した課題を解決するにあたり、この発明の半導体チップパッケージは、主として、下記のような構成を具えている。
すなわち、半導体チップパッケージは、ＭＥＭＳチップである第１半導体チップを含んでいる。第１半導体チップは、上面及びこの上面と対向する下面を有するフレーム部、フレーム部内に設けられている可動部を含む可動構造体、フレーム部の上面側に、上面の端縁に沿って配列されている複数の第１バンプを有している。
また、この発明の半導体チップパッケージは、第２半導体チップを含んでいる。第２半導体チップは、第１表面及びこの第１表面と対向する第２表面を有しており、第１表面側に、該第１表面の端縁に沿って配列されている複数の第２バンプを有している。
これら第１及び第２半導体チップは、基板上に互いに並列させて搭載されている。
基板は、第１主表面及びこの第１主表面と対向する第２主表面を有している。基板は、第１主表面側に設けられている複数の電極パッドを有している。さらに基板は、第２主表面側に設けられている外部端子を有している。ここで、第１半導体チップの第１バンプは、電極パッドと電気的に接続されない、１個又は２個以上のダミーバンプをさらに含んでいる。
第１半導体チップの第１バンプ又は第２半導体チップの第２バンプは、それぞれ電極パッドと対向して直接的に接続されている。
半導体チップパッケージは、閉環状の第１封止部を具えている。この第１封止部は、フレーム部及び基板の間隙を、複数の第１バンプの配列を囲んで封止している。
半導体チップパッケージは、第２封止部を具えている。第２封止部は、第１半導体チップ、第２半導体チップ、第１封止部及び第１主表面を覆って封止している。
また、この発明の半導体チップパッケージの製造方法は、主として下記のような工程を含んでいる。
上面及びこの上面と対向する下面を有するフレーム部、フレーム部内に設けられている可動部を含む可動構造体、フレーム部の上面側に、上面の端縁に沿って配列されている複数の第１バンプを有するＭＥＭＳチップである第１半導体チップを準備する。
第１表面及びこの第１表面と対向する第２表面を有していて、第１表面側に、第１表面の端縁に沿って配列されている複数の第２バンプを有する第２半導体チップを準備する。
第１主表面及びこの第１主表面と対向する第２主表面を有し、第１主表面側に設けられていて、第１又は第２バンプが接続される複数の電極パッド及びこの電極パッドと接続されていて、第２主表面側に設けられている外部端子を有する基板を準備する。
基板上に、この基板の電極パッドと第１又は第２バンプとを対向させて直接的に接続し、第１及び第２半導体チップを、第１主表面側に、互いに並列に搭載する。ここで、第１半導体チップの第１バンプは、電極パッドと電気的に接続されない、１個又は２個以上のダミーバンプをさらに含んでいる。
第１半導体チップのフレーム部及び基板の間隙を、複数の第１バンプの配列を囲む閉環状の第１封止部を形成して封止する。
第１半導体チップ、第２半導体チップ、第１封止部及び第１主表面を覆う第２封止部を形成して封止する。
この発明の半導体チップパッケージの構成によれば、複数個の半導体チップを基板上に並列させてパッケージ化するので、パッケージの厚みを、より薄型化することができる。また、基板と半導体チップとは、いわゆるフリップチップ接続により接続される。これにより、半導体チップパッケージの顕著な小型化が実現される。
さらに、この発明の半導体チップパッケージの製造方法によれば、上述した構成を有する半導体チップパッケージを極めて効率的に製造することができる。
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成成分の形状、大きさ及び配置関係が概略的に示されているに過ぎず、従って、この発明は、特に図示例にのみ限定されるものではない。
また、以下の説明において、特定の材料、条件及び数値条件等を用いることがあるが、これらは好適例の１つに過ぎず、従って、この発明は、何らこれら好適例に限定されるものではない。
さらに、以下の説明に用いる各図において、同様の構成成分については、同一の符号を付して示し、その重複する説明を省略する場合もあることを理解されたい。
〈第１の実施の形態〉
（半導体チップパッケージの構成）
まず、図１〜図３を参照して、この発明の第１の実施の形態の構成例につき説明する。ここでは半導体チップパッケージの例として、いわゆるピエゾ抵抗素子を備えたピエゾ型加速度センサチップを含む加速度センサチップパッケージを例にとって説明する。
ここでいう加速度センサチップとは、所定の加速度を計測することができる半導体チップであり、また、加速度センサチップパッケージとは、かかる加速度センサチップを含む、パッケージ化されたデバイスである半導体チップパッケージを意味する。
図１（Ａ）は、第１の実施の形態の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図１（Ｂ）は、図１（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
図１（Ａ）及び（Ｂ）に示すように、半導体チップパッケージ１０は、第１半導体チップ２０を含んでいる。この発明の半導体チップパッケージ１０に適用される第１半導体チップ２０としては、上述したような可動構造体を具える種々のＭＥＭＳチップを適用することができる。
第１半導体チップ２０は、上面２０ａ及びこの上面２０ａと対向する下面２０ｂを有している。
第１半導体チップ２０は、複数の第１バンプ２２を有している。これら複数の第１バンプ２２は、上面２０ａの端縁に沿って配列されている。可動構造体等の加速度センサチップに特有の構成の詳細については後述する。なお、この例では可動構造体を保護するために、下面２０ｂ上にガラス板２４を設けてある。
また、半導体チップパッケージ１０は、第２半導体チップ３０を含んでいる。第２半導体チップ３０は、第１表面３０ａ及びこの第１表面３０ａと対向する第２表面３０ｂを有している。第２半導体チップ３０は、この例では、第１表面３０ａ側に、この第１表面３０ａの端縁に沿って配列されている複数の第２バンプ３２を有している。第２バンプ３２はマトリクス状に設けられていてもよい。
この例では、第２半導体チップ３０は、第１半導体チップ２０の動作を制御する制御チップである。ここでいう制御チップとは、ＭＥＭＳチップの動作を制御し、ＭＥＭＳチップと信号をやりとりして、適宜好適な処理の実行が可能な半導体チップである。制御チップは、いわゆるアンプ機能、角度校正機能、ＡＤ変換機能、ＤＡ変換機能、メモリ機能等から選択される１又は２以上の所望の機能を発揮するチップを適宜選択して適用することができる。図示例では、ＭＥＭＳチップ以外に１つの半導体チップを基板上に搭載している。しかしながら、この発明はこれに限定されず、ＭＥＭＳチップ以外に２つ以上の半導体チップを基板上に搭載する構成としてもよい。
半導体チップパッケージ１０は、基板４０を含んでいる。基板４０としては、スルーホール、ヴィアホール、埋込みコンタクト、これに接続される多層または単層の配線を含む配線構造及び絶縁膜を有するセラミック、耐熱性ガラス基材エポキシ樹脂配線基板、ＢＴレジンといった耐熱性高分子材料を基材４０Ｘとする配線基板等を使用することができる。
基板４０は、第１主表面４０ａ及びこの第１主表面４０ａと対向する第２主表面４０ｂを有している。また、基板４０は、第１主表面４０ａから露出する複数の電極パッド４２を有している。これら複数の電極パッド４２の配置位置及び個数は、電極パッド４２に接続される第１及び第２半導体チップ２０及び３０の第１及び第２バンプ２２及び３２の個数及び配置位置を勘案して設定すればよい。
さらに基板４０は、複数の外部端子４４を有している。外部端子４４は、第２主表面４０ｂから露出させて設けられている。外部端子４４は、半導体チップパッケージ１０を実装基板等に電気的に接続するための電極として機能する。
この例では、基板４０は、単層の配線構造を有している。基板４０は、第１主表面４０ａ側である基材４０Ｘの表面４０Ｘａ上に、複数の配線部を含む第１配線層４１を有している。この第１配線層４１上には、第１配線層４１を覆って、第１絶縁膜４３が設けられている。この第１絶縁膜４３の表面４３ａが基板４０の第１主表面４０ａとなっている、この第１絶縁膜４３には、開口部が設けられていて、第１配線層４１の配線部の一部分を露出させている。この露出部分は電極パッド４２とされている。電極パッド４２は、この例では第１半導体チップ接続用パッド４２ａ及び第２半導体チップ接続用パッド４２ｂを含んでいる。第１半導体チップ接続用パッド４２ａは、第１半導体チップ２０の第１バンプ２２と接続される電極パッドである。また、第２半導体チップ接続用パッド４２ｂは、第２半導体チップ３０の第２バンプ３２と接続される電極パッドである。
同様に、基板４０は、第２主表面４０ｂ側である基材４０Ｘの裏面４０Ｘｂ上に複数の配線部を含む第２配線層４５を有している。第２配線層４５上には、この第２配線層４５を覆って、第２絶縁膜４６が設けられている。この第２絶縁膜４６の表面４６ｂが基板４０の第２主表面４０ｂに相当する。
この第２絶縁膜４６には、開口部が設けられていて、第２配線層４５の配線部の一部分を露出させている。この露出部分は外部端子４４とされている。外部端子４４はこの例では、平面的なパッドとして示してあるが半田バンプ等を接続することもできる。
第１及び第２半導体チップ２０及び３０は、基板４０上に搭載されている。第１及び第２半導体チップ２０及び３０は、互いに並列させて搭載されている。このとき、第１半導体チップ２０の第１バンプ２２及び第２半導体チップ３０の第２バンプ３２は、それぞれ電極パッド４２と対向して直接的に、いわゆるフリップチップ接続により接続されている。すなわち、第１及び第２半導体チップ２０及び３０は、第１及び第２半導体チップ２０及び３０の搭載面側からみたときに、上面２０ａ及び第１表面３０ａが完全に露出するように搭載されている。
半導体チップパッケージ１０は、第１封止部５０を具えている。第１封止部５０は、閉環状の形状を有している。この第１封止部５０は、第１半導体チップ２０及び基板４０の間隙を埋め込んで、ＭＥＭＳチップ（加速度センサチップ）である第１半導体チップ２０が具える可動構造体（詳細は後述する。）の動作を妨げない程度の広さの空隙を封止して画成している。すなわち、第１封止部５０は、第１半導体チップ２０の側面及び基板４０の第１主表面４０ａに接し、かつ複数の第１バンプ２２の配列を囲んで設けられている。
この第１封止部５０としては、好ましくは従来公知の非導電性の接着材を用いるのがよい。第１封止部５０は、その形成時に可動構造体に至って動作を妨げることがないように、７Ｐａ・ｓから９００Ｐａ・ｓ程度の粘度を有する接着材を使用するのがよい。
半導体チップパッケージ１０は、第２封止部６０を具えている。第２封止部６０は、第１半導体チップ２０、第２半導体チップ３０、第１封止部５０及び基板４０の第１主表面４０ａ上を覆って封止している。このとき、第２封止部６０は、第１半導体チップ３０の可動構造体動作可能に封止する上述した第１封止部５０が画成する第１半導体チップ２０及び基板４０の間隙の空隙領域を、維持した状態で、基板４０の第１主表面４０ａ側の構成要素及び第１主表面４０ａ側に搭載されている構成を封止している。第２封止部６０の形成材料としては、従来公知の任意好適な液状樹脂等を適用することができる。
このような半導体チップパッケージとすれば、複数個の半導体チップを基板上に並列させてパッケージ化するので、その厚みを、より薄型化することができる。また、基板と半導体チップとは、いわゆるフリップチップ接続により接続される。これにより、半導体チップパッケージの顕著な小型化が実現される。
（第１半導体チップの構成例１）
ここで、この発明の半導体チップパッケージに適用して好適な第１半導体チップの構成例（１）につき、図２及び図３を参照して説明する。
図２は、この発明の加速度センサチップパッケージに適用して好適な加速度センサチップを上面側からみた、構成要素を説明するための概略的な平面図である。
図３（Ａ）は、図２のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図であり、図３（Ｂ）は、図２のＢ−Ｂ’で示した一点鎖線で切断した切り口を示す模式的な図である。
図２、図３（Ａ）及び（Ｂ）に示すように、この例の加速度センサチップ２０は、いわゆる３軸加速度センサチップである。加速度センサチップ２０は、フレーム部２１を含んでいる。フレーム部２１は、フレーム部上面２１ａ及びフレーム部上面２１ａと対向するフレーム部下面２１ｂを有している。フレーム部２１は、この例では、加速度センサチップ２０の外形（輪郭）を画成する四角枠状の外枠である。
加速度センサチップ２０には、開口部２３が設けられている。この例では、開口部２３は、四角枠状のフレーム部２１に囲まれていて、フレーム部２１のフレーム部上面２１ａからフレーム部下面２１ｂに至る貫通孔として設けられている。
加速度センサチップ２０は、可動構造体２５を具えている。この可動構造体２５は、梁部２６ａと可動部２６ｂとを有している。可動部２６ｂは、梁部２６ａと一体的につながって可動に設けられている。
フレーム部２１からは、この梁部２６ａが、開口部２３内に突出延在している。この梁部２６ａは肉薄で、しかも細幅にされている。梁部２６ａは、可動部２６ｂの運動時に撓む可撓部である。
梁部２６ａの開口部２３内に突出する先端側には、上述した可動部２６ｂが設けられている。可動部２６ｂは、梁部２６ａにより開口部２３内に吊り下げられていて、かつ開口部２３内に納められている。
この可動部２６ｂの上面２６ｂａの高さは、フレーム部２１及び梁部２６ａの高さとほぼ同一としてあり、また、可動部２６ｂの厚さＡは、フレーム部２１の厚さＢよりも薄くしてある。すなわち、可動部２６ｂは、梁部２６ａにより、開口部２３の中空に支持されている。
可動構造体２５は、例えば、シリコンウェハに作り込まれている。フレーム部２１と梁部２６ａとは、一体的につながって形成されている。このつながっている部分により、フレーム部２１は梁部２６ａを支持し、かつ、梁部２６ａは可動部２６ｂを支持している。
可動部２６ｂは、加速度の計測のため、図３（Ａ）及び（Ｂ）に示す矢印ａ及びｂ方向に運動（変位）できるよう構成する必要がある。従って、可動部２６ｂがフレーム部２１と直接的に接触しないようにするために、及び梁部２６ａによって当該運動が抑制されないようにするために、可動部２６ｂとフレーム部２１との間、及びフレーム部２１及び可動部２６ｂとのつながり部分を除いた梁部２６ａの側縁と可動部２６ｂとの間は、間隙２３ａを以って切り離してある（図３（Ｂ）参照。）。
この例では、可動構造体２５を、４つの部分からなる梁部２６ａと、この梁部２６ａの４つの部分により４方向から支持される可動部２６ｂとを含む構成として説明した。しかしながら、この発明の半導体チップパッケージの構成は、上述の構成例に限定されず、従来公知の加速度センサを含むＭＥＭＳチップが具えるあらゆる可動構造体の構成に適用することができる。例えば、一方向のみから可動部２６ｂを支持する、いわゆる片持ち式等の構成を適用することができる。
図２及び図３（Ａ）及び（Ｂ）に示す構成例では、四角枠状のフレーム部２１のフレーム部上面２１ａ側の各辺の中心から開口部２３内に直角に突出した４つの部分からなる梁部２６ａが設けられている。
可動部２６ｂは、梁部２６ａの突出した４つの部分の先端側で支持されている。可動部２６ｂは、この例では立方体状としてある。すなわち、可動部２６ｂの平面的形状は四角形であって、梁部２６ａは、立方体の上面に相当する四角形の４辺の中央部分でそれぞれつながっている。
図示例では、可動部２６ｂの形状を立方体状とした。しかしながら、これに限定されず想定される加速度、測定条件等に応じた、任意好適な所望の形状とすることができる。
梁部２６ａには、検出素子２７が設けられている。
この検出素子２７は、測定目的とする加速度が測定できる、設計に応じた適当な個数で、好適な位置に設けておけばよい。これら検出素子２７は、可動構造体２５の変位量を検出するための素子である。
検出素子２７は、例示したピエゾ抵抗素子に限定されない。例えば静電容量型等の任意のタイプの加速度センサに適用される、任意好適な検出素子を選択して適宜適用することができる。
さらにピエゾ抵抗素子のそれぞれには、信号を外部に出力するか、又はピエゾ抵抗素子に信号を入力するための配線が接続されている（図示せず。）。この配線には、例えば、従来公知の配線構造を適用できる。また、配線材料としては、アルミニウム（Ａｌ）等の一般的な材料を適用することができる。
フレーム部２１のフレーム部上面２１ａには、複数のフレーム部電極パッド２８が設けられている。このフレーム部電極パッド２８は、フレーム部２１のフレーム部上面２１ａから露出して設けられている。
一般に、半導体チップの表面には、いわゆるパッシベーション膜等の絶縁膜が設けられている。すなわち、このフレーム部電極パッド２８は、このような絶縁膜から露出して、設けられている。
フレーム部電極パッド２８は、梁部２６ａの検出素子２７に、上述した図示しない配線を経て、電気的に接続されている。
フレーム部電極パッド２８上には、既に説明した第１バンプ２２が接続されている。
従って、第１バンプ２２は、フレーム部電極パッド２８、このフレーム部電極パッド２８に接続されている、図示しない配線を経て、検出素子２７と、電気的に接続されている。
第１バンプ２２としては、任意好適なものを使用することができる。第１バンプ２２には、例えば、鉛フリー半田ボール、いわゆるコアボール等を適用することもできる。
第１バンプ２２は、この例では矩形状のフレーム部上面２１ａの辺の端縁に沿って、各辺に５つ、計１６個が設けられている。
第１半導体チップ２０の第１バンプ２２は、好ましくは１個又は２個以上のダミーバンプ２２ａをさらに含むのがよい。ここでいうダミーバンプ２２ａは、パッドと直接的に接続されず電気的には機能しない、すなわち第１半導体チップ２０と導通しないバンプである。
このようなダミーバンプ２２ａを設けることにより、半導体チップの基板への搭載時に、チップのぐらつきをより低減することができるので、第１半導体チップ２０の基板４０への搭載をより安定に行うことができる。また、ダミーバンプ２２ａにより、第１半導体チップ２０と基板４０との接合強度をより向上させることができる。従って、パッケージの信頼性をより高めることができる。
図示例では、ダミーバンプ２２ａは、第１バンプ２２のうち、矩形状のフレーム部上面２１ａの４つの頂角にそれぞれ設けられている。
ダミーバンプ２２ａの配置位置、個数等の条件は、図示例に限定されず、上述した効果を得られる範囲で任意好適なものとすることができる。
（第１半導体チップの構成例２）
次に、この発明の半導体チップパッケージに適用して好適な第１半導体チップの構成例（２）につき、図４、図５（Ａ）及び（Ｂ）を参照して説明する。
図４は、この発明の加速度センサチップパッケージに適用して好適な加速度センサチップを上面側からみた、構成要素を説明するための概略的な平面図である。
図５（Ａ）は、図４のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。図５（Ｂ）は、図４のＢ−Ｂ’で示した一点鎖線で切断した切り口を示す模式的な図である。
図４、図５（Ａ）及び（Ｂ）に示すように、この例の加速度センサチップ２０は、既に説明した構成例（１）の構成に加えて、閉環状の接着材２９をさらに有していることを特徴としている。この閉環状の接着材２９の構成以外の構成については、上述した第１半導体チップの構成例（１）と変わるところがないので、これらについては同一番号を付して示し、その詳細な説明は省略する。
閉環状の接着材２９は、第１バンプ２２の一部分、すなわちこの例では第１バンプ２２の頂面２２ｂを露出させ、かつバンプ２２の側面を覆って設けられている。閉環状の接着材２９は、フレーム部２１のフレーム部上面２１ａの端縁に沿って一続きに設けられている。
この閉環状の接着材２９としては、従来公知のフィルム状の接着材である例えばＮＣＦ（Ｎｏｎ−Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）又はＡＣＦ（異方導電性フィルム）を使用することができる。
（半導体チップパッケージの製造方法）
次に、図１〜５を参照して、上述した半導体チップパッケージ１０の製造方法について説明する。
なお、半導体チップパッケージ１０の既に説明した構成要素についての詳細な説明は原則として省略する。
まず、ＭＥＭＳチップである第１半導体チップ２０を準備する。ＭＥＭＳチップである第１半導体チップ２０の製造工程は、後述するダミーバンプ２２ａ及び閉環状の接着材２９（図４、図５（Ａ）及び（Ｂ）参照。）の形成工程を除き、従来公知の任意好適な製造工程を適用することができる。すなわち、この発明に特有の構成であるダミーバンプ２２ａ及び閉環状の接着材２９の説明を除き、ＭＥＭＳチップ自体の製造工程についてはこの発明の要旨ではないのでその詳細な説明は省略する。
第１半導体チップ２０に、既に説明したダミーバンプ２２ａを設けている場合には、ダミーバンプ２２ａは、ダミーバンプ２２ａ以外の第１バンプ２２の形成と同時に同様の工程により形成することができる。このとき、ダミーバンプ２２ａは、好ましくは、従来公知のいわゆるメッキ法、蒸着法、転写法等の任意好適なバンプ形成工程により、形成すればよい。
第１半導体チップ２０に、図４及び５を参照して説明した閉環状の接着材２９を設けてある場合には、この接着材２９、すなわち既に説明した例えばＮＣＦ又はＡＣＦをフレーム部上面２１ａに、あらかじめ貼り付けておけばよい。この接着材２９の貼り付けは、接着材２９を予備加熱しつつ行い、しかも複数の第１バンプ２２の配列を一続きに、かつこれらの頂面２２ｂを露出させて覆って行う。
次に、既に説明した構成を有する第２半導体チップ３０及び基板４０を準備する。
次いで、基板４０の第１主表面４０ａ上に、第１及び第２半導体チップ２０及び３０を搭載する。このとき、基板４０の電極パッド４２と第１及び第２バンプ２２及び３２それぞれとを接続する。すなわち、第１及び第２半導体チップ２０及び３０それぞれは、第１主表面４０ａ側に、互いに並列に搭載される。具体的には、第１及び第２半導体チップ２０及び３０は、従来公知のリフロー工程等の任意好適な工程により、基板４０上に搭載すればよい。また、第１半導体チップ２０が閉環状の接着材２９を有する場合には、第１半導体チップ２０の基板４０への搭載工程は、熱圧着工程により行えばよい。このとき、第１半導体チップ２０が基板４０上に搭載されている状態、すなわち、第１半導体チップ２０と基板４０とを接着している閉環状の接着材２９を接着材封止部２９とも称する。この場合には、この閉環状の接着材２９、すなわち、接着材封止部２９により、フレーム部２１及び基板４０の第１主表面４０ａの間に閉空間が画成される。すなわち、第１半導体チップ２０の可動構造体は、作動可能な状態でこの閉空間内に封止される。
このような工程とすれば、第１半導体チップ２０の基板４０への搭載とＭＥＭＳチップである第１半導体チップ２０が具える可動構造体の封止を同時に行うことができる。
また、第１半導体チップ２０のフレーム部２１と基板４０の第１主表面４０ａとの間隙を閉空間として封止する閉環状の第１封止部５０（図１（Ａ）及び（Ｂ）参照。）を形成する。第１封止部５０は、フレーム部２１の側面から第１主表面４０ａに至って、第１半導体チップ２０の複数の第１バンプ２２の配列を一続きに囲むように封止する。この第１封止部５０の形成工程は、例えば、従来公知の構成を有するディスペンサを用いたいわゆるディスペンス法により、樹脂材料を供給することにより形成すればよい。なお、この工程は、第１半導体チップ２０が閉環状の接着材２９を有する場合には不要である。
次に、基板４０の第１主表面４０ａ上の構造を第２封止部６０により封止する。第２封止部６０は、第１半導体チップ２０、第２半導体チップ３０、第１封止部５０及び第１主表面４０ａを覆うように形成して封止する。このとき、第１半導体チップ２０の可動部は、上述したように第１封止部５０が画成する閉空間に封止された状態が維持されている。
また、接着材封止部２９が形成されている場合には、第２封止部６０を第１半導体チップ２０の可動部が作動できるように、第１半導体チップ２０、第２半導体チップ３０、接着材封止部２９及び第１主表面４０ａを覆うように形成して封止する。これにより可動部は、接着材封止部２９が基板４０の第１主表面４０ａと第１半導体チップ２０との間隙に画成する閉空間に封止された状態が維持されている。
第２封止部６０は、例えば、エポキシ系のモールド樹脂や液状封止材といった封止樹脂材料を用いて形成すればよい。この封止工程は、従来公知の例えば、ディスペンサによる注入方式、トランスファモールド方式又は印刷方式にて行えばよい。
このような製造工程とすれば、上述した構成を有する半導体チップパッケージを極めて効率的に製造することができる。
〈第２の実施の形態〉
（半導体チップパッケージの構成）
図６（Ａ）及び（Ｂ）を参照して、この発明の第２の実施の形態の構成例につき説明する。
図６（Ａ）は、第２の実施の形態の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図である。図６（Ｂ）は、図６（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。
この実施の形態の半導体チップパッケージ１０は、半導体チップが搭載される基板として、いわゆるセラミックヘッダを適用することを特徴としている。このセラミックヘッダ以外の構成要素については、既に説明した第１の実施の形態の構成と何ら変わるところがない。従って、セラミックヘッダの構成要素を含め、第１の実施の形態と同様の構成については、同一番号を付してその詳細な説明を省略する。
ここでいうセラミックヘッダとは、半導体チップを納めて搭載する凹部を有するセラミック基板、すなわち容器状のセラミック基板である。
図６（Ｂ）に示すように、セラミックヘッダ４０は、図１を参照して説明した基板（４０）の構成に、凹部４９ａを画成する側壁部４９を付加した形態を有している。すなわち、側壁部４９は、第１主表面４０ａの端縁領域４０ａａに設けられている。
ここでいう端縁領域４０ａａとは、第１主表面４０ａ上に搭載される第１及び第２半導体チップ２０及び３０の端縁よりも外側、すなわち搭載された第１及び第２半導体チップ２０及び３０それぞれの端縁と側壁部４９とに挟まれることになる領域である。また、端縁領域４０ａａより内側の第１及び第２半導体チップ２０及び３０が搭載される容器の内底面に相当する領域は内側領域４０ａｂとも称される。
側壁部４９は、端縁領域４０ａａに、第１主表面４０ａに対して垂直方向に直立して設けられている。図６（Ａ）に示すように、側壁部４９は、内側領域４０ａｂを一続きに囲む閉環状に設けられている。
内側領域４０ａｂには、第１の実施の形態の基板４０の構成と同様に、第１配線層４１、電極パッド４２、第１絶縁膜４３、外部端子４４、第２配線層４５、第２絶縁膜４６、スルーホール４７及び埋込みコンタクト４８等が設けられている。
以下、この実施の形態の半導体チップパッケージ１０の構成につき、具体的に説明する。なお、この例では、既に説明した閉環状の接着材２９を有する第１半導体チップ２０がセラミックヘッダ４０に搭載される構成を説明する。しかしながら、この実施の形態の半導体チップパッケージ１０の構成は、この例に限定されず、第１の実施の形態と同様に、第１封止部５０（図１参照。）を設ける構成とすることもできる。
半導体チップパッケージ１０は、第１半導体チップ２０を含んでいる。第１半導体チップ２０は、図４及び図５を用いて説明した構成を有している。すなわち、第１半導体チップ２０は、複数の第１バンプ２２を有している。これら複数の第１バンプ２２は、上面２０ａの端縁に沿って配列されている。下面２０ｂ上には、可動構造体を保護するために、ガラス板２４を設けてある。
また、半導体チップパッケージ１０は、第２半導体チップ３０を含んでいる。第２半導体チップ３０は、第１表面３０ａ及びこの第１表面３０ａと対向する第２表面３０ｂを有している。第２半導体チップ３０は、第１表面３０ａ側に、この第１表面３０ａの端縁に沿って配列されている複数の第２バンプ３２を有している。
半導体チップパッケージ１０は、セラミックヘッダ４０を含んでいる。セラミックヘッダ４０に特徴的な構成は上述したとおりである。
セラミックヘッダ４０は、第１主表面４０ａ及びこの第１主表面４０ａと対向する第２主表面４０ｂを有している。また、セラミックヘッダ４０は、第１主表面４０ａ側に設けられている複数の電極パッド４２を有している。これら複数の電極パッド４２の配置位置及び個数は、電極パッド４２に接続される第１及び第２半導体チップ２０及び３０の第１及び第２バンプ２２及び３２に合わせて設定すればよい。
さらにセラミックヘッダ４０は、複数の外部端子４４を有している。外部端子４４は、第２主表面４０ｂ側に設けられている。
この例では、セラミックヘッダ４０は、単層の配線構造を有するものとして図示してあるが、いわゆる多層配線構造を有していてももちろんよい。セラミックヘッダ４０は、複数の配線部を含む第１配線層４１を有している。この第１配線層４１上には、第１配線層４１を覆って、第１絶縁膜４３が設けられている。この第１絶縁膜４３には、開口部が設けられていて、第１配線層４１の配線部の一部分を露出させている。この第１配線層４１の露出部分は電極パッド４２とされている。電極パッド４２は、この例では第１半導体チップ接続用パッド４２ａ及び第２半導体チップ接続用パッド４２ｂを含んでいる。
セラミックヘッダ４０は複数の配線部を含む第２配線層４５を有している。第２配線層４５上には、この第２配線層４５を覆って、第２絶縁膜４６が設けられている。この第２絶縁膜４６には、開口部が設けられていて、第２配線層４５の配線部の一部分を露出させている。この第２配線層４５の露出部分は外部端子４４とされている。
第１及び第２半導体チップ２０及び３０は、セラミックヘッダ４０上に搭載されている。第１及び第２半導体チップ２０及び３０は、第１主表面４０ａ側に、互いに並列させて、すなわち、上面側からみたときに互いの輪郭が重ならないように搭載されている。また、第１及び第２半導体チップ２０及び３０は、側壁部４９に囲まれる内側領域４０ａｂ内に配置されて搭載される。すなわち、第１及び第２半導体チップ２０及び３０は、側壁部４９の高さより低くなるように、凹部４９ａ内に納められて搭載されている。
第１半導体チップ２０の第１バンプ２２及び第２半導体チップ３０の第２バンプ３２は、それぞれ電極パッド４２と対向して直接的に、いわゆるフリップチップ接続により接続されている。
この例では、第１半導体チップ２０が閉環状の接着材２９を有している。従って、この閉環状の接着材２９、すなわち、接着材封止部２９により、第１半導体チップ２０の上面２０ａ及び基板４０の第１主表面４０ａ間に閉空間が画成される。従って、第１半導体チップ２０の可動構造体は、作動可能な状態でこの閉空間内に封止される。
半導体チップパッケージ１０は、第２封止部６０を具えている。第２封止部６０は、第１半導体チップ２０及び基板４０の間隙であって、接着材封止部２９が画成する空隙領域を除き、第１半導体チップ２０、第２半導体チップ３０、及び基板４０の第１主表面４０ａ上を覆って封止している。第２封止部６０は、従来公知の任意好適な液状樹脂等を適用することができる。
このようなパッケージとすれば、複数個の半導体チップをセラミックヘッダの凹部内に納め、かつ互いに並列させてパッケージ化するので、その厚みを、より薄型化することができる。また、セラミックヘッダと半導体チップとは、いわゆるフリップチップ接続により接続される。これにより、半導体チップパッケージの顕著な小型化が実現される。また、いわゆるセラミックヘッダは剛性が非常に高い。従って、衝撃、すなわち応力に対して脆弱な半導体チップの可動構造体をより効果的に保護することができる。
第２の実施の形態の半導体チップパッケージ１０の製造方法については、基板をいわゆるセラミックヘッダとする以外に、第１の実施の形態と変わるところがないので、その詳細な説明を省略する。
（Ａ）は、第１の実施の形態の半導体チップパッケージを上面側からみた、構成要素を説明するための概略的な平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。 この発明の加速度センサチップパッケージに適用して好適なＭＥＭＳチップの構成要素を説明するための概略的な説明図である。 （Ａ）及び（Ｂ）は、図２のＡ−Ａ’及びＢ−Ｂ’で示した一点鎖線で切断した切り口を、それぞれ示す模式的な図である。 この発明の加速度センサチップパッケージに適用して好適なＭＥＭＳチップの構成要素を説明するための概略的な説明図である。 （Ａ）及び（Ｂ）は、図２のＡ−Ａ’及びＢ−Ｂ’で示した一点鎖線で切断した切り口を、それぞれ示す模式的な図である。 （Ａ）は、第２の実施の形態の加速度センサチップパッケージを上面側からみた、構成要素を説明するための概略的な平面図であり、（Ｂ）は、（Ａ）のＡ−Ａ’で示した一点鎖線で切断した切り口を示す模式的な図である。 従来技術の説明図である。
符号の説明
１０：半導体チップパッケージ
２０：第１半導体チップ
２０ａ：上面
２０ｂ：下面
２１：フレーム部
２１ａ：フレーム部上面
２１ｂ：フレーム部下面
２２：第１バンプ
２２ａ：ダミーバンプ
２２ｂ：頂面
２３：開口部
２４：ガラス板
２５：可動構造体
２６ａ：梁部
２６ｂ：可動部
２７：検出素子
２８：フレーム部電極パッド
２９：閉環状の接着材
３０：第２半導体チップ
３０ａ：第１表面
３０ｂ：第２表面
３２：第２バンプ
４０：基板（セラミックヘッダ）
４０ａ：第１主表面
４０ａａ：端縁領域
４０ａｂ：内側領域
４０ｂ：第２主表面
４０Ｘ：基材
４０Ｘａ：表面
４０Ｘｂ：裏面
４１：第１配線層
４２：電極パッド
４２ａ：第１半導体チップ接続用パッド
４２ｂ：第２半導体チップ接続用パッド
４３：第１絶縁膜
４３ａ：表面
４４：外部端子
４５：第２配線層
４６：第２絶縁膜
４６ｂ：表面
４７：スルーホール
４８：埋込みコンタクト
４９：側壁部
４９ａ：凹部
５０：第１封止部
６０：第２封止部
１１６：封止基板
１３０：保護カバー
１４０：閉空間

Claims (11)

  1. 上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に、前記上面の端縁に沿って配列されている複数の第１バンプを有するＭＥＭＳチップである第１半導体チップと、
    第１表面及び該第１表面と対向する第２表面を有しており、前記第１表面側に、該第１表面の端縁に沿って配列されている複数の第２バンプを有する第２半導体チップと、
    第１主表面及び該第１主表面と対向する第２主表面を有し、前記第１及び第２半導体チップが、前記第１主表面側に、互いに並列に搭載される基板であって、前記第１主表面側に設けられていて、前記第１又は第２バンプと対向して直接的に接続されている複数の電極パッド及び該電極パッドと接続されており、前記第２主表面側に設けられている外部端子を有する当該基板と、
    前記フレーム部及び前記基板間の間隙を、複数の前記第１バンプの配列を囲んで封止している閉環状の第１封止部と、
    前記第１半導体チップ、前記第２半導体チップ、前記第１封止部及び前記第１主表面を覆って封止している第２封止部と
    を具え、
    前記第１半導体チップの前記第１バンプは、前記電極パッドと電気的に接続されない、１個又は２個以上のダミーバンプをさらに含んでいる
    ことを特徴とする半導体チップパッケージ。
  2. 前記第１半導体チップは、前記上面から前記下面に至る開口部を画成する前記フレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められており、前記梁部により可動に支持されている前記可動部を含む前記可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されている複数の前記第１バンプを有する加速度センサチップであることを特徴とする請求項１に記載の半導体チップパッケージ。
  3. 前記第１半導体チップは、前記第１バンプの一部分を露出させかつ前記下面の端縁部に沿って前記下面に設けられている閉環状の接着材をさらに有しており、
    前記第１封止部の代わりに、前記接着材が前記フレーム部及び前記基板を接着して形成する接着材封止部と、
    前記第１半導体チップ、前記第２半導体チップ、前記接着材封止部及び前記第１主表面を覆って封止している第２封止部と
    を具えていることを特徴とする請求項１に記載の半導体チップパッケージ。
  4. 前記第２半導体チップは、前記第１半導体チップの動作を制御する制御チップであることを特徴とする請求項１〜３のいずれか一項に記載の半導体チップパッケージ。
  5. 前記基板は、前記第１主表面の端縁領域であって、前記電極パッドの配列よりも外側である領域に、前記第１主表面に対して垂直方向に直立して、前記第１主表面の内側領域を囲んで凹部を画成する側壁部をさらに有しているセラミックヘッダであることを特徴とする請求項１〜４のいずれか一項に記載の半導体チップパッケージ。
  6. 上面及び該上面と対向する下面を有していて、前記上面から前記下面に至る開口部を画成するフレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められており、前記梁部により可動に支持されている可動部を含む可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されており、前記フレーム部の前記上面側に、前記上面の端縁に沿って配列されていて、電気的には機能しないダミーバンプを１個又は２個以上含む複数の第１バンプを有している、ＭＥＭＳチップであることを特徴とする半導体チップ。
  7. 前記第１バンプの一部分を露出させかつ前記フレーム部の前記上面の端縁に沿って設けられている閉環状の接着材をさらに具えていることを特徴とする請求項６に記載の半導体チップ。
  8. 上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に、前記上面の端縁に沿って配列されている複数の第１バンプを有するＭＥＭＳチップである第１半導体チップを準備する工程と、
    第１表面及び該第１表面と対向する第２表面を有していて、前記第１表面側に、該第１表面の端縁に沿って配列されている複数の第２バンプを有する第２半導体チップを準備する工程と、
    第１主表面及び該第１主表面と対向する第２主表面を有し、前記第１主表面側に設けられていて、前記第１又は第２バンプと対向して直接的に接続される複数の電極パッド及び該電極パッドと接続されている前記第２主表面側に設けられている外部端子を有する基板を準備する工程と、
    前記基板上に、該基板の電極パッドと前記第１又は第２バンプとを接続し、前記第１及び第２半導体チップを、前記第１主表面側に、互いに並列に搭載する工程と、
    前記第１半導体チップの前記フレーム部及び前記基板間の間隙を、複数の前記第１バンプの配列を囲む閉環状の第１封止部を形成して、封止する工程と、
    前記第１半導体チップ、前記第２半導体チップ、前記第１封止部及び前記第１主表面を覆う第２封止部を形成して封止する工程と
    を含み、
    前記第１半導体チップを準備する工程で準備される前記第１半導体チップの前記第１バンプは、前記電極パッドと電気的に接続されない、１個又は２個以上のダミーバンプをさらに含んでいる
    ことを特徴とする半導体チップパッケージの製造方法。
  9. 上面及び該上面と対向する下面を有するフレーム部、該フレーム部内に設けられている可動部を含む可動構造体、前記フレーム部の前記上面側に、前記上面の端縁に沿って配列されている複数の第１バンプ、及び該第１バンプの一部分を露出させかつ前記上面の端縁に沿って前記上面に設けられている閉環状の接着材を有する第１半導体チップを準備する工程と、
    第１表面及び該第１表面と対向する第２表面を有していて、前記第１表面側に、該第１表面の端縁に沿って配列されている複数の第２バンプを有する第２半導体チップを準備する工程と、
    第１主表面及び該第１主表面と対向する第２主表面を有し、前記第１主表面側に設けられており、前記第１又は第２バンプと対向して直接的に接続される複数の電極パッド及び該電極パッドと接続されており、前記第２主表面側に設けられている外部端子を有する基板を準備する工程と、
    前記基板上に、該基板の電極パッドと前記第１又は第２バンプとを接続し、前記第１及び第２半導体チップを、前記第１主表面側に、互いに並列に搭載する工程であって、前記第１半導体チップを、前記閉環状の接着材が前記フレーム部及び前記基板を接着する閉環状の接着材封止部となるよう搭載する工程と、
    前記第１半導体チップ及び前記基板の間隙であって、前記接着材封止部が画成する領域を除き、前記第１半導体チップ、前記第２半導体チップ、前記接着材封止部及び前記第１主表面を覆う第２封止部を形成して封止する工程と
    を含み、
    前記第１半導体チップを準備する工程で準備される前記第１半導体チップの前記第１バンプは、前記電極パッドと電気的に接続されない、１個又は２個以上のダミーバンプをさらに含んでいる
    ことを特徴とする半導体チップパッケージの製造方法。
  10. 前記第１半導体チップを準備する工程は、前記上面から前記下面に至る開口部を画成する前記フレーム部、該フレーム部から前記開口部内に延在している梁部及び前記開口部内に納められていて、前記梁部により可動に支持されている前記可動部を含む前記可動構造体、当該可動構造体の変位を検出する検出素子、及び該検出素子と電気的に接続されている複数の前記第１バンプを有する加速度センサチップを準備する工程であることを特徴とする請求項８又は９に記載の半導体チップパッケージの製造方法。
  11. 前記基板を準備する工程は、前記第１主表面の端縁領域であって、前記電極パッドの配列よりも外側である領域に、前記第１主表面に対して垂直方向に直立して、前記第１主表面の内側領域を囲んで凹部を画成する側壁部をさらに有しているセラミックヘッダを準備する工程であることを特徴とする請求項８〜１０のいずれか一項に記載の半導体チップパッケージの製造方法。
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