TW201503298A - 半導體封裝件及其製法 - Google Patents

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Abstract

一種半導體封裝件及其製法，該半導體封裝件係包括封裝基板；接置並電性連接至該封裝基板上之封裝單元，且包括：中介板；覆晶接置於該中介板上之半導體晶片；及形成於該中介板上之第一封裝膠體，以包覆該半導體晶片；以及形成於該封裝基板上之第二封裝膠體，以包覆該封裝單元。本發明係可節省半導體封裝件之製程時間，並增進最終產品良率。

Description

半導體封裝件及其製法
本發明係有關於一種半導體封裝件及其製法，尤指一種具有中介板的半導體封裝件及其製法。
覆晶(flip chip)技術由於具有縮小晶片封裝面積及縮短訊號傳輸路徑等優點，目前已經廣泛應用於晶片封裝領域，例如晶片尺寸構裝(Chip Scale Package，CSP)、晶片直接貼附(Direct Chip Attached，DCA)封裝以及多晶片模組(Multi-Chip Module，MCM)封裝等封裝型態，其均利用覆晶技術於封裝製程中。
在覆晶封裝製程中，由於體積較小的半導體晶片與線路基板間之熱膨脹係數的差異甚大，因此半導體晶片外圍的導電凸塊無法良好接合至線路基板上對應的電性接點(半導體晶片體積較小時，其導電凸塊體積相對較小，故與線路基板之接著強度變小)，使得導電凸塊易自線路基板上剝離。
另一方面，隨著半導體晶片上的積體電路之積集度的增加，體積較小的半導體晶片與線路基板之間的熱膨脹係 數不匹配(mismatch)所產生的熱應力(thermal stress)與翹曲(warpage)現象也日漸嚴重，導致半導體晶片與線路基板之間的可靠度(reliability)下降，並且造成信賴性測試的失敗。
為了解決上述問題，遂有如第1圖所示之半導體封裝件提出。如圖所示，其係於一整片矽晶圓中形成矽穿孔(Through silicon via，TSV)111，再於該矽晶圓供半導體晶片接置之一側形成線路重佈層12及於供基板接置之一側(相對於供半導體晶片接置之側)之表面形成有銲球13，以在切單後，形成複數矽中介板(Si interposer)11，之後，藉由複數凸塊18將半導體晶片14接置於各該矽中介板11上，再於該半導體晶片14與矽中介板11之間充填底膠15，將該矽中介板11接置於基板16上後，充填底膠17於該矽中介板11與基板16之間，最後，植接複數銲球19於該基板16之底面，而完成具矽中介板之半導體封裝件。由於該矽中介板11與半導體晶片14的材質相近，因此可以有效避免熱膨脹係數不匹配所產生的問題。
此外，習知封裝基板最小之線寬/線距只可做到12/12μm，而當半導體晶片的I/O數增加時，以習知封裝基板之線寬/線距並無法在同樣面積內對應電性連接，故須加大封裝基板面積以提高佈線密度，方可接置高I/O數之半導體晶片；然而，矽中介板11與半導體晶片14接置之一側係以半導體晶圓製程製作出線路，該半導體晶片14與該線路連接之接點或線路亦以半導體晶圓製程所形成，故能以半導體製程形成3/3μm或以下之線寬/線距。因而，該矽中 介板11可在不放大面積的情況下，容置複數半導體晶片14。
再者，相較於直接將體積較小之半導體晶片接置於基板之習知技術，前述半導體封裝件係以矽中介板11做為轉接板，且該矽中介板11係使用半導體製程形成與該半導體晶片14相近之細線寬/線距，因此能將高I/O數與細線寬/線距之半導體晶片14接置至該矽中介板11，以藉該矽中介板11連接至基板16，而能縮小整體半導體封裝件之體積，且該矽中介板11之細線寬/線距特性能使電性連接距離縮短，所以亦能增進整體電性傳輸速度。
習知之矽中介板供接置半導體晶片之表面(定義為前表面)會因半導體晶片之I/O數多，須於該前表面佈設較多層之線路重佈層(redistribution layer，RDL)，以提供複數半導體晶片之間電性連接之用及將半導體晶片的電極墊之電性扇出(fan out)，例如半導體晶片有1000個電性接點，而藉由該前表面之線路重佈層扇出後僅會連接至該中介板的800個電性接點，半導體晶片的剩餘200個電性接點係用於半導體晶片與半導體晶片間電性互聯之用；且由於該封裝基板之線寬/線距遠較半導體晶片的電極墊之間距為大，故該中介板連接封裝基板之表面(定義為後表面)有可能不佈設線路重佈層或是線路重佈層之佈設層數會較佈設於該前表面上者為少。
現今3D-IC所發展出之CoC或CoS製程，其矽中介板都需經晶粒切割(Die saw)，再篩選出已知良好晶粒(known good die，KGD)，才能進行封裝作業，且雙面均有線路重佈層的矽中介板在機械切割時易產生碎屑；同時，CoWoS在未完成之矽中介板上進行堆疊，除了多道矽中介板背側的高溫製程外，還須完成最終封裝後才可測試，而增加整體成本。
因此，如何避免上述習知技術中之種種問題，實已成為目前亟欲解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種半導體封裝件，係包括：封裝基板；封裝單元，係接置並電性連接至該封裝基板上，且包括：中介板；半導體晶片，係覆晶接置於該中介板上；及第一封裝膠體，係形成於該中介板上，以包覆該半導體晶片；以及第二封裝膠體，係形成於該封裝基板上，以包覆該封裝單元。
於前述之半導體封裝件中，該半導體晶片未與該中介板相接之表面係外露於該第一封裝膠體之頂面及外露於該第二封裝膠體之頂面。
上述之半導體封裝件中，該半導體晶片係通過晶粒測試，該中介板的至少一表面則具有線路重佈層。
所述之半導體封裝件中，該第一封裝膠體的側表面係齊平於該中介板的側表面，且該第二封裝膠體的側表面係齊平於該封裝基板的側表面。
本發明復提供一種半導體封裝件之製法，係包括：將複數半導體晶片覆晶接置於一中介板上；於該中介板上形 成包覆該等半導體晶片的第一封裝膠體；進行第一次切單步驟，以成為複數封裝單元；將該等封裝單元接置並電性連接至一封裝基板上；以及於該封裝基板上形成包覆該等封裝單元的第二封裝膠體。
於本發明之半導體封裝件之製法中，於形成該第二封裝膠體之後，復包括進行第二次切單步驟，使該半導體晶片未與該中介板相接之表面係外露於該第一封裝膠體之頂面。
於前述之半導體封裝件之製法中，該半導體晶片未與該中介板相接之表面亦係外露於該第二封裝膠體之頂面。
所述之製法中，該半導體晶片係通過晶粒測試，該中介板的至少一表面則具有線路重佈層。
又於前述之製法中，外露於該半導體晶片未與該中介板相接之表面之方式係以研磨為之。
由上可知，因為本發明係以一次性之包覆封裝膠體的方式來取代多次性之填充底膠的方式，所以可節省製程時間；此外，本發明係於包覆封裝膠體後才進行切單步驟，能避免切割時中介板產生碎屑或半導體晶片脫離中介板之情形；再者，本發明能直接使用通過晶粒測試之已知良好晶粒(KGD)來封裝，而能提高最終半導體封裝件之良率。
11‧‧‧矽中介板
111‧‧‧矽穿孔
12‧‧‧線路重佈層
13、19‧‧‧銲球
14、21‧‧‧半導體晶片
15、17‧‧‧底膠
16‧‧‧基板
18‧‧‧凸塊
2‧‧‧封裝單元
20‧‧‧中介板
201‧‧‧導電通孔
22‧‧‧第一封裝膠體
3‧‧‧半導體封裝件
30‧‧‧封裝基板
31‧‧‧第二封裝膠體
第1圖所示者係習知之半導體封裝件之剖視圖；以及第2A至2E圖所示者係本發明之半導體封裝件及其製法的剖視圖，其中，第2B’圖係第2B圖之另一實施態樣， 第2D’圖係第2D圖之另一實施態樣。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「頂」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖所示者，係本發明之半導體封裝件及其製法的剖視圖，其中，第2B’圖係第2B圖之另一實施態樣，第2D’圖係第2D圖之另一實施態樣。
如第2A圖所示，將複數半導體晶片21覆晶接置於一中介板(interposer)20上，各該半導體晶片21係為已知良好晶粒(known good die，KGD)，且該中介板20具有複數貫穿兩表面的導電通孔201，該中介板20的至少一表面上並可視需要地具有線路重佈層(RDL)(未圖示)。
如第2B圖所示，於該中介板20上形成包覆該等半導體晶片21的第一封裝膠體22，令該半導體晶片21未與該中介板20相接之表面(非作用面)外露於該第一封裝膠體22之頂面，其中，外露於該半導體晶片21之非作用面之方式可令用以模壓該第一封裝膠體22之模具頂靠至該半導體晶片21之非作用面，或者，可先令形成之該第一封裝膠體22覆蓋該半導體晶片21之非作用面(如第2B’圖所示)，再研磨移除該半導體晶片21之非作用面上的第一封裝膠體22；接著，進行第一次切單步驟，以形成出複數封裝單元2。
或者，如第2B’圖所示，在該第一封裝膠體22覆蓋該半導體晶片21之非作用面的情況下進行第一次切單等後續步驟，惟後續步驟將僅例示第2B圖之情況。
如第2C圖所示，將該等封裝單元2接置並電性連接至一封裝基板30上，且該封裝基板30可為條狀(strip)形式。
如第2D圖所示，於該封裝基板30上形成包覆該等封裝單元2的第二封裝膠體31，令該半導體晶片21未與該中介板20相接之表面(非作用面)係外露於該第二封裝膠體31之頂面，其中，外露於該半導體晶片21之非作用面之方式可令用以模壓該第二封裝膠體31之模具頂靠至該半導體晶片21之非作用面，或者，可先令形成之該第二封裝膠體31覆蓋該半導體晶片21之非作用面(如第2D’圖所示)，再研磨移除該半導體晶片21之非作用面上的第二 封裝膠體31；再進行第二次切單步驟，即得到如第2E圖所示之半導體封裝件3。
或者，如第2D’圖所示，在該第二封裝膠體31覆蓋該半導體晶片21之非作用面的情況下進行第二次切單步驟。
本發明復揭露一種半導體封裝件3，係包括：封裝基板30；封裝單元2，係接置並電性連接至該封裝基板30上，且包括：中介板20；半導體晶片21，係覆晶接置於該中介板20上；及第一封裝膠體22，係形成於該中介板20上，以包覆該半導體晶片21；以及第二封裝膠體31，係形成於該封裝基板30上，以包覆該封裝單元2。
前述之半導體封裝件中，該半導體晶片21未與該中介板20相接之表面係外露於該第一封裝膠體22之頂面及外露於該第二封裝膠體31之頂面。
於上述之半導體封裝件中，該半導體晶片21係為已知良好晶粒(known good die，KGD)，且該中介板20的至少一表面係具有線路重佈層。
所述之半導體封裝件中，該第一封裝膠體22的側表面係齊平於該中介板20的側表面，且該第二封裝膠體31的側表面係齊平於該封裝基板30的側表面。
要補充說明的是，本發明之半導體封裝件之第一封裝膠體或第二封裝膠體係可選擇性地覆蓋或不覆蓋於該半導體晶片之非作用面上，第2E圖所示者僅為較佳之實施例，而非用以限制本發明之權利範圍。
綜上所述，相較於習知技術，由於本發明係以一次性 之包覆封裝膠體的方式來取代多次性之填充底膠的方式，故能節省製程時間；此外，本發明係於包覆封裝膠體後才進行切單步驟，能避免切割時之中介板產生碎屑或半導體晶片脫離中介板之情形；再者，本發明能直接使用已知良好晶粒(KGD)來封裝，而提高最終半導體封裝件之良率。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧封裝單元
20‧‧‧中介板
201‧‧‧導電通孔
21‧‧‧半導體晶片
22‧‧‧第一封裝膠體
3‧‧‧半導體封裝件
30‧‧‧封裝基板
31‧‧‧第二封裝膠體

Claims (14)

  1. 一種半導體封裝件，係包括：封裝基板；封裝單元，係接置並電性連接至該封裝基板上，且該封裝單元包括：中介板；半導體晶片，係覆晶接置於該中介板上；及第一封裝膠體，係形成於該中介板上，以包覆該半導體晶片；以及第二封裝膠體，係形成於該封裝基板上，以包覆該封裝單元。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體晶片未與該中介板相接之表面係外露於該第一封裝膠體之頂面。
  3. 如申請專利範圍第2項所述之半導體封裝件，其中，該半導體晶片未與該中介板相接之表面係外露於該第二封裝膠體之頂面。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該半導體晶片係通過晶粒測試。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該中介板的至少一表面係具有線路重佈層。
  6. 如申請專利範圍第1項所述之半導體封裝件，其中，該第一封裝膠體的側表面係齊平於該中介板的側表面。
  7. 如申請專利範圍第1項所述之半導體封裝件，其中，該第二封裝膠體的側表面係齊平於該封裝基板的側表面。
  8. 一種半導體封裝件之製法，係包括：將複數半導體晶片覆晶接置於一中介板上；於該中介板上形成包覆該等半導體晶片的第一封裝膠體；進行第一次切單步驟，以形成複數封裝單元；將該等封裝單元接置並電性連接至一封裝基板上；以及於該封裝基板上形成包覆該等封裝單元的第二封裝膠體。
  9. 如申請專利範圍第8項所述之半導體封裝件之製法，於形成該第二封裝膠體之後，復包括進行第二次切單步驟。
  10. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該半導體晶片未與該中介板相接之表面係外露於該第一封裝膠體之頂面。
  11. 如申請專利範圍第10項所述之半導體封裝件之製法，其中，該半導體晶片未與該中介板相接之表面係外露於該第二封裝膠體之頂面。
  12. 如申請專利範圍第10或11項所述之半導體封裝件之製法，其中，外露於該半導體晶片未與該中介板相接之表面之方式係以研磨為之。
  13. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該半導體晶片係通過晶粒測試。
  14. 如申請專利範圍第8項所述之半導體封裝件之製法，其中，該中介板的至少一表面係具有線路重佈層。
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