JP2013538445A - 埋め込み構造およびその製造方法 - Google Patents

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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
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    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Abstract

【解決手段】本開示の実施形態は、第１ダイを用意する段階と、第１ダイを基板の層に取り付ける段階とを備える方法を提供する。第１ダイは、第１ダイの電気信号をルーティングするボンドパッドを有する面を持つ。本方法は、基板の１つ以上の更なる層を形成して第１ダイを基板に埋め込む段階と、第２ダイを１つ以上の更なる層に結合する段階とをさらに備え、第２ダイは、第２ダイの電気信号をルーティングするボンドパッドを有する面を持つ。第２ダイは、第１ダイと第２ダイとの間で電気信号がルーティングされるように、１つ以上の更なる層に結合される。
【選択図】図１Ａ

Description

本開示の実施形態は、集積回路の分野に関し、特に、基板に埋め込まれる構造の技術、構造、および構成、ならびに基板に構造が埋め込まれたパッケージング配列に関する。
［関連出願の相互参照］
本開示は、２０１０年７月２０日に出願された米国仮特許出願第６１／３６６，１３６号および２０１０年７月２８日に出願された米国仮特許出願第６１／３６８，５５５号の優先権を主張し、当該出願の明細書の全体を、本明細書と一貫しない項目を除いて、本明細書にあらゆる目的において参照として組み込む。本願は、２０１１年３月１６日に出願された米国特許出願第１３／０４９，５５０号に関連し、当該出願の明細書の全体を、本明細書と一貫しない項目を除いて、本明細書にあらゆる目的において参照として組み込む。
本項目において提供される背景についての記載は、開示内容の背景を全般的に提示することを目的とする。本願において名前を提示された発明者の本背景技術の項目に記載される仕事と、出願時に先行技術としての条件を満たさない本記載の側面とは、明示的にも黙示的にも本開示内容に対する先行技術と自認するものでない。
通常、多くのマルチチップパッケージング配列において、パッケージング配列は、パッケージ・オン・パッケージ（ＰＯＰ）配列またはマルチチップモジュール（ＭＣＭ）配列に配置される。これらのパッケージング配列は両方とも、全体的にかなり厚みがあり、高さが最大２．６ミリメートルとなる。さらに、ＭＣＭ配列では、配列に含まれるチップのうち一方が、システム・オン・チップ（ＳｏＣｓ）で構成された集積回路である場合が多く、他方のチップが何らかの種類のメモリ装置である場合が多い。ＳｏＣｓ内のプロセッサからの熱は、一般的に、メモリ装置の性能に悪影響を及ぼす。
多様な実施形態において、本開示は、第１ダイを用意する段階と、第１ダイを基板の層に取り付ける段階とを備える方法を提供し、第１ダイは、第１ダイの電気信号をルーティングするボンドパッドを有する面を持つ。本方法は、基板の１つ以上の更なる層を形成して第１ダイを基板に埋め込む段階と、第２ダイを１つ以上の更なる層に結合する段階とをさらに備え、第２ダイは、第２ダイの電気信号をルーティングするボンドパッドを有する面を持つ。第２ダイは、第１ダイと第２ダイとの間で電気信号がルーティングされるように、１つ以上の更なる層に結合される。
また、本開示は、（ｉ）第１ラミネート層、（ｉｉ）第２ラミネート層、および（ｉｉｉ）第１ラミネート層と第２ラミネート層との間に配置されたコア材を有する基板を備える装置を提供する。本装置は、第１ラミネート層に結合された第１ダイをさらに備え、第１ダイは、第１ダイの電気信号をルーティングするボンドパッドを有する面を持ち、第１ダイは、基板のコア材に埋め込まれる。本装置は、第２ラミネート層に結合された第２ダイをさらに備え、第２ダイは、第２ダイの電気信号をルーティングするボンドパッドを有する面を持つ。第２ダイは、第１ダイと第２ダイとの間で電気信号がルーティングされるように、第２ラミネート層に結合される。
本開示の実施形態は、以下の詳細な記載を添付の図面と読み合わせることにより容易に理解されるであろう。記載を容易にするべく、同様の構成要素を同様の参照番号により示す。本明細書の実施形態は、添付の図面において、限定としてではなく、例示として示される。
基板に埋め込まれたダイを有する一例としてのダイ配列を備える一例としてのパッケージング配列を概略的に示す。 基板に埋め込まれたダイを有する一例としてのダイ配列を備える一例としてのパッケージング配列を概略的に示す。 基板に埋め込まれたダイを有する一例としてのダイ配列を備える一例としてのパッケージング配列を概略的に示す。 基板に埋め込まれたダイを有する一例としてのダイ配列を備える一例としてのパッケージング配列を概略的に示す。 基板に埋め込まれた２つのダイを有する別例としてのダイ配列を備える別例としてのパッケージング配列を概略的に示す。 基板に埋め込まれた２つのダイを有する別例としてのダイ配列を備える別例としてのパッケージング配列を概略的に示す。 基板に埋め込まれた２つのダイを有する別例としてのダイ配列を備える別例としてのパッケージング配列を概略的に示す。 基板に埋め込まれた２つのダイを有する別例としてのダイ配列を備える別例としてのパッケージング配列を概略的に示す。 基板に埋め込まれた２つのダイを有する別例としてのダイ配列を備える別例としてのパッケージング配列を概略的に示す。 基板に埋め込まれた４つのダイを有する別例としてのダイ配列を備える別例としてのパッケージング配列を概略的に示す。 基板に埋め込まれたダイを有する一例としてのダイ配列を概略的に示す。 互いに接合される前のダイおよびインターポーザを概略的に示す。 ダイおよびインターポーザを基板の層に取り付けた後のダイ配列を概略的に示す。 基板にダイを埋め込むべく基板にさらに１つ以上の層を形成した後のダイ配列を概略的に示す。 基板にダイを埋め込むべく基板にさらに１つ以上の層を形成した後のダイ配列を概略的に示す。 基板にダイを埋め込むべく基板にさらに１つ以上の層を形成した後のダイ配列を概略的に示す。 基板にダイを埋め込むべく基板にさらに１つ以上の層を形成した後のダイ配列を概略的に示す。 基板にダイを埋め込むべく基板にさらに１つ以上の層を形成した後のダイ配列を概略的に示す。 本明細書に記載するパッケージ配列の製造方法を示す処理フロー図である。
図１Ａは、基板１０６に埋め込まれた第１ダイ１０４を有するダイ配列１０２を備えるパッケージング配列１００を示す。多様な実施形態において、第１ダイ１０４は、メモリ装置であり、一実施形態において、第１ダイ１０４は、動的ランダムアクセスメモリ（ＤＲＡＭ）である。しかし、その他の種類のメモリ装置を用いてよい。明瞭性を期するべく、ダイ配列１０２内のコンポーネントの多くについて、記載を省く。図４から図１１を参照して、ダイ配列１０２を本明細書により詳細に記載する。
第２ダイ１０８がダイ配列１０２に接合されている。第２ダイ１０８はボンドパッド１１０を有する。第２ダイ１０８は、第２ダイ１０８のボンドパッド１１０が、ルーティング構造１２８、１３０、および１３２を介して第１ダイ１０４のボンドパッド１１４に連通可能に結合されるように、はんだボール１１２を介してダイ配列１０２に接合される。したがって、第１ダイ１０４と第２ダイ１０８との間で電気信号をルーティングすることができる。また、第２ダイ１０８は、ボンドパッド１１０が、ルーティング構造１２８、１３０、および１３２を介してルーティング構造１２６および１３４に連通可能に結合されて、パッケージング配列１００の外部の装置に電気信号がルーティングされるように、はんだボール１１２を介してダイ配列１０２に接合される。多様な実施形態において、第２ダイ１０８は、１つ以上のシステム・オン・チップ（ＳｏＣｓ）を有する。
多様な実施形態において、第２ダイ１０８とダイ配列１０２との間にアンダーフィル材１１６が設けられる。アンダーフィル材１１６は、はんだボール１１２により形成された接合部を保護する。図１Ｂを参照すると、多様な実施形態において、アンダーフィル材１１６は設けられない。一般的に、はんだボール１１２のサイズが大きいほど、アンダーフィル材１１６の必要性は小さくなる。
図１Ａおよび図１Ｂを参照すると、多様な実施形態において、ヒートシンク１１８が設けられる。ヒートシンク１１８は、たとえばエポキシ等の適切な接着剤を介してダイ配列１０２に接合することができる。さらに、ヒートシンク１１８は、熱伝導性化合物１２０を用いて第２ダイ１０８に接合される。熱伝導性化合物１２０は、一般的に、金属が充填された樹脂接着剤であり、ヒートシンク１１８は、一般的に、たとえば、アルミニウムまたは銅で構成される。多様な実施形態において、ヒートシンク１１８は、熱伝導性化合物１２０を介して第２ダイ１０８にだけ接合され、ダイ配列１０２には接合されない。
図１Ｃは、パッケージング配列１００がヒートシンク１１８を備えず、したがって、熱伝導性化合物１２０を含まない場合のパッケージング配列１００の実施形態を示す。図１Ｃに示す実施形態では、アンダーフィル材１１６が第２ダイ１０８とダイ配列１０２との間に設けられる。図１Ｄは、ヒートシンク１１８を備えず、したがって熱伝導性化合物１２０を含まず、さらに第２ダイ１０８とダイ配列１０２との間にアンダーフィル材１１６を含まないパッケージング配列１００の実施形態を示す。
図２Ａは、パッケージング配列１００に類似したパッケージング配列２００を示す。パッケージング配列２００は、ダイ配列１０２に類似したダイ配列２０２の内部に埋め込まれた２つの第１ダイ２０４ａおよび２０４ｂを備える。図２Ａに見られるように、２つの第１ダイ２０４ａおよび２０４ｂは、ダイ配列２０２の内部に隣り合わせに埋め込まれる。多様な実施形態において、第１ダイ２０４ａおよび２０４ｂはメモリ装置であり、一実施形態において、第１ダイ２０４ａおよび２０４ｂは、動的ランダムアクセスメモリ（ＤＲＡＭ）である。しかし、その他の種類のメモリ装置を用いてよい。
第２ダイ２０８は、ダイ配列２０２に接合される。第２ダイ２０８は、ボンドパッド２１０を有する。ダイ２ダイ２０８は、第２ダイ２０８のボンドパッド２１０が、ルーティング構造２２８、２３０、および２３２を介して、第１ダイ２０４ａのボンドパッド２１４ａおよび第１ダイ２０４ｂのボンドパッド２１４ｂに連通可能に結合されるように、はんだボール２１２を介してダイ配列２０２に接合される。したがって、第１ダイ２０４ａおよび２０４ｂと第２ダイ２０８との間で電気信号をルーティングすることができる。また、第２ダイ２０８は、ボンドパッド２１０が、ルーティング構造２２８、２３０、および２３２を介してルーティング構造２２６および２３４に連通可能に結合されて、パッケージング配列２００の外部の装置に電気信号がルーティングされるように、はんだボール２１２を介してダイ配列２０２に接合される。多様な実施形態において、第２ダイ２０８は、１つ以上のシステム・オン・チップ（ＳｏＣｓ）を有する。
多様な実施形態において、第２ダイ２０８とダイ配列２０２との間にアンダーフィル材２１６が設けられる。アンダーフィル材２１６は、はんだボール２１２により形成された接合部を保護する。図２Ｂを参照すると、多様な実施形態において、アンダーフィル材２１６は設けられない。
図２Ａおよび図２Ｂを参照すると、多様な実施形態において、ヒートシンク２１８が設けられる。ヒートシンク２１８は、たとえばエポキシ等の適切な接着剤を介してダイ配列２０２に接合することができる。さらに、ヒートシンク２１８は、熱伝導性化合物２２０を用いて第２ダイ２０８に接合される。熱伝導性化合物２２０は、一般的に、金属が充填された樹脂接着剤であり、ヒートシンク２１８は、一般的に、たとえば、アルミニウムもしくは銅で構成される。多様な実施形態において、ヒートシンク２１８は、熱伝導性化合物２２０を介して第２ダイ２０８にだけ接合され、ダイ配列２０２には接合されない。
図２Ｃは、パッケージング配列２００がヒートシンク２１８を備えず、したがって、熱伝導性化合物２２０を含まない場合のパッケージング配列２００の実施形態を示す。図２Ｃに示す実施形態では、アンダーフィル材２１６が第２ダイ２０８とダイ配列２０２との間に設けられる。図２Ｄは、ヒートシンク２１８を備えず、したがって、熱伝導性化合物２２０を含まず、さらに、第２ダイ２０８とダイ配列２０２との間にアンダーフィル材２１６を含まないパッケージング配列２００の実施形態を示す。
図３Ａは、パッケージング配列１００および２００に類似したパッケージング配列３００を示す。パッケージング配列３００は、ダイ配列１０２および２０２に類似したダイ配列３０２の内部に埋め込まれた２つの第１ダイ３０４ａおよび３０４ｂを備える。図３Ａに見られるように、２つの第１ダイ３０４ａおよび３０４ｂは、ダイ配列３０２の内部に、隣り合わせ配列ではなく、積み重ね配列で埋め込まれている。多様な実施形態において、第１ダイ３０４ａおよび３０４ｂは、メモリ装置であり、一実施形態では、第１ダイ３０４ａおよび３０４ｂは、動的ランダムアクセスメモリ（ＤＲＡＭ）である。しかし、その他の種類のメモリ装置を用いてよい。
２つの第１ダイ３０４ａおよび３０４ｂは、通常、基板貫通電極（ＴＳＶ）構成を用いて単一の装置へと組み合わされ、基板３６０の内部に埋め込まれる。２つの第１ダイ３０４ａおよび３０４ｂは、ボンドパッド３１４ａおよび３１４ｂをそれぞれ有する。第１ダイ３０４ａへの貫通電極３２２が設けられる。
第２ダイ３０８がダイ配列３０２に接合される。第２ダイ３０８は、ボンドパッド３１０を有する。第２ダイ３０８は、第２ダイ３０８のボンドパッド３１０が、ルーティング構造３２８、３３０、および３３２を介して第１ダイ３０４ｂのボンドパッド３１４ｂに連通可能に結合されるように、はんだボール３１２を介してダイ配列３０２に接合される。また、第２ダイ３０８は、ボンドパッド３１０が、ルーティング構造３２８、３３０、および３３２を介して貫通電極３２２に結合され、したがって、第１ダイ３０４ａのボンドパッド３１４ａに連通可能に結合されるように、はんだボール３１２を介してダイ配列３０２に接合される。したがって、第１ダイ３０４ａおよび３０４ｂと、第２ダイ３０８との間で電気信号をルーティングすることができる。また、第２ダイ３０８は、ボンドパッド３１０が、ルーティング構造３２８、３３０、および３３２を介してルーティング構造３２６および３３４に連通可能に結合され、パッケージング配列３００の外部の装置に電気信号がルーティングされるように、はんだボール３１２を介してダイ配列３０２に接合される。多様な実施形態において、第２ダイ３０８は、１つ以上のシステム・オン・チップ（ＳｏＣｓ）を有する。
図３Ａは、第２ダイ３０８とダイ配列３０２との間にアンダーフィル材３１６を備える配列を示す。しかし、本明細書に記載したその他の実施形態と同様に、所望により、アンダーフィル材３１６は除去してよい。同じく、図３Ａは、ヒートシンク３１８および熱伝導性化合物３２０を備えるパッケージング配列３００を示すが、その他の実施形態に関して本明細書に上記したように、所望により、ヒートシンク３１８および熱伝導性化合物３２０は除去してよい。
図３Ｂは、４つの第１ダイ３０４ａ〜３０４ｄを有するダイ配列３０２を備えるパッケージング配列３００を示す。２つの第１ダイ３０４ａおよび３０４ｂが積み重ね配列され、残りの２つの第１ダイ３０４ｃおよび３０４ｄが同じく積み重ね配列される。多様な実施形態において、第１ダイ３０４ａ〜３０４ｄは、メモリ装置であり、一実施形態において、第１ダイ３０４ａ〜３０４ｄは、動的ランダムアクセスメモリ（ＤＲＡＭ）である。しかし、その他の種類のメモリ装置を用いてよい。
２つの第１ダイ３０４ａおよび３０４ｂは、通常、ＴＳＶ構成を用いて単一の装置へと組み合わされ、基板３６０に埋め込まれる。２つの第１ダイ３０４ａおよび３０４ｂは、ボンドパッド３１４ａおよび３１４ｂをそれぞれ有する。第１ダイ３０４ａへの貫通電極３２２ａが設けられる。他方の２つの第１ダイ３０４ｃおよび３０４ｄは、通常、ＴＳＶ構成を用いて単一の装置へと組み合わされ、基板３６０に埋め込まれる。２つの第１ダイ３０４ｃおよび３０４ｄは、ボンドパッド３１４ｃおよび３１４ｄをそれぞれ有する。第１ダイ３０４ｃへの貫通電極３２２ｃが設けられる。
第２ダイ３０８がダイ配列３０２に接合される。第２ダイ３０８は、ボンドパッド３１０を有する。第２ダイ３０８は、第２ダイ３０８のボンドパッド３１０が、ルーティング構造３２８、３３０、および３３２を介して第１ダイ３０４ｂのボンドパッド３１４ｂおよび第１ダイ３０４ｄのボンドパッド３１４ｄに連通可能に結合されるように、はんだボール３１２を介してダイ配列３０２に接合される。また、第２ダイ３０８は、ボンドパッド３１０が、ルーティング構造３２８、３３０、および３３２を介して貫通電極３２２ａに結合され、したがって、第１ダイ３０４ａのボンドパッド３１４ａに連通可能に結合されるように、はんだボール３１２を介してダイ配列３０２に接合される。さらに、第２ダイ３０８は、ボンドパッド３１０が、ルーティング構造３２８、３３０、および３３２を介して貫通電極３２２ｃに結合され、したがって、第１ダイ３０４ｃのボンドパッド３１４ｃに連通可能に結合されるように、はんだボール３１２を介してダイ配列３０２に接合される。したがって、第１ダイ３０４ａ〜３０４ｄと第２ダイ３０８との間で電気信号をルーティングすることができる。また、第２ダイ３０８は、ボンドパッド３１０が、ルーティング構造３２８、３３０、および３３２を介してルーティング構造３２６および３３４に連通可能に結合されて、パッケージング配列３００の外部の装置に電気信号がルーティングされるように、はんだボール３１２を介してダイ配列３０２に接合される。多様な実施形態において、第２ダイ３０８は、１つ以上のシステム・オン・チップ（ＳｏＣｓ）を有する。
図３Ｂは、ダイ２ダイ３０８とダイ配列３０２との間にアンダーフィル材３１６を備える配列を示す。しかし、本明細書に記載のその他の実施形態と同様、アンダーフィル材３１６は、所望により除去してよい。同じく、図３Ｂはヒートシンク３１８および熱伝導性化合物３２０を備えるパッケージング配列３００を示すが、その他の実施形態に関して本明細書に上記したように、ヒートシンク３１８および熱伝導性化合物３２０は、所望により除去してよい。
図４は、基板４６０に埋め込まれたダイ４０２を備える一例としてのダイ配列４００を示す。ダイ配列４００は、図１Ａ〜１Ｄ、図２Ａ〜２Ｄ、および図３Ａ〜３Ｂを参照して上記したダイ配列１０２、２０２、及び３０２の実装に用いることができる。
基板４６０は、第１ラミネート層４１６、第２ラミネート層４２０、および第１ラミネート層４１６と第２ラミネート層４２０との間に配置されたコア材４１８を有する。第１ラミネート層４１６および／または第２ラミネート層４２０は、たとえば、エポキシ／樹脂系材料等のラミネート材を含むことができる。いくつかの実施形態では、ラミネート材は、フレームリターダント４（ＦＲ４）またはビスマレイミドトリアジン（ＢＴ）を含む。コア材４１８は、たとえば、樹脂を含むことができる。いくつかの実施形態では、コア材４１８は、ステージＢ／Ｃ熱硬化性樹脂を含む。材料はこれらの例に限定されず、その他の実施形態では、第１ラミネート層４１６、第２ラミネート層４２０、および／またはコア材４１８にその他の適切な材料を用いることができる。
基板４６０は、図示のように、第１ラミネート層４１６に結合された第１はんだマスク層４２４、および第２ラミネート層４２０に結合された第２はんだマスク層４２２をさらに有する。第１はんだマスク層４２４および第２はんだマスク層４２２は、通常、たとえばエポキシ等のはんだレジスト材を含む。その他の実施形態では、第１はんだマスク層４２４及び第２はんだマスク層４２２を製造するべく、その他の適切な材料を用いることができる。
基板４６０は、それぞれ第１ラミネート層４１６、コア材４１８、第２ラミネート層４２０、第２はんだマスク層４２２、及び第１はんだマスク層４２４に配置されたルーティング構造４２６、４２８、４３０、４３２、および４３４をさらに有する。ルーティング構造４２６、４２８、４３０、４３２、および４３４は、通常、たとえば銅等の導電材料を含み、ダイ４０２電気信号をルーティングする。ダイ４０２の電気信号は、たとえば、入力／出力（Ｉ／Ｏ）信号、および／または、ダイ４０２上に形成される集積回路（ＩＣ）装置（不図示）用の電力／接地であってよい。
図示のように、ルーティング構造４２６、４２８、４３０、４３２、および４３４は、基板４６０が有する１つの層内で電気信号をルーティングするべくライン形構造を含んでよく、および／または基板４６０が有する１つの層を貫通して電気信号をルーティングするべくビア形構造を含んでよい。ルーティング構造４２６、４２８、４３０、４３２、および４３４、その他の実施形態では、図示された以外の構造を含むことができる。基板４６０について特定の構造を記載し図示したが、１つ以上のダイを埋め込む３次元（３Ｄ）パッケージング法を用いるその他の基板も、本明細書に記載の原理によって利益を受けることができる。
図１Ａ〜１Ｄ、図２Ａ〜２Ｄ、および図３Ａ〜３Ｂの実施形態には図示されないが、ダイ配列４００（したがって、ダイ配列１０２、２０２、および３０２）は、１つ以上のインターポーザ４０８を備えることができる。ダイ４０２およびインターポーザ４０８は、図４に示すように、基板４６０に埋め込まれる。多様な実施形態において、ダイ４０２およびインターポーザ４０８は、第１ラミネート層４１６と第２ラミネート層４２０との間のコア材４１８に埋め込まれる。多様な実施形態において、インターポーザ４０８は、基板４６０内への埋め込みによってではなく、再配線（ＲＤＬ）パターニングにより形成することができる。基板４６０内のその他の層および／または構造も、ＲＤＬパターニングにより形成することができる。
ダイ４０２は、シリコン等の半導体材料を含み、通常、ダイ４０２の活性側Ｓ１に形成されるロジック用トランジスタ、および／またはメモリもしくはその他の回路等のＩＣ装置（不図示）を有する。ダイ４０２の非活性側Ｓ２は、ダイ４０２の活性側Ｓ１の反対側に位置する。活性側Ｓ１および非活性側Ｓ２は、本明細書に記載される多様な構成についての記載を容易にするべく、ダイ４０２の互いに反対側の面を指すものとし、ダイ４０２の特定の構造に限定されない。
いくつかの実施形態では、ダイ４０２の非活性側Ｓ２の面が、たとえば樹脂等の接着剤４１４を用いて第１ラミネート層４１６に取り付けられる。その他の実施形態では、ダイ４０２は、その他の技術、たとえば、支持体の集合（ｃａｒｒｉｅｒ ｇｒｏｕｐ）の使用により、第１ラミネート層４１６に結合させることができる。
ダイ４０２の活性側Ｓ１は、誘電材４０４を含む面を有する。いくつかの実施形態では、誘電材４０４は、二酸化ケイ素の誘電率より誘電率が低い低誘電率材料を含む。たとえば、寸法が約４０ナノメートル以下の加工物（ｆｅａｔｕｒｅｓ）を含むダイを製造するのに使用される低誘電率材料は、通常、非低誘電率材料よりも、プロセス関連応力による構造不良に陥り易い物質的特性を有する。多様な実施形態において、誘電材４０４は、炭素、フッ素等の材料がドープされた二酸化ケイ素を含む。その他の実施形態において、誘電材４０４は、その他の低誘電材料を含むことができる。
ダイ４０２の活性側Ｓ１の面は、ダイ４０２の電気信号をルーティングするための１つ以上のボンドパッド４０６もしくは類似の構造をさらに有する。１つ以上のボンドパッド４０６は、通常、たとえばアルミニウム、銅等の導電材料を含む。その他の実施形態では、その他の適切な材料を用いることができる。
図示のように、誘電材４０４および１つ以上のボンドパッド４０６を有するほうのダイ４０２の面（たとえば、活性側Ｓ１）にインターポーザ４０８が結合される。インターポーザ４０８は、通常、シリコン等の半導体材料の中に１つ以上のビア４１０を含む。いくつかの実施形態では、１つ以上のビア４１０は、図示のようにインターポーザ４０８を貫通するシリコン貫通電極（ＴＳＶ）である。１つ以上のビア４１０は、１つ以上のボンドパッド４０６に電気的に結合され、通常、銅等の導電材料で充填され、ダイ４０２の電気信号をさらにルーティングする。
インターポーザ４０８は、たとえば、熱圧着プロセス、または、はんだリフロープロセスを用いてダイ４０２に接着することができる。いくつかの実施形態では、１つ以上のビア４１０に結合された金属、または、はんだ材料を、ダイ４０２の活性側Ｓ１に配置された金属、または、はんだ材料に接着する。たとえば、インターポーザ４０８とダイ４０２との間に、たとえば、銅−銅、金−銅、または金−金等の金属−金属結合を形成するべく熱圧着を用いることとができる。たとえば、はんだ−はんだ、または、はんだ−金属等のはんだ結合を形成するべくはんだリフローを用いることができる。これらの結合を形成するべく、たとえば、バンプ、ピラー、および、再配線層（ＲＤＬ）パッド構成を含むパッド（たとえば、１つ以上のボンドパッド４０６）等の多様な構造を用いることができる。その他の実施形態では、その他の適切な材料、構造、および／または接着技術を用いることができる。
いくつかの実施形態では、ダイ４０２およびインターポーザ４０８は、両方とも、同等の熱膨張係数（ＣＴＥ）を有する材料（たとえば、シリコン）を含む。ダイ４０２およびインターポーザ４０８に同等のＣＴＥを有する材料を用いることにより、加熱および／または冷却による材料間の不整合が減少する。
多様な実施形態において、インターポーザ４０８は、基板４６０へのダイ４０２の埋め込みに付随して、ダイ４０２の誘電材４０４が亀裂またはその他の不具合を生じないように保護する。たとえば、基板４６０にダイ４０２を埋め込むべく１つ以上の層を形成（たとえば、コア材４１８を堆積）することにより、ダイの誘電材４０４に構造的な不具合を生じさせる応力が発生し得る。インターポーザ４０８は、特にダイ４０２を基板４６０に埋め込むための１つ以上の層を形成する間、ダイ４０２（たとえば、誘電材４０４）にとっての物理的な緩衝材、支持材、および補強材となる。つまり、本明細書に記載する通りにインターポーザ４０８に結合されたダイ４０２は、基板４６０の製造に付随する応力に対して、ダイ４０２単体よりも構造的な弾性が高い被保護集積回路構造４５０であり、結果として、ダイ４０２の歩留まりおよび信頼性が向上する。主に図４の基板４６０に関連して実施形態を記載したが、これらの原理によって利益を受けるその他の基板構成も本開示の範囲に含まれる。
ルーティング構造４２６、４２８、４３０、４３２、および４３４は、１つ以上のビア４１０に電気的に結合され、ダイ４０２の電気信号をさらに基板４６０の全体にルーティングする。たとえば、１つ以上のビア４１０は、コア材４１８の領域に配置されたルーティング構造４２８に、ファンアウト接続、ファンイン接続、またはストレートアップ（ｓｔｒａｉｇｈｔ−ｕｐ）接続を用いて電気的に結合することができる。いくつかの実施形態では、銅等の導電材料を含む再配線層４１２がインターポーザ４０８上に形成され、１つ以上のビア４１０とルーティング構造４２８との間に電気信号をルーティングする。ルーティング構造４２６、４２８、４３０、４３２、および４３４は、図示のように、基板４６０の両面において、ダイ４０２の電気信号を電気的に接続するために用いることができる。
ダイ４０２の電気信号をさらにルーティングするべく追加的な構造を形成することができる。たとえば、基板４６０の面上に１つ以上のボンドパッド４３６を形成することができる。図示の実施形態では、１つ以上のボンドパッド４３６は、第１はんだマスク層４２４に配置され、１つ以上のビア４１０に電気的に結合される。図示は省略するが、他の実施形態では、１つ以上のボンドパッドを第２はんだマスク層４２２に形成することができる。１つ以上のボンドパッド４３６は、通常、銅またはアルミニウム等の導電材料を含む。その他の実施形態では、その他の導電材料を用いて１つ以上のボンドパッド４３６を形成することができる。
いくつかの実施形態では、ダイ配列４００を、その他の電気的コンポーネント、たとえば、マザーボード等のプリント回路基板に電気的に結合できるようにするための１つ以上のはんだボール４３８または類似のパッケージ相互接続構造が、１つ以上のボンドパッド４３６上に形成される。多様な実施形態において、ダイ配列４００は、ボールグリッドアレイ（ＢＧＡ）パッケージである。その他の実施形態では、ダイ配列４００は、その他の種類のパッケージとすることができる。
図５は、互いに結合される前のダイ４０２およびインターポーザ４０８を概略的に示す。ダイ４０２およびインターポーザ４０８は、図４に関連して上記した実施形態に適合したものであってよい。
ダイ４０２は、周知の半導体製造技術を用いて製造することができる。たとえば、ダイ４０２は、ダイの活性側Ｓ１に１つ以上のＩＣ装置（不図示）、たとえばトランジスタが形成された複数のその他のダイ４０２とともに、ウェハの上に形成することができる。誘電材４０４および１つ以上のボンドパッド４０６は、通常、ダイ４０２の活性側Ｓ１の面に形成される。ウェハをダイシングして単体化されたダイ４０２を提供することができる。
インターポーザ４０８も、同じく、周知の半導体製造技術を用いて製造することができる。ダイ４０２と同じく、インターポーザ４０８も、複数のその他のインターポーザとともにウェハの上に形成することができる。１つ以上のビア４１０、たとえばＴＳＶをインターポーザ４０８を貫通するよう形成することができ、および／または、再配線層４１２をインターポーザ４０８の面上に形成することができる。ウェハをダイシングして単体化されたインターポーザ４０８を提供することができる。
ダイ４０２およびインターポーザ４０８は、多様な技術により、単体化形態、ウェハ形態、またはこれらの組み合わせ形態で、互いに結合することができる。たとえば、インターポーザ４０８を単体化して、ウェハ形態のダイ４０２に結合することができ、この反対も可能である。
多様な実施形態において、インターポーザ４０８は、本明細書に記載した熱圧着プロセス、または、はんだリフロープロセスを用いてダイ４０２に結合することができる。つまり、インターポーザ４０８およびダイ４０２の上に１つ以上の導電構造（たとえば、ピラー、バンプ、パッド、再配線層）を形成して、インターポーザ４０８とダイ４０２とを結合する。ダイ４０２の１つ以上のボンドパッド４０６は、インターポーザ４０８の１つ以上のビア４１０に、これらの１つ以上の導電構造間に結合が形成されるように、任意の適切な熱圧着プロセス、または、はんだリフロープロセスを用いて電気的に結合することができる。インターポーザ４０８は、誘電材４０４およびその上に配置された１つ以上のボンドパッド４０６を有するほうのダイ４０２の面（たとえば、活性側Ｓ１）に、矢印に示されるように結合される。
図６は、ダイ４０２およびインターポーザ４０８を、基板（たとえば、図４の基板４６０）の層に取り付けた後のダイ配列６００を概略的に示す。いくつかの実施形態では、基板の層は、第１ラミネート層４１６である。第１ラミネート層４１６は、図４に関連して上記した実施形態に適合したものであってよい。
ダイ４０２は、ダイ４０２の非活性側Ｓ２が第１ラミネート層４１６に結合されるように、接着剤４１４を用いて、第１ラミネート層４１６に取り付けることができる。接着剤４１４は、図４に関連して上記した実施形態に適合したものであってよい。その他の実施形態では、ダイ４０２は、その他の技術（たとえば、支持体の集合）を用いて基板の層に取り付けることができる。
図７〜図１１は、基板にダイを埋め込むための基板の１つ以上の追加的な層を形成した後のダイ配列を概略的に示す。図７のダイ配列７００は、基板（たとえば、図４の基板４６０）のコア材４１８を形成した後の図６のダイ配列６００である。コア材４１８は、図４に関連して上記した実施形態に適合したものであってよい。
コア材４１８は、ダイ４０２およびインターポーザ４０８を図示のように封入するべく堆積させることができる。たとえば、コア材４１８は、金型に熱硬化性樹脂を堆積させることにより形成することができる。
いくつかの実施形態では、インターポーザ４０８は、コア材４１８の堆積に付随する応力からダイ４０２の誘電材４０４を保護するべく設けられる。図４に関連して記載したように、ダイ４０２上のインターポーザ４０８により、被保護ＩＣ構造４５０が形成される。
いくつかの実施形態では、コア材４１８の堆積前に、第１ラミネート層４１６上にルーティング構造４２８を形成する。ルーティング構造４２８は、ダイ４０２を第１ラミネート層４１６に取り付ける前に、第１ラミネート層４１６上に形成することができる。ルーティング構造４２８は、図４に関連して上記した実施形態に適合したものであってよい。
図８のダイ配列８００は、コア材４１８をパターニングし、図示のように更なるルーティング構造４２８と、ルーティング構造４３０とを形成した後の図７のダイ配列７００である。ルーティング構造４３０は、図４に関連して上記した実施形態に適合したものであってよい。
コア材４１８は、コア材４１８の各部が除去されるように、たとえば、リソグラフィー／エッチング、またはレーザードリル等の任意の適切なプロセスを用いてパターニングすることができる。コア材４１８の各部は、ルーティング構造４２８および４３０を形成する導電材料が堆積できるようにするべく、除去される。たとえば、コア材４１８は、インターポーザ４０８の１つ以上のビア４１０とのコア材４１８を介した電気的接続の形成が容易となるような態様で、パターニングすることができる。電気的接続は、たとえば、図示のように、再配線層４１２を介して１つ以上のビア４１０に電気的に結合されるルーティング構造４２８および４３０を形成するための導電材料を堆積することにより、形成することができる。
図９のダイ配列９００は、コア材４１８上に第２ラミネート層４２０を形成した後のダイ配列８００である。第２ラミネート層４２０は、図４に関連して上記した実施形態に適合したものであってよい。
第２ラミネート層４２０は、コア材４１８上のラミネート材を堆積し、インターポーザ４０８の１つ以上のビア４１０とのラミネート材を介した電気的接続の形成が容易となるような態様でラミネート材をパターニングすることにより形成することができる。たとえば、ラミネート材が除去された第２ラミネート層４２０のパターニング領域に導電材を堆積することにより、図示のように更なるルーティング構造４３０を形成することができる。ルーティング構造４３０により、第２ラミネート層４２０を介した１つ以上のビア４１０への電気的接続が設けられる。
図１０のダイ配列１０００は、第２ラミネート層４２０上にはんだマスク層（たとえば、図４の第２はんだマスク層４２２）を形成した後のダイ配列９００である。第２はんだマスク層４２２は、図４に関連して上記した実施形態に適合したものであってよい。
ルーティング構造４３２は、第２ラミネート層４２０上に導電材を堆積および／またはパターニングすることにより形成することができる。ルーティング構造４３２は、図４に関連して上記した実施形態に適合したものであってよい。第２はんだマスク層４２２を形成するべく、はんだレジスト材を堆積および／またはパターニングすることができる。はんだレジスト材は、ルーティング構造４３２が、さらなる電気的接続を可能にするべく部分的に露出されるように、形成することができる。
図１１のダイ配列１１００は、第１ラミネート層４１６にルーティング構造４２６を形成し、第１ラミネート層４１６上に、はんだマスク層（たとえば、図４の第１はんだマスク層４２４）を形成した後のダイ配列１０００である。第１はんだマスク層４２４、１つ以上のボンドパッド４３６、１つ以上のはんだボール４３８、ならびに、ルーティング構造４２６および４３４は、図４に関連して記載した実施形態に適合したものであってよい。
いくつかの実施形態では、第１ラミネート層４１６は、インターポーザ４０８の１つ以上のビア４１０との第１ラミネート層４１６を介した電気的接続の形成を可能にするためにパターニングされる。第１ラミネート層のパターニングされた部分に導電材料を堆積して、１つ以上のビア４１０と電気的に接続するルーティング構造４２６を形成することができる。
ルーティング構造４３４が、第１ラミネート層４１６上に形成され、ルーティング構造４２６に電気的に結合されて、ダイ４０２の電気信号をルーティングする。１つ以上のボンドパッド４３６が、ルーティング構造４３４上に形成される。はんだレジスト材料が堆積および／またはパターニングされて、はんだマスク層４２４が形成される。はんだレジスト材料に開口を形成して、１つ以上のボンドパッド４３４上に、はんだボール４３８を形成／配置できるようにしてよい。
本明細書に記載したパッケージング配列１００、２００、および３００は、通常、約１．２ミリメートルの厚さを有することができる。さらに、第２ダイ１０８、２０８、および３０８（１つ以上のＳｏＣsで構成）と第１ダイ１０４、２０４ａおよび２０４ｂ、ならびに３０４ａ〜３０４ｄ（メモリとして構成される場合）とを分離することで、第１ダイの性能に影響を及ぼす第２ダイからの熱が減少する。ヒートシンク１１８、２１８、および３１８、ならびに、熱伝導性化合物１２０、２２０、および３２０も、第１ダイの性能に影響を及ぼす第２ダイからの熱を留める。
図１２は、本開示の実施形態に係る一例としての方法１２００を示す。１２０４で、第１ダイが、第１ダイの電気信号をルーティングするボンドパッドを有する面を持つように用意される。１２０８で、第１ダイが基板の層に取り付けられる。１２１２で、基板の１つ以上の更なる層が形成され、第１ダイが基板に埋め込まれる。１２１６で、第２ダイが、１つ以上の更なる層に結合され、第２ダイは、第２ダイの電気信号をルーティングするボンドパッドを有する面を持つ。一実施形態では、第２ダイは、第１ダイと第２ダイとの間で電気信号がルーティングされるように、１つ以上の更なる層に結合される。
記載では、たとえば、上へ／下へ（ｕｐ／ｄｏｗｎ）、上方で／下方で（ｏｖｅｒ／ｕｎｄｅｒ）、および／または、上／下（ｔｏｐ／ｂｏｔｔｏｍ）等の、視点に基づいた記載が用いられる場合がある。このような記載は、単に、説明を分かり易くするためだけに用いられており、本明細書に記載された実施形態を、何らかの特定の方向に限定する意図はない。
本開示の目的において、「Ａ／Ｂ」という文言は、ＡまたはＢを意味する。本開示の目的において、「Ａおよび／またはＢ」という文言は、「（Ａ）、（Ｂ）、または（ＡおよびＢ）」を意味する。本開示の目的において、「Ａ、Ｂ、およびＣのうち少なくとも１つ」という文言は、「（Ａ）、（Ｂ）、（Ｃ）、（ＡおよびＢ）、（ＡおよびＣ）、（ＢおよびＣ）、または（Ａ、Ｂ、およびＣ）」を意味する。本開示の目的において、「（Ａ）Ｂ」という文言は、「（Ｂ）または（ＡＢ）」、つまり、Ａが任意性の要素であることを意味する。
多様な動作を、特許請求される発明主題が最も理解し易くなるように、複数の別々の動作として順に記載した。しかし、記載の順序は、これらの動作が順序に規定されることの示唆と解されるべきでない。特に、これらの動作は、提示された順序で実行しなくてよい。記載された動作は、記載された実施形態とは異なる順序で実行してよい。多様な追加的な動作を実行してよく、および／または、記載された動作は、追加的な実施形態で省いてよい。
記載では、「一実施形態では」、「複数の実施形態では」等の文言が用いられたが、これらは、いずれも、同一または異なる複数の実施形態のうちの１つ以上を指し得る。さらに、本開示の実施形態に関して用いられた「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」、「含む（ｈａｖｉｎｇ）」等の文言は、同義語である。
マイクロエレクトロニクス分野では、チップ、集積回路、モノリシックデバイス、半導体デバイス、ダイ、マイクロエレクトロニクスデバイス等の文言が、しばしば、互換的に用いられる。これら全ては、当該分野では広く理解されており、本発明を適用できる。
所定の実施形態が本明細書で図示および記載されたが、同一の目的を達するべく企図された多くの代替的および／または透過的な実施形態もしくは実施例が、本開示の範囲から逸脱することなく、図示および記載された実施形態の代替とされ得る。本開示は、本明細書に記載された実施形態のいかなる改変もしくは変形も範囲に含むことを意図している。したがって、本明細書に記載された実施形態は、特許請求の範囲およびその均等の範囲によってだけ限定されることが、明確に意図される。

Claims (16)

  1. 第１ダイを用意する段階と、
    前記第１ダイを基板の層に取り付ける段階と、
    前記基板の１つ以上の更なる層を形成して、前記第１ダイを前記基板に埋め込む段階と、
    第２ダイを前記１つ以上の更なる層に結合する段階と
    を備え、
    前記第１ダイは、前記第１ダイの電気信号をルーティングするボンドパッドを有する面を持ち、
    前記第２ダイは、前記第２ダイの電気信号をルーティングするボンドパッドを有する面を持ち、
    前記第２ダイは、電気信号が前記第１ダイと前記第２ダイとの間でルーティングされるように、前記１つ以上の更なる層に結合される
    方法。
  2. ヒートシンクを前記第２ダイに結合する段階をさらに備え、
    前記第２ダイは、前記第２ダイの第１面で前記１つ以上の更なる層に結合され、
    前記ヒートシンクは、前記第２ダイの前記第１面とは反対側の前記第２ダイの第２面に結合される
    請求項１に記載の方法。
  3. 第２ダイを前記１つ以上の更なる層に結合する段階は、はんだボールを用いて前記第２ダイを前記１つ以上の更なる層に結合する段階を有する請求項１または２に記載の方法。
  4. 前記第２ダイと前記１つ以上の更なる層との間にアンダーフィル材を設ける段階をさらに備える請求項３に記載の方法。
  5. 第３ダイを用意する段階と、
    第３ダイを前記基板の層に取り付ける段階と
    をさらに備え、
    前記第３ダイは、前記第３ダイの電気信号をルーティングするボンドパッドを有する面を持ち、
    前記基板の１つ以上の更なる層を形成して、前記第１ダイを前記基板に埋め込む段階は、前記基板の１つ以上の更なる層を形成して、前記第３ダイを前記基板に埋め込む段階を有し、
    前記第２ダイは、前記第３ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記１つ以上の更なる層に結合される
    請求項１または２に記載の方法。
  6. 第３ダイを用意する段階は、前記第３ダイを、前記第１ダイの横に、実質的に隣り合わせ配列で設ける段階を有する請求項５に記載の方法。
  7. 第３ダイを用意する段階は、前記第３ダイを、前記第１ダイの上に、前記第３ダイおよび前記第１ダイが実質的に積み重ね配列となるように設ける段階を有する請求項５に記載の方法。
  8. 第４ダイを用意する段階と、
    第５ダイを用意する段階と
    をさらに備え、
    前記第４ダイは、前記第４ダイの電気信号をルーティングするボンドパッドを有する面を持ち、
    前記第５ダイは、前記第５ダイの電気信号をルーティングするボンドパッドを有する面を持ち、
    前記第３ダイは、前記第１ダイの上に、前記第３ダイおよび前記第１ダイが実質的に積み重ね配列となるように設けられ、
    前記第５ダイは、前記第４ダイの上に、前記第５ダイおよび前記第４ダイが実質的に積み重ね配列となるように設けられ、
    前記第１ダイおよび前記第３ダイと、前記第４ダイおよび前記第５ダイとは、実質的に隣り合わせ配列に配置され、
    前記基板の１つ以上の更なる層を形成して前記第１ダイを前記基板に埋め込む段階は、前記基板の１つ以上の更なる層を形成して前記第４ダイおよび前記第５ダイを前記基板に埋め込む段階を有し、
    前記第２ダイは、前記第４ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記１つ以上の更なる層に結合され、
    前記第２ダイは、前記第５ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記１つ以上の更なる層に結合される
    請求項７に記載の方法。
  9. （ｉ）第１ラミネート層、（ｉｉ）第２ラミネート層、および（ｉｉｉ）前記第１ラミネート層と前記第２ラミネート層との間に配置されたコア材を有する基板と、
    前記第１ラミネート層に結合された第１ダイであって、前記第１ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記基板の前記コア材に埋め込まれた第１ダイと、
    前記第２ラミネート層に結合された第２ダイであって、前記第２ダイの電気信号をルーティングするボンドパッドを有する面を持つ第２ダイと、
    を備え、
    前記第２ダイが、前記第１ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記第２ラミネート層に結合されている
    装置。
  10. 前記第２ダイに結合されたヒートシンクをさらに備え、
    前記第２ダイが、前記第２ダイの第１面で前記第２ラミネート層に結合され、
    前記ヒートシンクが、前記第２ダイの前記第１面とは反対側の前記第２ダイの第２面で、前記第２ダイに結合されている
    請求項９に記載の装置。
  11. 前記第２ダイが、はんだボールを介して前記第２ラミネート層に結合されている請求項９または１０に記載の装置。
  12. 前記第２ダイと前記第２ラミネート層との間にアンダーフィル材をさらに備える請求項１１に記載の装置。
  13. 前記第１ラミネート層に結合された第３ダイであって、前記第３ダイの電気信号をルーティングするボンドパッドを有する面を持つ第３ダイをさらに備え、
    前記第３ダイが、前記基板の前記コア材に埋め込まれ、
    前記第２ダイが、前記第３ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記第２ラミネート層に結合されている
    請求項９または１０に記載の装置。
  14. 前記第３ダイが、（ｉ）前記第１ダイに対して実質的に隣り合わせ配列、または、（ｉｉ）前記第１ダイに対して実質的に積み重ね配列、のいずれかに配置されている請求項１３に記載の装置。
  15. 前記第１ラミネート層に結合された第４ダイであって、前記第４ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記基板の前記コア材に埋め込まれた第４ダイと、
    前記第１ラミネート層に結合された第５ダイであって、前記第５ダイの電気信号をルーティングするボンドパッドを有する面を持ち、前記基板の前記コア材に埋め込まれた第５ダイと
    をさらに備え、
    前記第３ダイが、前記第１ダイの上に、前記第３ダイおよび前記第１ダイが、実質的に積み重ね配列となるように配置され、
    前記第５ダイが、前記第４ダイの上に、前記第５ダイおよび前記第４ダイが、実質的に積み重ね配列となるように配置され、
    前記第１ダイおよび前記第３ダイと、前記第４ダイおよび前記第５ダイとが、実質的に隣り合わせ配列に配置され、
    前記第２ダイが、前記第４ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記第２ラミネート層に結合され、
    前記第２ダイが、前記第５ダイと前記第２ダイとの間で電気信号がルーティングされるように、前記第２ラミネート層に結合されている
    請求項１３に記載の装置。
  16. 前記第１ダイがメモリ装置であり、前記第２ダイが、１つ以上のシステム・オン・チップ（ＳｏＣs）を有する集積回路である請求項９から１５のいずれか１項に記載の装置。
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