DE112011103222B4 - Verfahren zum Ausbilden vollständig eingelassener, kontakthöckerfreier Aufbauschichtverpackungen - Google Patents

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    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect

Abstract

Verfahren, umfassend:Anbringen eines ersten Chips (206) auf einer ersten Seite eines Trägers (200);Anbringen eines zweiten Chips (206') auf einer zweiten Seite des Trägers (200);Ausbilden von dielektrischem Material (210) auf der ersten Seite des Trägers (200) und Ausbilden von dielektrischem Material (210') auf der zweiten Seite des Trägers (200);Ausbilden von Durchkontaktierungsverbindungen (212, 212') und Zusammenschaltungsstrukturen (214) durch das dielektrische Material (210) auf der ersten Seite des Trägers (200) zum Verbinden mit dem ersten Chip (206) und Ausbilden von Durchkontaktierungsverbindungen (212, 212') und Zusammenschaltungsstrukturen (214') durch das dielektrische Material (210') auf der zweiten Seite des Trägers (200) zum Verbinden mit dem zweiten Chip (206');Anbringen eines dritten Chips (216) auf dem dielektrischen Material (210) auf der ersten Seite des Trägers (200) und Anbringen eines vierten Chips (216') auf dem dielektrischen Material (210) auf der zweiten Seite des Trägers (200);Ausbilden von zusätzlichem/en dielektrischem Material (211, 211') und Zusammenschaltungsstrukturen (214'') auf dem dritten Chip (216) und Ausbilden von zusätzlichem/en dielektrischem Material (211, 211') und Zusammenschaltungsstrukturen (214''') auf dem vierten Chip (216'); undTrennen des ersten Chips (206) und des dritten Chips (216) von dem zweiten Chip (206') und dem vierten Chip (216') entlang des Trägers (200) zum Ausbilden von zwei separaten Verpackungsstrukturen (220, 220'.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Im Verlaufe des Fortschritts der Halbleitertechnologie im Streben nach höherer Prozessorleistung können Fortschritte beim Verpacken von Architekturen kernlose kontakthöckerfreie Aufbauschicht- („coreless bumpless build-up layer“; BBUL-C) Verpackungsarchitekturen und andere derartige Anordnungen beinhalten. Zu derzeitigen Fertigungsflüssen für BBUL-C-Verpackungen gehört das Bauen des Substrats auf einem provisorischen Kern/Träger, der mit Kupferfolie abgedeckt ist, welche nach dem Trennen der Verpackung vom Kern abgeätzt wird.
  • Figurenliste
  • US 2010/0193928 A1 offenbart eine Halbleitervorrichtung mit einem Halbleiterchip, der eine Durchgangsverbindung aufweist, die sich zwischen einer ersten Hauptfläche des Halbleiterchips und einer zweiten Hauptfläche des Halbleiterchips gegenüber der ersten Hauptfläche erstreckt, mit einem Einkapselungsmaterial, das den Halbleiterchip zumindest teilweise einkapselt, und mit einer ersten Metallschicht, die über dem Einkapselungsmaterial angeordnet und mit der Durchgangsverbindung verbunden ist. US 2009/0176348 A1 offenbart eine Verfahren zur Herstellung von entfernbaren Schichten.
  • Es zeigen:
    • 1a bis 1g Verfahren zum Ausbilden von Strukturen gemäß einem Beispiel;
    • 2a bis 2j Verfahren zum Ausbilden von Strukturen gemäß einer Ausführungsform der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG DER VORLIEGENDEN ERFINDUNG
  • In den Zeichnungen bezeichnen gleiche Bezugszeichen in den verschiedenen Ansichten durchwegs die gleiche oder ähnliche Funktionalität.
  • Die Erfindung wird im unabhängigen Anspruch 1 definiert. Abhängige Ansprüche beschreiben bevorzugte Ausführungsformen.
  • Es sind Verfahren und zugehörige Strukturen zum Ausbilden und Nutzen von mikroelektronischen Verpackungsstrukturen beschrieben, wie etwa vollständig eingelassene, kernlose BBUL-Verpackungsstrukturen. Diese Verfahren können das Ausbilden eines Chips beinhalten, der in ein kernloses Substrat eingelassen ist, wobei eine Gießzusammensetzung den Chip umgibt, und wobei der Chip TSV-Verbindungen auf einer ersten Seite und C4-Kontaktstellen auf einer zweiten Seite des Chips umfasst, wobei ein dielektrisches Material auf einer ersten Seite und einer zweiten Seite der Gießzusammensetzung angeordnet ist, und wobei Zusammenschaltungsstrukturen durch das dielektrische Material auf beiden Seiten des Chips an die C4-Kontaktstellen und an die TSV-Kontaktstellen gekoppelt sind. Verfahren der Ausführungsform ermöglichen die Ausbildung von zweiseitigen, vollständig eingelassenen Verpackungen unter Anwendung von löthöckerfreier Aufbauschicht- (BBUL-) Technologie.
  • Verfahren und zugehörige Strukturen beinhalten ferner das Ausbilden eines ersten Chips, der in ein kernloses Substrat eingelassen ist, eines ersten dielektrischen Materials dem ersten Chip benachbart, und eines zweiten Chips, der in das kernlose Substrat eingelassen ist, wobei der zweite Chip über dem ersten Chip angeordnet ist und ein zweites dielektrisches Material dem zweiten Chip benachbart ist. Zusammenschaltungsstrukturen verbinden ferner den ersten Chip mit Lötverbindungen an einem äußeren Abschnitt des kernlosen Substrats, wobei das kernlose Substrat keine PoP-(„package on package“) Anschlussflächen zum Koppeln des zweiten Chips an die kernlose Verpackung umfasst. Die Verfahren der Ausführungsform ermöglichen ferner die Ausbildung einer Verpackungsstruktur, bei der die Gesamtverpackung vollständig durch den BBUL-Prozess statt durch einen hybriden Prozess hergestellt ist, zu dem ein BBUL-Verpackungsprozess und ein BGA/Wirebond-Verpackungsprozess gehören.
  • 1a bis 1g stellen Beispiele von Verfahren zum Ausbilden mikroelektronischer Strukturen dar, wie etwa Verpackungsstrukturen; 1 stellt beispielsweise ein Trägermaterial 100 dar. In einem Beispiel kann das Trägermaterial 100 eine mehrschichtige Kupferfolie umfassen, die als provisorischer Träger dienen kann, wie etwa ein mikroelektronischer Chipträger 100. In anderen Beispielen
    kann das Trägermaterial 100 jegliches geeignete leitfähige Trägermaterial 100 umfassen. In einem Beispiel
    kann das Trägermaterial 100 optional eine Haftschicht 102 umfassen.
  • In einem Beispiel kann ein Chip 106 auf dem Trägermaterial 100 angeordnet sein, der in einem Beispiel einen provisorischen Chipträger 100 umfassen kann. Der Chip 106 kann C4- („Controlled Collapse Chip Connections“) Kontaktstellen 104 und TSV- („Through Silicon Via“) Kontaktstellen 105 umfassen. In einem Beispiel können die C4-Kontaktstellen auf einer ersten Seite 103 des Chips 106 angeordnet sein und die TSV-Kontaktstellen auf einer zweiten Seite 101 des Chips 106 angeordnet sein. Der Chip 106 kann mit der C4-Seite nach oben oder in anderen Beispielen
    mit der Seite der TSV-Kontaktstellen 105 nach oben auf dem Träger 100 angeordnet sein. In einem Beispiel
    kann der Haftstoff 102 entweder auf dem Chip 106 oder auf dem Träger 100 aufgetragen sein. In einigen Fällen können eine Haftfolie 102 und/oder ein Anbringungsprozess zum Anbringen des Chips 106 auf dem provisorischen Träger 100 angewendet sein.
  • In einem Beispiel kann eine Gießzusammensetzung 108 zum Umgeben/Einlassen des Chips 106 aufgetragen sein ( 1b). In einem Beispiel kann die Gießzusammensetzung 108 zum Umspritzen des Chips 106 abgegeben und gehärtet sein. Die Gießzusammensetzung 108 kann derart aufgebracht sein, dass der Chip 106 vollständig in der Gießzusammensetzung 108 eingelassen ist. Ein Abschnitt der Gießzusammensetzung 108 kann dann zum Freilegen der C4-Kontaktstellen 104 und TSV-Kontaktstellen 105 entfernt werden (1c). In einem Beispiel kann Rückseitenschleifen der Gießzusammensetzung 108 zum Freilegen der C4-Kontaktstellen 104 und TSV-Kontaktstellen 105 durchgeführt werden, und der provisorische Träger 100 kann während des Rückseitenschleifentfernungsprozesses von dem Chip 106 entfernt werden. In einem Beispiel kann der Chip 106 nach der Freilegung der C4- und TSV-Kontaktstellen 104, 105 vollständig in der Gießzusammensetzung 108 eingelassen verbleiben. Die Gießzusammensetzung 108 kann als Basis für anschließend ausgebildete Aufbauschichten einer mikroelektrischen Verpackungsstruktur dienen, die gemäß Beispielen hierin ausgebildet sind, und kann ferner zum Reduzieren von Verwerfung während dem anschließenden Verarbeiten einer derartigen Verpackungsstruktur dienen. Die verbleibende Gießzusammensetzung 108 kann eine erste Oberfläche 107 und eine zweite Oberfläche 109 umfassen.
  • Dielektrisches Material 110, 110' kann auf der ersten Oberfläche 107 und auf der zweiten Oberfläche 109 der Gießzusammensetzung 108 ausgebildet sein, die den Chip 106 umgibt (1d). In einem Beispiel kann das dielektrische Material 110, 110' beispielsweise durch einen Laminierungsprozess ausgebildet/aufgebracht sein. Das dielektrische Material 110, 110' kann eine abgeglichene Ebene für einen anschließenden Aufbauprozess vorsehen.
  • In einem Beispiel können Durchkontaktierungen 112 in dem dielektrischen Material 110 auf der ersten Oberfläche 107 der Gießzusammensetzung 108 zum Verbinden zu den C4-Kontaktstellen 104 des Chips 106 ausgebildet sein, und es können außerdem Durchkontaktierungen 112' in dem dielektrischen Material 110' auf der zweiten Oberfläche 109 der Gießzusammensetzung 108 zum Verbinden zu den TSV-Kontaktstellen 105 des Chips 106 ausgebildet sein. Die Durchkontaktierungen 112, 112' können anschließend mit leitfähigem Material 113 gefüllt werden (1e). In einem Beispiel kann ein Semi-Additivprozess (SAP) zum Ausbilden von Zusammenschaltungsstrukturen 114 (die beispielsweise erste Metallschichten umfassen können) zum verbindungsfähigen Koppeln zu den C4-Kontaktstellen 104 auf dem Chip 106 benutzt sein, und Zusammenschaltungsstrukturen 114' können außerdem zum verbindungsfähigen Koppeln zu den TSV-Kontaktstellen 105 des Chips 106 ausgebildet sein. In einem Beispiel können die Zusammenschaltungsstrukturen 114 auf der ersten Oberfläche 107 der Gießzusammensetzung 108 angeordnet und durch die leitfähigen Durchkontaktierungen 113 mit den C4-Kontaktstellen 104 verbunden sein. Die Zusammenschaltungsstrukturen 114' können auf der zweiten Oberfläche 109 der Gießzusammensetzung 108 angeordnet und durch die leitfähigen Durchkontaktierungen 113' mit den TSV-Kontaktstellen 105 verbunden sein.
  • Anschließende Schichten können dann beispielsweise unter Nutzung von SAP-Aufbauverarbeitung ausgebildet werden, wobei weitere dielektrische Schichten, wie etwa dielektrische Schichten 110'', 110''', leitfähige Durchkontaktierungen 113'', 113'' ' und Zusammenschaltungsstrukturen 114'', 114''', gemäß den bestimmten Gestaltungserfordernissen zum Ausbilden einer kernlosen Verpackung 120 durch Nutzung des Aufbauprozesses aufeinander ausgebildet werden (1f). In einem Beispiel kann die kernlose Verpackungsstruktur 120 eine kernlose BBUL-Verpackungsstruktur 120 umfassen und der Chip 106 vollständig in die kernlosen Verpackungsstruktur 120 eingelassen sein.
  • In einem Beispiel kann die kernlose Verpackungsstruktur 120 eine zweiseitige Verpackung 120 auf beiden Seiten des Chips 106 umfassen, der in die Gießzusammensetzung 108 eingelassen ist.
  • In einem Beispiel kann Lötabdecklack 116, 116' zum Ausbilden der Öffnungen 118, 118' zum verbindungsfähigen Koppeln an die C4- und/oder TSV-Kontaktstellen 104, 105 auf der äußersten Schicht der Verpackungsstruktur 120 benutzt sein. In einem Beispiel kann Lötabdecklack zum Öffnen der Kontaktstellen auf der äußersten Schicht der Verpackungsstruktur 120 benutzt sein. In einem Beispiel
    können Lotkugeln 122 in den Öffnungen 118' (und/oder 118) zum Koppeln an den Chip 106 ausgebildet sein ( 1g). In einem Beispiel können die Lotkugeln 122 Ball-Grid-Array- (BGA-) Kugeln 122 umfassen, die an der Verpackungsstruktur angebracht sein können. In einem Beispiel
    können zusätzliche Chips und/oder Verpackungen 124 durch die Öffnungen 118 (und(oder 118', unter Rückbezug auf 1g) an einen Außenabschnitt der kernlosen Verpackungsstruktur 120 angebracht/gekoppelt sein. In einem anderen Beispiel beispielsweise können gegossene Durchkontaktierungen (nicht gezeigt) durch die dielektrischen Schichten zum Erhöhen der Stromzufuhr zur kernlosen Verpackungsstruktur 120 ausgebildet sein.
  • Daher sind Verfahren zum Herstellen zweiseitiger, vollständig eingelassener Verpackungsstrukturen unter Nutzung von BBUL-Technologie ermöglicht. Die kernlose Verpackungsstruktur 120 kann in gestapelten Chip-/Verpackungsanwendungen genutzt sein. Beispiele sehen aufgrund des Vorhandenseins der Gießzusammensetzung steifere Verpackungsstrukturen vor und ermöglichen eine vollständig eingelassene Chiplösung, wodurch die Z-Höhe der Verpackung reduziert ist. Die Beispiele ermöglichen ferner die Integration von TSVs für gestapelte Verpackungsanwendungen, während sie die Verwerfung verbessern, während sie simultanes Verarbeiten einer Basisverpackung und gestapelter/en Verpackung/en vorsehen. Die Beispiele ermöglichen Verpackung, Zusammenbau und/oder Testlösungen für Grafikvorrichtungen, drahtlose CPUs/Prozessoren, Chipsets Multi-Chip/3D-Verpackungsstrukturen/-Systeme, darunter CPUs in Kombination mit anderen Geräten, wie etwa Speicher (z.B. Flash/DRAM/SRAM usw.) und Platinen, wie etwa beispielsweise Hauptplatinen.
  • 2a bis 2j stellen Ausführungsformen von Verfahren zum Ausbilden mikroelektronischer Strukturen dar, wie etwa beispielsweise BBUL-Verpackungsstrukturen. 2a stellt ein Trägermaterial 200 dar. In einer Ausführungsform kann das Trägermaterial 200 eine mehrschichtige Kupferfolie umfassen, die als Träger dienen kann, wie etwa ein mikroelektronischer Chipträger. In anderen Ausführungsformen kann das Trägermaterial 200 jegliches geeignete leitfähige Trägermaterial 200 umfassen. In einer Ausführungsform kann das Trägermaterial 200 optional eine Haftschicht 202 umfassen, wie etwa eine Chiprückseitenfolie (DBF), die auf einer ersten Seite 201 des Trägers 200 und einer zweiten Seite 203 des Trägers 200 vorab angebracht sein kann.
  • Ein erster Chip 206, wie etwa beispielsweise ein erster Speicherchip 206, kann beispielsweise unter Benutzung der vorab angebrachten DBF 202 auf der ersten Seite 201 des Trägers 200 angebracht/aufgebracht sein. Ein zweiter Chip, wie etwa ein zweiter Speicherchip 206', kann beispielsweise unter Benutzung der vorab angebrachten DBF 202 auf der zweiten Seite 203 des Trägers 200 angebracht sein. Der erste und zweite Chip 206, 206' können leitfähige Strukturen 204, 204' umfassen, die jeweils beispielsweise C4-Xusammenschaltungsstrukturen 204, 204' umfassen können. Ein dielektrisches Material 210 kann auf der ersten Seite 201 des Trägers 200 angeordnet/laminiert sein (2b). Ein dielektrisches Material 210' kann auf der zweiten Seite 203 des Trägers 200 angeordnet/laminiert sein, sodass der erste Chip 206 und der zweite Chip 206' vollständig innerhalb des dielektrischen Materials 210 bzw. 210' eingelassen sind. In einer Ausführungsform kann der erste Speicherchip 206 dazu dienen, der erste eingelassene Chip 206 in einem BBUL-Prozess zu sein.
  • Durchkontaktierungen 212, 212' können beispielsweise durch UV/CO2-Laser durch das dielektrische Material 210, 210' zum Freilegen der leitfähigen Strukturen 204, 204' auf dem Chip 206 bzw. 206' ausgebildet sein (2c).
  • Die Durchkontaktierungen 212, 212' können anschließend mit leitfähigem Material 213, 213' gefüllt werden (2d). In einer Ausführungsform kann ein Semi-Additivprozess (SAP) zum Ausbilden von Zusammenschaltungsstrukturen 214 (die beispielsweise eine erste Metallschicht umfassen können) zum verbindungsfähigen Koppeln zu den C4-Kontaktstellen 204' auf dem ersten Chip 206 benutzt sein. Zusammenschaltungsstrukturen 214' können außerdem zum verbindungsfähigen Koppeln zu den C4-Kontaktstellen 204' des zweiten Chips 206' ausgebildet sein. In einer Ausführungsform können die Zusammenschaltungsstrukturen 214 auf/über dem dielektrischen Material 210 und auf/über dem ersten Chip 206 angeordnet sein und durch die leitfähigen Durchkontaktierungen 213 an die C4-Kontaktstellen 204 gekoppelt sein. Die Zusammenschaltungsstrukturen 214' können auf/über dem dielektrischen Material 210' und auf/über dem zweiten Chip 206' angeordnet sein und durch die leitfähigen Durchkontaktierungen 213' an die C4-Kontaktstellen 204' gekoppelt sein.
  • Anschließende Schichten können dann beispielsweise unter Nutzung von SAP-Aufbauverarbeitung ausgebildet werden, wobei weitere dielektrische Schichten, wie etwa dielektrische Schichten 210'', 210''', leitfähige Durchkontaktierungen 213'', 213''' und Zusammenschaltungsstrukturen 214'', 214''', gemäß den bestimmten Gestaltungserfordernissen der bestimmten Anwendung durch Nutzung eines SAP-Aufbauprozesses aufeinander ausgebildet werden können (2e). In einer Ausführungsform kann ein dritter Chip 216, wie etwa ein CPU-Chip 216, über dem ersten Chip 206 auf/über der ersten Oberfläche 201 des Trägers 200 angebracht/aufgebracht sein. Ein vierter Chip 216', der beispielsweise einen CPU-Chip umfassen kann, kann über dem zweiten Chip 206' angebracht/aufgebracht sein (2f). Zusätzliches dielektrisches Material 211, 211' kann ausgebildet sein, das den dritten Chip 216 bzw. den vierten Chip 216' umgibt. Anschließende Schichten können dann beispielsweise unter Nutzung von SAP-Aufbauverarbeitung ausgebildet werden, wobei weitere leitfähige Durchkontaktierungen 213'', 213''' und Zusammenschaltungsstrukturen 214'', 214''' gemäß den bestimmten Gestaltungserfordernissen aufeinander ausgebildet werden können (2g). In einer Ausführungsform können weitere Durchkontaktierungen und Metallisierungsschichten gemäß der bestimmten Anwendung auf dem dritten und vierten Chip 216, 216' ausgebildet werden, wobei mehr als zwei Metallisierungsebenen unter Nutzung des SAP-Aufbauprozesses ausgebildet sein können.
  • In einer Ausführungsform kann Lötabdecklack 216, 216' zum Öffnen der Kontaktstellen 215, 215' auf/über dem dritten und vierten Chip 216, 216' benutzt/gemustert sein ( 2h). In einer Ausführungsform kann der erste Chip 206 und der dritte Chip 216 zum Ausbilden einer ersten Verpackungsstruktur 220 und einer zweiten Verpackungsstruktur 220' vom zweiten Chip 206' und vom vierten Chip 216' entlang des provisorischen Trägers 200 getrennt sein. In einer Ausführungsform können der erste und dritte Chip 206, 216 eine erste BBUL-Verpackungsstruktur 220 ohne Package-on-Package-(PoP-) Anschlussflächen nach dem Trennen vom Träger 200 umfassen. In einer Ausführungsform kann der zweite und vierte Chip 206', 216' eine andere, zweite BBUL-Verpackungsstruktur 220 ohne Package-on-Package- (PoP-) Anschlussflächen nach dem Trennen vom Träger 200 umfassen.
  • In einer Ausführungsform können Lotkugeln 222 zum Koppeln an die Chips 206, 216 der ersten Verpackung 220 auf den Kontaktstellen 215 ausgebildet sein (2i). Lotkugeln 222' können zum Koppeln an die Chips 206', 216' der zweiten Verpackung auf den Kontaktstellen 215' ausgebildet sein (nicht gezeigt). In einer Ausführungsform können die Lotkugeln 222 Ball-Grid-Array- (BGA-) Kugeln 222 umfassen, die an der Verpackungsstruktur 220 angebracht sein können. Daher kann die BBUL-Struktur 220, bei der keine PoP-Anschlussflächen vorhanden sind, eine kernlose BBUL-Verpackungsstruktur 220 umfassen, und der erste und zweite Chip 206, 206' kann vollständig in die kernlose BBUL-Verpackungsstruktur 220 eingelassen sein.
  • In einer Ausführungsform können zusätzliche Chips, wie etwa beispielsweise ein fünfter 221 und ein sechster Chip 221', dem ersten Chip 206 in der ersten Verpackung 220 bzw. dem dritten Chip 206' in der zweiten Verpackung 220' (nicht gezeigt) benachbart ausgebildet sein (2j, die die erste Verpackung 220 darstellt). In einer Ausführungsform kann der fünfte Chip 221 in dem dielektrischen Material 210 auf der ersten Seite des Trägers 200 und der sechste Chip 221' in dem dielektrischen Material 210' auf der zweiten Seite des Trägers 200 der zweiten Verpackung 220' (nicht gezeigt) angeordnet sein.
  • Daher umfassen hierin enthaltene Ausführungsformen BBUL-Prozesse und Strukturen, bei denen Chips vollständig in die BBUL-Verpackung eingelassen sind. In einer Ausführungsform kann der obere Chip, wie etwa ein oberer Speicherchip, der erste eingelassene Chip in dem BBUL-Prozess der Ausführungsformen hierin sein. Zu Vorzügen der Ausführungsformen hierin gehören Verarbeitungsgesamtkostensenkung der Endverpackung aufgrund der Beseitigung des PoP-Substrats und eines CAM-Schritts (wie etwa beispielsweise eine Speicherchipanbringung an PoP-Verpackung). Die Z-Gesamthöhe der finalen „reinen“ BBUL-Verpackung, die keine PoP-Anschlussfläche umfasst, kann reduziert sein. Lotverbindungszuverlässigkeitsfragen von PoP-Verpackungen (die aufgrund fehlender Verankerung der Kupfer-PoP-Kontaktstelle auftreten können) können ausgeschlossen sein. Zudem reduzieren die BBUL-Verpackungsstrukturen der verschiedenen Ausführungsformen hierin mit dem eingelassenen gestapelten Chip Verwerfung, wodurch der Ertrag während der Oberflächenanbringung an einer Hauptplatine verbessert ist. Die Gesamtverpackung der verschiedenen Ausführungsformen hierin wird vollständig durch den BBUL-Prozess allein statt durch einen hybriden Prozess hergestellt, der eine Kombination von BBUL-Verpackungsverarbeitung und ein BGA/Wirebond-Verpackungsverarbeitung wie bei Prozessen/Strukturen des Stands der Technik umfasst.
  • BBUL-Verpackungen des Stands der Technik können tatsächlich eine Kombination einer BBUL-Verpackung und einer PoP-Verpackung umfassen, wobei die PoP-Verpackung auf die Oberfläche der BBUL angebracht ist. Das heißt, nur die untere Verpackung des Stands der Technik ist ein/e BBUL-Prozess/Verpackung, und die obere PoP-Verpackung ist eine Nicht-BBUL-Verpackung, da der obere Chip im PoP-Abschnitt nicht völlig in die BBUL-Verpackung eingelassen ist. Die Ausführungsformen hierin schließen die PoP-Verpackung vollständig aus. Die Ausführungsformen ermöglichen Verpackung, Zusammenbau und/oder Testlösungen für Grafikvorrichtungen, drahtlose CPUs/Prozessoren, Chipsets Multi-Chip/3D-Verpackungsstrukturen/-Systeme, darunter CPUs in Kombination mit anderen Geräten, Speicher (z.B. Flash/DRAM/RAM usw.), Platinen (beispielsweise Hauptplatinen usw.).
  • Obgleich die vorstehende Beschreibung genau angegebene Schritte und Materialien aufweist, die bei dem Verfahren der vorliegenden Erfindung angewendet sein können, wird der Fachmann erkennen, dass zahlreiche Modifikationen und Ersetzungen vorgenommen werden können. Dementsprechend ist beabsichtigt, dass alle derartigen Modifikationen, Änderungen, Ersetzungen und Erweiterungen in Wesen und Umfang der Erfindung, wie durch die beiliegenden Ansprüche definiert, fallen sollen. Zudem wird erkannt, dass verschiedene mikroelektronische Strukturen, wie etwa Verpackungsstrukturen, im Fachgebiet allgemein bekannt sind. Daher stellen die Figuren, die hierin vorgelegt sind, nur Abschnitte eines beispielhaften mikroelektronischen Geräts dar, das zur praktischen Umsetzung der vorliegenden Erfindung gehört. Daher ist die vorliegende Erfindung nicht auf die hierin beschriebenen Strukturen beschränkt.

Claims (8)

  1. Verfahren, umfassend: Anbringen eines ersten Chips (206) auf einer ersten Seite eines Trägers (200); Anbringen eines zweiten Chips (206') auf einer zweiten Seite des Trägers (200); Ausbilden von dielektrischem Material (210) auf der ersten Seite des Trägers (200) und Ausbilden von dielektrischem Material (210') auf der zweiten Seite des Trägers (200); Ausbilden von Durchkontaktierungsverbindungen (212, 212') und Zusammenschaltungsstrukturen (214) durch das dielektrische Material (210) auf der ersten Seite des Trägers (200) zum Verbinden mit dem ersten Chip (206) und Ausbilden von Durchkontaktierungsverbindungen (212, 212') und Zusammenschaltungsstrukturen (214') durch das dielektrische Material (210') auf der zweiten Seite des Trägers (200) zum Verbinden mit dem zweiten Chip (206'); Anbringen eines dritten Chips (216) auf dem dielektrischen Material (210) auf der ersten Seite des Trägers (200) und Anbringen eines vierten Chips (216') auf dem dielektrischen Material (210) auf der zweiten Seite des Trägers (200); Ausbilden von zusätzlichem/en dielektrischem Material (211, 211') und Zusammenschaltungsstrukturen (214'') auf dem dritten Chip (216) und Ausbilden von zusätzlichem/en dielektrischem Material (211, 211') und Zusammenschaltungsstrukturen (214''') auf dem vierten Chip (216'); und Trennen des ersten Chips (206) und des dritten Chips (216) von dem zweiten Chip (206') und dem vierten Chip (216') entlang des Trägers (200) zum Ausbilden von zwei separaten Verpackungsstrukturen (220, 220'.
  2. Verfahren nach Anspruch 1, wobei der erste Chip (206) und der dritte Chip (216) vollständig in eine erste Verpackung eingelassen sind, und wobei der zweite Chip (206') und vierte Chip (216') vollständig in eine zweite Verpackung eingelassen sind.
  3. Verfahren nach Anspruch 2, wobei die erste und zweite Verpackung keine PoP-Anschlussflächen zum Verbinden der zweiten Verpackung mit der ersten Verpackung umfassen.
  4. Verfahren nach Anspruch 1, wobei der erste Chip (206) und der zweite Chip (206') einen Speicherchip umfassen.
  5. Verfahren nach Anspruch 1, wobei der erste Chip (206) und der zweite Chip (206') einen CPU-Chip umfassen.
  6. Verfahren nach Anspruch 4, ferner umfassend das Anbringen eines fünften Chips (221) dem dritten Chip (216) benachbart auf dem dielektrischen Material (210) auf der ersten Seite des Trägers (200) und das Anbringen eines sechsten Chips (221') dem vierten Chip (216') benachbart auf dem dielektrischen Material (210) auf der zweiten Seite des Trägers (200).
  7. Verfahren nach Anspruch 1, wobei das Trägermaterial Kupfer umfasst.
  8. Verfahren nach Anspruch 1, wobei jede der zwei Verpackungen kernlose Bumpless Build-up Layer Verpackungen umfasst.
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