KR20150025633A - 패키지 온 패키지 장치 및 이의 제조 방법 - Google Patents

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KR20150025633A
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    • H01L2224/294—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29438—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29444—Gold [Au] as principal constituent
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    • H01L2224/29438—Coating material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/29455—Nickel [Ni] as principal constituent
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    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract

본 발명은 패키지 온 패키지 장치 및 이의 제조 방법을 개시한다. 이 장치에서는 하부 반도체 패키지와 상부 반도체 패키지 사이에 이방성 전도성 필름을 개재하여 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 에어 갭을 없앰으로써 하부 반도체 칩으로부터 발생된 열을 신속하게 상부 반도체 패키지 쪽으로 전달시켜 열 방출이 극대화될 수 있다.

Description

패키지 온 패키지 장치 및 이의 제조 방법{PACKAGE-ON-PACKAGE DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 패키지 온 패키지 장치 및 이의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치는 각각의 적층되는 패키지 안에 반도체 칩과 패키지 기판을 포함하므로 전체 패키지의 두께가 두꺼워지는 문제점을 가진다. 또한, 패키지 온 패키지 장치에서는 반도체 칩들 내에서 발생하는 열을 외부로 방출하기 어려워 소자 오작동이나 동작 속도 지연등의 문제 등이 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 열 방출 특성을 개선시킬 수 있는 패키지 온 패키지 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 상기 패키지 온 패키지 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 일 예에 따른 패키지 온 패키지 장치는, 차례로 적층된 하부 반도체 패키지와 상부 반도체 패키지; 및 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 개재되며 이들을 전기적으로 연결시키는 이방성 전도성 필름을 포함한다.
상기 이방성 전도성 필름은 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이를 채울 수 있다.
상기 하부 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 상기 하부 반도체 칩의 일 측에 배치되며 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결시키는 연결 부재, 및 상기 연결 부재의 측벽과 상기 하부 패키지 기판을 덮는 하부 몰드막을 포함하되, 상기 연결 부재의 상단은 상기 하부 몰드막의 상부면과 같은 높이에 있거나 보다 돌출될 수 있다.
상기 상부 반도체 패키지는 상부 패키지 기판을 포함하며, 상기 상부 패키지 기판은 이의 하부면에 배치되며 상기 연결 부재와 수직적으로 중첩되는 상부 도전 패턴을 포함하며, 상기 이방성 전도성 필름은 수지막과 상기 수지막 내에 분산되어 배치되는 도전 입자들을 포함하며, 상기 상부 도전 패턴과 상기 연결 부재 사이에 상기 도전 입자들의 일부가 개재될 수 있다.
상기 상부 도전 패턴과 상기 연결 부재 사이에 개재되는 상기 도전 입자들은 상기 상부 도전 패턴 및 상기 연결 부재와 이격되는 도전 입자들보다 얇은 두께를 가질 수 있다.
상기 상부 도전 패턴과 상기 연결 부재 사이에 개재되는 상기 도전 입자들은 타원형의 단면을 가지며, 상기 상부 도전 패턴 및 상기 연결 부재와 이격되는 상기 도전 입자들은 구형의 형태를 가질 수 있다.
상기 도전 입자들은 구형의 도전 입자 및 적어도 한층의 도전막으로 코팅된 절연입자 중 적어도 하나를 포함할 수 있다.
상기 연결 부재는 솔더볼(solder ball), 관통 몰드 비아(Through mold via) 또는 스터드(Stud)일 수 있다.
상기 하부 몰드막은 상기 하부 반도체 칩의 측벽과 접하되 상기 하부 반도체 칩의 상부면을 노출시키며, 상기 이방성 전도성 필름은 상기 하부 반도체 칩의 상부면과 접할 수 있다.
상기 패키지 온 패키지 장치는 상기 연결 부재의 단부에 부착된 솔더볼을 더 포함할 수 있다.
상기 패키지 온 패키지 장치는 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 개재되는 인터포저(interposer) 기판을 더 포함하되, 상기 이방성 전도성 필름은 상기 하부 반도체 패키지와 상기 인터포저 기판 사이 그리고 상기 상부 반도체 패키지와 상기 인터포저 기판 사이 중 적어도 하나에 개재될 수 있다.
상기 패키지 온 패키지 장치는 상기 상부 반도체 패키지 상에 배치되는 열 경계 물질막; 및 상기 열 경계 물질막 상에 배치되는 방열판을 더 포함할 수 있다.
다른 예에 있어서, 상기 하부 반도체 패키지는, 하부 본딩 패드를 포함하는 하부 반도체 칩, 상기 하부 반도체 칩의 측면과 상부면을 덮는 하부 몰드막, 상기 하부 본딩 패드와 접하며 상기 하부 반도체 칩과 상기 하부 몰드막의 하부면을 따라 연장되는 하부 재배선 패턴, 및 상기 하부 몰드막을 관통하여 상기 하부 재배선 패턴과 접하는 연결 부재를 포함하며, 상기 상부 반도체 패키지는, 상부 본딩 패드를 포함하는 상부 반도체 칩, 상기 상부 반도체 칩의 측면과 상부면을 덮는 상부 몰드막, 상기 상부 본딩 패드와 접하며 상기 상부 반도체 칩과 상기 상부 몰드막의 하부면을 따라 연장되는 상부 재배선 패턴을 포함하며, 상기 이방성 전도성 필름은 상기 연결 부재와 상기 상부 재배선 패턴을 전기적으로 연결시킬 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 패키지 온 패키지 장치의 제조 방법은, 상부에 노출된 하부 접속 단자를 포함하는 하부 반도체 패키지를 준비하는 단계; 하부에 노출된 상부 접속 단자를 포함하는 상부 반도체 패키지를 준비하는 단계; 및 이방성 전도성 필름을 개재하여 상기 하부 반도체 패키지 상에 상기 상부 반도체 패키지를 실장하는 단계를 포함한다.
일 예에 있어서, 상기 하부 반도체 패키지를 준비하는 단계는, 하부 패키지 기판 상에 하부 반도체 칩을 실장하는 단계; 상기 하부 패키지 기판 상에 상기 하부 반도체 칩의 적어도 측벽을 덮는 하부 몰드막을 형성하는 단계; 상기 하부 몰드막의 일부를 제거하여 몰드 관통홀을 형성하는 단계; 및 상기 몰드 관통홀을 채우는 연결 부재를 형성하는 단계를 포함한다.
다른 예에 있어서, 상기 하부 반도체 패키지를 준비하는 단계는, 하부 패키지 기판 상에 홀을 포함하는 희생막 패턴을 형성하는 단계; 상기 홀을 채우는 연결 부재를 형성하는 단계; 상기 희생막 패턴을 제거하는 단계; 상기 하부 패키지 기판 상에 하부 반도체 칩을 실장하는 단계; 및 상기 하부 패키지 상에 상기 하부 반도체 칩의 적어도 측면과 상기 연결 부재의 측면을 덮되 상기 연결 부재의 상부면을 노출시키는 하부 몰드막을 형성하는 단계를 포함한다.
또 다른 예에 있어서, 상기 하부 반도체 패키지를 준비하는 단계는, 하부 패키지 기판 상에 하부 반도체 칩을 실장하는 단계; 상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 이격되는 연결 부재를 형성하는 단계; 상기 연결단자를 덮는 하부 몰드막을 형성하는 단계; 및 상기 하부 몰드막의 일부를 제거하여 상기 연결 부재를 노출시키는 홀을 형성하는 단계를 포함한다.
상기 방법은, 상기 홀 안에 솔더볼을 넣고 가열하여 상기 솔더볼을 상기 연결 부재와 융착시키는 단계를 더 포함할 수 있다.
이방성 전도성 필름을 개재하여 상기 하부 반도체 패키지 상에 상기 상부 반도체 패키지를 실장하는 단계는, 상기 하부 반도체 패키지 상에 이방성 전도성 필름을 올려놓는 단계; 상기 이방성 전도성 필름 상에 상기 상부 반도체 패키지를 올려놓는 단계; 및 상기 이방성 전도성 필름을 가열한 상태에서 상기 상부 반도체 패키지를 눌러 상기 하부 접속 단자와 상기 상부 접속 단자를 전기적으로 연결시키는 단계를 포함할 수 있다.
상기 방법은, 상기 이방성 전도성 필름과 상기 상부 반도체 패키지 사이 또는 상기 하부 반도체 패키지와 상기 이방성 전도성 필름 사이에 인터포저 기판을 개재시키는 단계를 더 포함할 수 있다.
상기 이방성 전도성 필름은 수지막과 상기 수지막 내에 분산된 도전 입자들을 포함하며, 상기 이방성 전도성 필름을 가열하는 것은 상기 수지막의 녹는점 이상으로 진행될 수 있다.
본 발명의 일 개념에 따른 반도체 패키지는, 패키지 기판; 및 상기 패키지 기판 상에 이방성 전도성 필름을 개재하여 실장된 반도체 칩을 포함할 수 있다.
본 발명의 일 예에 따른 패키지 온 패키지 장치는, 하부 반도체 패키지와 상부 반도체 패키지 사이에 이방성 전도성 필름을 개재하여 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 에어 갭을 없앰으로써 하부 반도체 칩으로부터 발생된 열을 신속하게 상부 반도체 패키지 쪽으로 전달시켜 열 방출이 극대화될 수 있다. 이로써 패키지 온 패키지 장치의 동작 속도를 개선시키고 오작동의 문제를 해결할 수 있다.
도 1은 본 발명의 실시예 1에 따른 패키지 온 패키지 장치의 단면도이다.
도 2는 도 1의 'P1' 부분을 확대한 확대도이다.
도 3은 본 발명의 일 예에 따른 이방성 전도성 필름의 단면도이다.
도 4a 내지 도 4e는 본 발명의 예들에 따라 이방성 전도성 필름에 포함되는 도전 입자들의 사시도 및 단면도들이다.
도 5는 도 1의 패키지 온 패키지 장치에서 열전달을 나타낸다.
도 6 내지 도 8은 본 발명의 일 예에 따라 도 1의 패키지 온 패키지 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9 내지 도 13은 본 발명의 다른 예에 따라 도 1의 패키지 온 패키지 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 14는 본 발명의 실시예 2에 따른 패키지 온 패키지 장치의 단면도이다. 도 15는 도 14의 'P1' 부분을 확대한 확대도이다.
도 16은 본 발명의 실시예 3에 따른 패키지 온 패키지 장치의 단면도이다.
도 17은 도 16의 'P1' 부분을 확대한 확대도이다.
도 18 및 19는 도 16의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 20은 본 발명의 실시예 4에 따른 패키지 온 패키지 장치의 단면도이다.
도 21은 도 20의 'P1' 부분을 확대한 확대도이다.
도 22는 도 20의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 23은 본 발명의 실시예 5에 따른 패키지 온 패키지 장치의 단면도이다.
도 24는 도 23의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 25는 본 발명의 실시예 6에 따른 패키지 온 패키지 장치의 단면도이다.
도 26은 본 발명의 실시예 7에 따른 패키지 온 패키지 장치의 단면도이다.
도 27은 본 발명의 실시예 8에 따른 패키지 온 패키지 장치의 단면도이다.
도 28은 본 발명의 실시예 9에 따른 패키지 온 패키지 장치의 단면도이다.
도 29는 본 발명의 실시예 10에 따른 패키지 온 패키지 장치의 단면도이다.
도 30은 본 발명의 실시예 11에 따른 반도체 패키지의 단면도이다.
도 31은 본 발명의 실시예 12에 따른 반도체 패키지의 단면도이다.
도 32는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다.
도 33은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 34는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
<실시예 1>
도 1은 본 발명의 실시예 1에 따른 패키지 온 패키지 장치의 단면도이다.
도 1을 참조하면, 본 예에 따른 패키지 온 패키지 장치(200)는, 하부 반도체 패키지(101)와 상부 반도체 패키지(102)를 포함한다.
상기 하부 반도체 패키지(101)는 하부 패키지 기판(1), 상기 하부 패키지 기판(1) 상에 실장된 하부 반도체 칩(10), 및 이들을 덮는 하부 몰드막(12)을 포함한다. 상기 하부 패키지 기판(1)은 인쇄 회로 기판일 수 있다. 상기 하부 패키지 기판(1)의 상부면에는 제 1 하부 도전 패턴들(2a)이 배치되고, 상기 하부 패키지 기판(1)의 하부면에는 제 2 하부 도전 패턴들(2b)이 배치된다. 도시하지는 않았지만, 상기 하부 패키지 기판(1) 내에는 상기 제 1 하부 도전 패턴들(2a)과 상기 제 2 하부 도전 패턴들(2b)을 전기적으로 연결시키는 도전 비아들이 배치될 수 있다. 또한 상기 하부 패키지 기판(1)의 상하부면은 상기 하부 도전 패턴들(2a, 2b)을 부분적으로 노출시키는 보호막들로 덮일 수 있다. 상기 하부 도전 패턴들(2a, 2b) 중 일부는 솔더볼이 배치되는 볼랜드들이나 배선들 또는 접속 단자의 기능을 할 수 있다. 상기 하부 반도체 칩(10)은 상기 제 1 하부 도전 패턴들(2a) 중 일부에 제 1 하부 솔더 범프들(5)을 이용하여 전기적으로 연결되며, 플립 칩 본딩 방식으로 실장될 수 있다. 상기 하부 몰드막(12)은 상기 하부 반도체 칩(10)의 측벽을 덮되 상기 하부 반도체 칩(10)의 상부면은 노출시킬 수 있다. 즉, 상기 하부 반도체 칩(10)의 상부면은 상기 하부 몰드막(12)에 의해 덮이지 않을 수 있다. 상기 하부 몰드막(12)은 상기 제 1 하부 도전 패턴들(2a)을 일부 노출시키는 연결홀들(14)을 포함한다. 상기 하부 반도체 칩(10)은 예를 들면 로직 칩일 수 있다. 상기 하부 반도체 칩(10)은 내부에 중앙 처리 장치(Central processor unit, CPU), 그래픽 처리 장치(Graphic processor unit, GPU), USB(universal serial bus)등 다양한 장치들을 포함할 수 있다.
도 2는 도 1의 'P1' 부분을 확대한 확대도이다.
도 1 및 도 2를 참조하면, 상기 상부 반도체 패키지(102)는 상부 패키지 기판(30), 상기 상부 패키지 기판(30) 상에 실장된 상부 반도체 칩들(40a, 40b), 및 이들을 덮는 상부 몰드막(36)을 포함한다. 상기 상부 패키지 기판(30)은 인쇄 회로 기판일 수 있다. 상기 상부 패키지 기판(30)의 상부면에는 제 1 상부 도전 패턴들(31a)이 배치되고, 상기 상부 패키지 기판(30)의 하부면에는 제 2 상부 도전 패턴들(31b)이 배치된다. 도시하지는 않았지만, 상기 하부 패키지 기판(1) 내에는 상기 제 1 상부 도전 패턴들(31a)과 상기 제 2 상부 도전 패턴들(31b)을 전기적으로 연결시키는 도전 비아들이 배치될 수 있다. 상기 상부 패키지 기판(30)의 상하부면들은 상기 상부 도전 패턴들(31a, 31b)을 부분적으로 노출시키는 보호막(33)으로 덮인다. 상기 상부 패키지 기판(30) 내에는 상기 상부 도전 패턴들(31a, 31b)을 연결시키는 도전 비아들이 배치될 수 있다. 상기 상부 반도체 칩들(40a, 40b)은 제 1 상부 반도체 칩(40a)과 제 2 상부 반도체 칩(40b)을 포함한다. 상기 상부 반도체 칩들(40a, 40b)은 모두 상기 상부 패키지 기판(30)의 상기 제 1 상부 도전 패턴들(31a)에 와이어 본딩 방식으로 연결될 수 있다. 상기 상부 반도체 칩들(40a, 40b)은 예를 들면 메모리 칩일 수 있다.
상기 상부 반도체 패키지(102)는 상기 하부 반도체 패키지(101) 상에 적층되며, 이들을 연결하는 연결 부재(38)에 의해 서로 전기적으로 연결된다. 상기 연결 부재(38)는 상기 연결홀(14) 안에 배치된다. 본 실시예 1에 있어서, 상기 연결 부재(38)는 스터드(Stud)나 관통 몰드 비아(Through mold via)일 수 있다. 도시하지는 않았지만 상기 연결 부재(38)는 상기 연결홀(14)의 측벽과 바닥을 콘포말하게 덮는 시드막을 포함할 수 있다. 상기 연결 부재(38)는 도금 공정이나 증착 공정으로 형성될 수 있다. 상기 연결 부재(38)은 금, 구리, 니켈, 주석 및 납 중 적어도 하나로 형성될 수 있다. 상기 연결 부재(38)의 상단은 상기 하부 몰드막(12)의 상부면과 같은 높이에 있거나 보다 높을 수 있다(위로 돌출될 수 있다). 상기 연결 부재(38)는 상기 제 2 상부 도전 패턴들(31b)과 수직적으로 중첩될 수 있다.
도 3은 본 발명의 일 예에 따른 이방성 전도성 필름의 단면도이다. 도 4a 내지 도 4e는 본 발명의 예들에 따라 이방성 전도성 필름에 포함되는 도전 입자들의 사시도 및 단면도들이다.
도 1 내지 도 4e를 참조하면, 상기 상부 반도체 패키지(102)와 상기 하부 반도체 패키지(101) 사이에는 이방성 전도성 필름(50)이 개재된다. 상기 이방성 전도성 필름(50)은 수지막(51)과 상기 수지막(51) 내에 분산된 도전 입자들(57)을 포함한다. 상기 수지막(51)은 열에 의해 녹는 고분자 계열의 물질일 수 있다. 상기 도전 입자들(57)은 도 4a와 4b에서처럼 하나의 덩어리의 금속 입자일 수 있다. 또는 상기 도전 입자들(57)은 도 4c에서처럼 도전막(57a)으로 코팅된 금속입자(57b)일 수 있다. 또는 상기 도전 입자들(57)은 도 4d 내지 도 4e에서처럼 하나 이상의 도전막(57a, 57d)으로 코팅된 절연 입자(57c)를 포함할 수 있다. 상기 금속 입자 및 상기 도전막(57a, 57d)은 금이나 니켈일 수 있다. 상기 절연 입자(57c)은 플라스틱일 수 있다. 상기 도전 입자들(57)은 도 4a 및 4c 내지 4e에서처럼 구형일 수도 있고 도 4b에서처럼 돌기를 가지는 덴드라티트(dendrite) 형일 수 있다.
상기 이방성 전도성 필름(50)은 상기 상부 반도체 패키지(102)와 상기 하부 반도체 패키지(101) 사이의 공간을 채운다. 상기 도전 입자들(57)의 일부는 상기 연결 부재(38)와 상기 제 2 상부 도전 패턴(31b) 사이에 개재되어 상기 연결 부재(38)와 상기 제 2 상부 도전 패턴(31b)을 전기적으로 연결시킨다. 상기 연결 부재(38)와 상기 제 2 상부 도전 패턴(31b) 사이에 개재되지 않는 도전 입자들(57)은 상기 수지막(51)에 의해 상기 연결 부재(38)와 상기 제 2 상부 도전 패턴(31b)로부터 절연된다. 상기 제 2 상부 도전 패턴(31b)이 상기 상부 패키지 기판(30)에 부착되어 돌출되었으며 상기 연결부재(38)의 상단이 상기 하부 몰드막(12)의 상부면 보다 위로 돌출되었으므로 상기 제 2 상부 도전 패턴(31b)과 상기 연결부재(38) 간의 간격이 상기 상부 패키지 기판(30)과 상기 하부 몰드막(12) 간의 간격보다 좁을 수 있다. 따라서, 상기 연결 부재(38)와 상기 제 2 상부 도전 패턴(31b) 사이에 개재되는 도전 입자들(57)은 이들 사이에 개재되지 않는 도전 입자들(57)보다 납작할 수 있다. 즉, 상기 연결 부재(38)와 상기 제 2 상부 도전 패턴(31b) 사이에 개재되는 도전 입자들(57)은 타원형의 단면을 가질 수 있고 이들 사이에 개재되지 않는 도전 입자들(57)은 구형의 형태를 가질 수 있다. 상기 연결 부재(38)와 상기 제 2 상부 도전 패턴(31b) 사이에 개재되는 도전 입자들(57)은 이들 사이에 개재되지 않는 도전 입자들(57) 보다 얇은 두께를 가질 수 있다.
도 5는 도 1의 패키지 온 패키지 장치에서 열전달을 나타낸다.
도 5를 참조하면, 상기 패키지 온 패키지 장치(200)에서는, 열이 주로 많이 발생하는 로직칩인 상기 하부 반도체 칩(10)과 상기 상부 패키지 기판(30) 사이에 상기 이방성 전도성 필름(50)이 개재되며 상기 하부 패키지 기판(1)과 상기 상부 패키지 기판(30)을 전기적으로 연결시킨다. 상기 이방성 전도성 필름(50)이 아닌 솔더볼에 의해 상기 하부 반도체 패키지(101)를 상기 상부 반도체 패키지(102)와 연결시킬 경우, 이들 사이에 에어 갭이 형성된다. 공기와 같은 기체의 열 전도도는 고체의 열 전도도보다 현저히 낮게 된다. 따라서 상기 이방성 전도성 필름(50)이 없는 경우 상기 하부 반도체 칩(10)에서 발생되는 열의 방출이 원할하지 못하게 된다. 그러나 본 발명에서는 상기 이방성 전도성 필름(50)이 개재되므로, 상기 하부 반도체 칩(10)으로 부터 발생된 열은 상기 이방성 전도성 필름(50)을 통해 도 5의 화살표를 따라 상부 반도체 패키지(102)로 전달되어 열 방출이 용이하다. 이로써 동작 속도를 개선시키고 오작동의 문제를 해결할 수 있다. 또한 DTM(Dynamic Thermal management)의 시작 시간을 늦춰줄 수 있어 중앙처리장치(Central processing unit)의 사용을 극대화할 수 있다. 또한 상기 하부 반도체 칩(10)에서 CPU의 주파수 손실을 최소화할 수 있다.
도 6 내지 도 8은 본 발명의 일 예에 따라 도 1의 패키지 온 패키지 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 6을 참조하면, 상 하부면에 각각 제 1 하부 도전 패턴들(2a)과 제 2 하부 도전 패턴들(2b)을 포함하는 하부 패키지 기판(1)을 준비한다. 상기 하부 패키지 기판(1) 상에 하부 반도체 칩(10)을 제 1 하부 솔더 범프들(5)을 개재하여 플립 칩 본딩 방식으로 실장한다. 상기 하부 반도체 칩(10)의 측벽과 상기 하부 패키지 기판(1)의 상부면을 덮는 하부 몰드막(12)을 형성한다. 상기 하부 몰드막(120은 상기 하부 반도체 칩(10)의 상부면을 덮도록 형성될 수도 있으며 이때에는 상기 하부 반도체 칩(10)의 상부면을 노출시키기 위하여 추가로 CMP(Chemical mechanical polishing) 공정이 진행될 수도 있다. 상기 하부 몰드막(12)을 일부 제거하여 상기 제 1 하부 도전 패턴들(2a)의 일부를 노출시키는 연결홀들(14)을 형성한다. 상기 하부 몰드막(120)의 일부를 제거하는 공정은 레이저를 이용할 수 있다.
도 7을 참조하면, 도시하지는 않았지만 상기 하부 몰드막(12)의 전면 상에 시드막을 콘포말하게 형성할 수 있다. 그리고 도금 공정을 진행하여 상기 연결홀들(14)을 채우는 연결 부재(38)를 형성한다. 그리고 상기 하부 몰드막(12)의 상부면 상의 시드막 및 도금막을 제거할 수 있다. 본 예에 있어서 상기 연결 부재(38)의 상단은 상기 하부 몰드막(12)의 상부면 보다 돌출되도록 형성될 수 있다. 이로써 제 2 하부 도전 패턴(2b)에 제 2 하부 솔더 범프(16)를 부착하기 전의 하부 반도체 패키지(101)를 형성할 수 있다.
도 8을 참조하면, 상부 패키지 기판(30) 상에 제 1 상부 반도체 칩(40a)과 제 2 상부 반도체 패키지(40b)를 차례로 적층하고 와이어(32)를 이용하여 상기 상부 패키지 기판(30)에 전기적으로 연결시킨다. 몰드 공정을 진행하여 상기 상부 반도체 칩들(40a, 40b)을 덮는 상부 몰드막(36)을 형성한다. 상기 하부 반도체 패키지(101) 상에 이방성 전도성 필름(50)과 상기 상부 반도체 패키지(102)를 차례로 적층한다. 상기 이방성 전도성 필름(50)은 도 1을 참조하여 설명한 바와 동일할 수 있다. 상기 이방성 전도성 필름(50)을 상기 수지막(51)의 융점 이상으로 가열하고 상기 상부 반도체 패키지(102)를 아래로 눌러 압착한다. 이로써 도 1 및 도 2에서처럼 상기 제 2 상부 도전 패턴(31b)과 상기 연결 부재(38) 사이에 배치되는 도전 입자들(57)이 눌려지고 이들이 전기적으로 연결된다. 또한 상기 이방성 전도성 필름(50)은 상기 패키지들(101, 102) 사이의 공간을 에어 갭 없이 잘 채울 수 있다.
다시 도 1을 참조하여 상기 하부 패키지 기판(1)의 하부면의 상기 제 2 하부 도전 패턴(2b)에 제 2 하부 솔더 범프(16)를 부착한다. 이로써 상기 패키지 온 패키지 장치(200)를 제조할 수 있다.
도 9 내지 도 13은 본 발명의 다른 예에 따라 도 1의 패키지 온 패키지 장치를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 9를 참조하면, 상 하부면에 각각 제 1 하부 도전 패턴들(2a)과 제 2 하부 도전 패턴들(2b)을 포함하는 하부 패키지 기판(1)을 준비한다. 상기 하부 패키지 기판(1) 상에 희생막(13)을 형성한다. 상기 희생막(13)은 예를 들면 포토레지스트막일 수 있다.
도 10을 참조하면, 상기 희생막(13)의 일부를 제거하여 상기 제 1 하부 도전 패턴들(2a)의 일부를 노출시키는 홀들(H1)을 형성한다. 상기 희생막(13)이 포토레지스트막일 경우, 상기 희생막(13)의 일부를 제거하는 공정은 노광 및 현상 공정을 포함할 수 있다.
도 11을 참조하면, 도시하지는 않았지만 희생막(13)의 전면상에 시드막을 콘포말하게 형성한다. 그리고 도금 공정을 진행하여 상기 홀들(H1)을 채우는 연결 부재들(38)을 형성한다. 그리고 상기 희생막(13)의 상부면 상의 시드막 및 도금막을 제거할 수 있다.
도 12를 참조하면, 상기 희생막(13)을 선택적으로 제거한다. 상기 희생막(13)이 포토레지스트막일 경우 애싱 공정으로 제거될 수 있다. 이로써 상기 연결 부재들(38)과 접하지 않는 상기 제 1 하부 도전 패턴들(2a)의 나머지를 노출시킬 수 있다.
도 13을 참조하면, 상기 연결 부재들(38)과 접하지 않는 상기 제 1 하부 도전 패턴들(2a)에 제 1 하부 솔더 범프들(5)을 이용하여 하부 반도체 칩(10)을 실장시킨다.
다시 도 7을 참조하면, 몰딩 공정을 진행하여 상기 하부 패키지 기판(1) 상에 상기 하부 반도체 칩(10)의 측벽과 상기 연결 부재(38)의 측벽을 일부 덮되 적어도 상기 연결 부재(38)의 상부를 노출시키는 하부 몰드막(12)을 형성하여 하부 반도체 패키지(101)를 형성한다.
그리고 도 8을 참조하여 설명한 바와 같이, 상기 하부 반도체 패키지(101) 상에 이방성 전도성 필름(50)과 상부 반도체 패키지(102)를 차례로 적층하고 열압착시킨다.
<실시예 2>
도 14는 본 발명의 실시예 2에 따른 패키지 온 패키지 장치의 단면도이다. 도 15는 도 14의 'P1' 부분을 확대한 확대도이다.
도 14 및 15를 참조하면, 본 실시예 2에 따른 패키지 온 패키지 장치(201)의 하부 반도체 패키지(101a)에서는 연결 부재(38a)의 상부면이 하부 몰드막(12)의 상부면과 같은 높이에 위치하며 서로 공면을 이룰 수 있다. 그 외의 구성 요소는 실시예 1에서 설명한 바와 동일/유사할 수 있다.
상기 패키지 온 패키지 장치(201)는 도 6의 상태에서 도금 공정을 진행하여 상기 연결 부재(38a)를 형성한 후 CMP와 같은 평탄화 식각 공정을 진행함으로써 상기 연결 부재(38a)의 상부면의 높이를 상기 하부 몰드막(12)의 상부면의 높이와 같게 형성할 수 있다. 후속 공정은 실시예 1에서 설명한 바와 동일/유사할 수 있다.
<실시예 3>
도 16은 본 발명의 실시예 3에 따른 패키지 온 패키지 장치의 단면도이다. 도 17은 도 16의 'P1' 부분을 확대한 확대도이다.
도 16 및 17을 참조하면, 본 실시예 3에 따른 패키지 온 패키지 장치(202)의 하부 반도체 패키지(101b)에서는 연결 부재(38b)는 솔더볼일 수 있다. 이로써 상기 연결 부재(38b)는 곡면을 가질 수 있다. 이때에도 상기 연결 부재(38b)의 상단은 바람직하게는 하부 몰드막(12)의 상부면과 같은 높이거나 보다 돌출될 수 있다. 그 외의 구성 요소는 실시예 1에서 설명한 바와 동일/유사할 수 있다.
도 18 및 19는 도 16의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 18을 참조하면, 상 하부면에 각각 제 1 하부 도전 패턴들(2a)과 제 2 하부 도전 패턴들(2b)을 포함하는 하부 패키지 기판(1)을 준비한다. 상기 제 1 하부 도전 패턴들(2a)의 일부에 제 1 하부 솔더 범프들(5)을 이용하여 하부 반도체 칩(10)을 실장한다. 상기 제 1 하부 솔더 범프들(5)과 접하지 않는 상기 제 1 하부 도전 패턴들(2a)에 제 1 연결 솔더볼들(381)을 부착시킨다. 몰드 공정을 진행하여 하부 패키지 기판(1)의 상부면과 적어도 상기 하부 반도체 칩(10)의 측면을 덮는 하부 몰드막(12)을 형성한다. 상기 하부 몰드막(12)의 일부를 제거하여 상기 제 1 연결 솔더볼들(381)을 노출시키는 연결홀들(14)을 형성한다. 그리고 상기 연결홀들(14) 안에 제 2 연결 솔더볼들(382)을 위치시킨다.
도 19를 참조하면, 상기 연결 솔더볼들(381, 382)의 융점 이상으로 가열하여 상기 연결 솔더볼들(381, 382)을 서로 융착시켜 연결 부재(38)를 형성한다. 이로써 상기 연결 부재(38b)의 상단은 상기 하부 몰드막(12)의 상부면 보다 돌출되도록 형성될 수 있다. 후속 공정은 실시예 1과 동일/유사할 수 있다.
또는 상기 제 1 연결 솔더볼(381)이 커서 상기 제 1 연결 솔더볼(381)의 상단이 상기 하부 몰드막(12)의 상부면 보다 돌출될 수도 있다. 이 경우에는 상기 연결 부재(38b)를 형성하기 위해 상기 제 2 연결 솔더볼들(382)이 사용되지 않을 수도 있다.
<실시예 4>
도 20은 본 발명의 실시예 4에 따른 패키지 온 패키지 장치의 단면도이다. 도 21은 도 20의 'P1' 부분을 확대한 확대도이다.
도 20 및 21을 참조하면, 본 실시예 4에 따른 패키지 온 패키지 장치(203)의 하부 반도체 패키지(101c)에서는 연결 부재(38a)는 실시예 2와 동일하나 상기 연결 부재(38a)의 상단에 보조 솔더볼(37)이 부착될 수 있다. 이방성 전도성 필름(50)의 도전 입자들(57)은 상기 보조 솔더볼(37)과 제 2 상부 도전 패턴(31b) 사이에 개재될 수 있다. 그 외의 구성은 실시예 2와 동일/유사할 수 있다.
도 22는 도 20의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 22를 참조하면, 도 6의 상태에서 도금 공정을 진행하여 상기 연결 부재(38a)를 형성한 후 CMP와 같은 평탄화 식각 공정을 진행함으로써 상기 연결 부재(38a)의 상부면의 높이를 상기 하부 몰드막(12)의 상부면의 높이와 같게 형성한다. 그리고 보조 솔더볼(37)을 상기 연결 부재(38a)의 상부면에 보조 솔더볼(37)을 융착시킨다. 후속 공정은 실시예 2에서 설명한 바와 동일/유사할 수 있다.
<실시예 5>
도 23은 본 발명의 실시예 5에 따른 패키지 온 패키지 장치의 단면도이다.
도 23을 참조하면, 본 실시예 5에 따른 패키지 온 패키지 장치(204)에서는 하부 반도체 패키지(101a)와 상부 반도체 패키지(102) 사이에 인터포저 기판(62)이 개재된다. 상기 인터포저 기판(62)은 인쇄회로 기판일 수 있으며, 플라스틱, 플렉서블 필름, 또는 세라믹 등으로 제조될 수 있다. 상기 인터포저 기판(62)은 상하부면에 각각 배치되는 제 1 도전 패턴들(61a)과 제 2 도전 패턴들(61b)을 포함할 수 있다. 상기 제 1 도전 패턴들(61a)은 각각 제 2 상부 도전 패턴들(31b)과 수직적으로 중첩될 수 있으며 이들 사이에 개재되는 제 2 이방성 전도성 필름(50b)의 도전 입자(57)에 의해 서로 전기적으로 연결될 수 있다. 상기 제 2 도전 패턴들(61b)은 각각 연결 부재들(38a)과 수직적으로 중첩될 수 있으며, 이들 사이에 개재되는 제 1 이방성 전도성 필름(50a)의 도전 입자(57)에 의해 서로 전기적으로 연결될 수 있다. 상기 제 1 및 제 2 도전 패턴들(61a, 61b)은 상기 인터 포저 기판(62) 내부에 배치되는 도전 비아들과 전기적으로 연결될 수 있다. 상기 하부 반도체 패키지(101a)과 상기 인터 포저 기판(62) 사이에 제 1 이방성 전도성 필름(50a)이 개재될 수 있다. 상기 인터포저 기판(62)과 상기 상부 반도체 패키지(102) 사이에 제 2 이방성 전도성 필름(50b)이 개재될 수 있다. 상기 이방성 전도성 필름들(50a, 50b)은 실시예 1에서 설명한 바와 동일/유사할 수 있다. 그 외의 구성은 실시예 2와 동일/유사할 수 있다.
도 24는 도 23의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 24를 참조하면, 하부 반도체 패키지(101a) 상에 제 1 이방성 전도성 필름(50a), 인터포저 기판(62), 제 2 이방성 전도성 필름(50b) 및 상부 반도체 패키지(102)를 차례로 적층한 후 열압착시킨다. 그 외의 제조 방법은 실시예 2와 동일/유사할 수 있다.
<실시예 6>
도 25는 본 발명의 실시예 6에 따른 패키지 온 패키지 장치의 단면도이다.
도 25를 참조하면, 본 실시예 6에 따른 패키지 온 패키지 장치(205)에서는 도 16의 하부 반도체 패키지(101b)와 상부 반도체 패키지(102) 사이에 인터포저 기판(62)이 개재된다. 상기 인터 포저 기판(62)과 상기 상부 반도체 패키지(102) 사이에 이방성 전도성 필름(50)이 개재된다. 상기 하부 반도체 패키지(101b)과 상기 인터포저 기판(62) 사이에 열 경계 물질막(52)이 개재된다. 연결 부재(38b)는 인터 포저 기판(62)의 제 2 도전 패턴(61b)과 직접 접할 수 있다. 그 외의 구성 및 제조 방법은 실시예 5에서 설명한 바와 동일/유사할 수 있다.
<실시예 7>
도 26은 본 발명의 실시예 7에 따른 패키지 온 패키지 장치의 단면도이다.
도 26을 참조하면, 본 실시예 7에 따른 패키지 온 패키지 장치(206)에서는 도 14의 하부 반도체 패키지(101a)와 상부 반도체 패키지(102) 사이에 인터포저 기판(62)이 개재된다. 상기 인터 포저 기판(62)과 상기 상부 반도체 패키지(102) 사이에 열 경계 물질막(52)이 개재된다. 상기 하부 반도체 패키지(101a)과 상기 인터포저 기판(62) 사이에 이방성 전도성 필름(50)이 개재된다. 제 2 상부 도전 패턴(31b)와 제 1 도전 패턴(61a)은 보조 연결 부재(33)에 의해 연결된다. 그 외의 구성 및 제조 방법은 실시예 5에서 설명한 바와 동일/유사할 수 있다.
<실시예 8>
도 27은 본 발명의 실시예 8에 따른 패키지 온 패키지 장치의 단면도이다.
도 276을 참조하면, 본 실시예 8에 따른 패키지 온 패키지 장치(207)의 하부 반도체 패키지(101e)에서는 하부 몰드막(12)이 하부 반도체 칩(10)의 상부면을 덮는다. 그리고 상기 하부 반도체 칩(10)과 하부 패키지 기판(1) 사이에 언더필 수지막(7)이 개재될 수 있다. 그 외의 구성 및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 9>
도 28은 본 발명의 실시예 9에 따른 패키지 온 패키지 장치의 단면도이다.
도 28을 참조하면, 본 실시예 9에 따른 패키지 온 패키지 장치(208)에서는 도 1의 패키지 온 패키지 장치(200)의 구조에서 상부 반도체 패키지(102) 상에 열 경계 물질막(52)과 방열판(60)이 차례로 배치된다. 상기 열 경계 물질막(52)은 접착막일 수 있다. 상기 방열판(60)은 금속판이거나 또는 유연성을 가지는 금속 테이프일 수 있다. 그 외의 구성 및 제조 방법은 실시예 1과 동일/유사할 수 있다.
<실시예 10>
도 29는 본 발명의 실시예 10에 따른 패키지 온 패키지 장치의 단면도이다.
도 29를 참조하면, 본 실시예 10에 따른 패키지 온 패키지 장치(209)에서는 실시예 9의 열 경계 물질막(52)과 방열판(60)이 연장되어 상부 반도체 패키지(102)와 하부 반도체 패키지(101)의 측면들을 덮는다. 제 2 하부 솔더 범프(16)는 상기 방열판(60)의 하부면에도 부착될 수 있다. 이 경우 열 방출 효과를 보다 증대시킬 수 있다. 본 실시예 10에서 상기 방열판(60)은 방열 기능 외에, 전자파 장해(Electromagnetic interference; EMI) 차폐(shielding) 기능을 가질 수 있다. 이로써, 반도체 패키지들의 오작동을 방지할 수 있다.
<실시예 11>
도 30은 본 발명의 실시예 11에 따른 반도체 패키지의 단면도이다.
도 30을 참조하면 본 실시예 11에 따른 반도체 패키지(300)는 제 1 반도체 칩(70)의 측면과 상부면을 제 1 몰드막(71)이 덮는다. 상기 제 1 반도체 칩(70)은 제 1 본딩 패드(72)와 제 1 패시베이션막(73)을 포함한다. 상기 제 1 본딩 패드(72)는 제 1 재배선 패턴(74)와 접한다. 상기 제 1 재배선 패턴(74)은 상기 제 1 몰드막(71)의 하부면 상으로 연장된다. 상기 제 1 재배선 패턴(74)의 일부는 제 1 보호막(76)으로 덮인다. 연결 부재(78)는 상기 제 1 몰드막(71)을 관통하여 상기 제 1 재배선 패턴(74)과 접한다. 상기 연결 부재(78)의 상부면은 상기 제 1 몰드막(71)의 상부면과 같거나 보다 높을 수 있다. 상기 제 1 재배선 패턴(74)의 일부에 하부 솔더볼(90)이 부착된다.
계속해서 상기 제 1 반도체 칩(70) 상에는 제 2 반도체 칩(80)이 배치된다. 상기 제 2 반도체 칩(80)의 측면과 상부면을 제 2 몰드막(81)이 덮는다. 상기 제 2 반도체 칩(80)은 제 2 본딩 패드(82)와 제 2 패시베이션막(83)을 포함한다. 상기 제 2 본딩 패드(82)는 제 2 재배선 패턴(84)와 접한다. 상기 제 2 재배선 패턴(84)은 상기 제 2 몰드막(81)의 하부면 상으로 연장된다. 상기 제 2 재배선 패턴(84)의 일부는 제 2 보호막(86)으로 덮인다.
상기 제 2 반도체 칩(80)과 상기 제 1 몰드막(71) 사이에는 이방성 전도성 필름(50)이 개재된다. 상기 제 2 재배선 패턴(84)과 상기 연결 부재(78)는 상기 이방성 전도성 필름(50)의 도전 입자(57)에 의해 전기적으로 연결된다.
<실시예 12>
도 31은 본 발명의 실시예 12에 따른 반도체 패키지의 단면도이다.
도 31을 참조하면 본 실시예 12에 따른 반도체 패키지(301)에서는 패키지 기판(1) 상에 반도체 칩(10)이 이방성 전도성 필름(50)에 의해 실장될 수 있다. 즉, 패키지 기판(1)은 상 하부면에 각각 제 1 도전 패턴(2a)과 제 2 도전 패턴(2b)이 배치된다. 상기 반도체 칩(10)의 하부면에는 도전 범프들(11)이 배치된다. 상기 도전 범프들(11)과 상기 제 1 도전 패턴들(2a)은 상기 이방성 전도성 필름(50)에 포함되는 도전 입자들(57)에 의해 전기적으로 연결된다. 상기 반도체 칩(10)의 상부면과 측면 그리고 상기 패키지 기판(1)은 몰드막(12)으로 덮인다. 상기 제 2 도전 패턴(2b)에는 하부 솔더볼(16)이 부착된다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 32는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 패키지 모듈의 예를 보여주는 도면이다. 도 32를 참조하면, 패키지 모듈(1200)은 반도체 집적회로 칩(1220) 및 QFP(Quad Flat Package) 패키지된 반도체 집적회로 칩(1230)과 같은 형태로 제공될 수 있다. 본 발명에 따른 반도체 패키지 기술이 적용된 반도체 소자들(1220, 1230)을 기판(1210)에 설치함으로써, 상기 패키지 모듈(1200)이 형성될 수 있다. 상기 패키지 모듈(1200)은 기판(1210) 일측에 구비된 외부연결단자(1240)를 통해 외부전자장치와 연결될 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다. 도 33은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다. 도 33을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 반도체 패키지를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 예를 들면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 기술이 적용된 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 플래시 메모리 시스템에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
상술한 본 발명의 기술이 적용된 반도체 소자는 메모리 카드의 형태로 제공될 수 있다. 도 34는 본 발명의 기술이 적용된 반도체 패키지를 포함하는 메모리 시스템의 예를 보여주는 블럭도이다. 도 34를 참조하면, 메모리 카드(1400)는 비휘발성 기억 소자(1410) 및 메모리 제어기(1420)를 포함할 수 있다. 상기 비휘발성 기억 장치(1410) 및 상기 메모리 제어기(1420)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 본 발명에 따른 반도체 패키지 기술이 적용된 비휘발성 기억 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어할 수 있다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1: 하부 패키지 기판
5, 16: 하부 솔더 범프
2a,2b: 하부 도전 패턴
10: 하부 반도체 칩
12: 하부 몰드막
14: 연결홀
50: 이방성 전도성 필름
51: 수지막
52: 열 경계 물질막
57: 도전 입자
60: 방열판
31a, 31b: 상부 도전 패턴
38, 38a, 38b, 38c: 연결 부재
30: 상부 패키지 기판
40a, 40b: 상부 반도체 칩
36: 상부 몰드막
101, 101a, 101b, 101c, 101d, 101e: 하부 반도체 패키지
102: 상부 반도체 패키지
200~209: 패키지 온 패키지 장치

Claims (20)

  1. 차례로 적층된 하부 반도체 패키지와 상부 반도체 패키지; 및
    상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 개재되며 이들을 전기적으로 연결시키는 이방성 전도성 필름을 포함하는 패키지 온 패키지 장치.
  2. 제 1 항에 있어서,
    상기 이방성 전도성 필름은 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이를 채우는 패키지 온 패키지 장치.
  3. 제 1 항에 있어서,
    상기 하부 반도체 패키지는 하부 패키지 기판, 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩, 상기 하부 반도체 칩의 일 측에 배치되며 상기 하부 반도체 패키지와 상기 상부 반도체 패키지를 전기적으로 연결시키는 연결 부재, 및 상기 연결 부재의 측벽과 상기 하부 패키지 기판을 덮는 하부 몰드막을 포함하되,
    상기 연결 부재의 상단은 상기 하부 몰드막의 상부면과 같은 높이에 있거나 보다 돌출되는 패키지 온 패키지 장치.
  4. 제 3 항에 있어서,
    상기 상부 반도체 패키지는 상부 패키지 기판을 포함하며,
    상기 상부 패키지 기판은 이의 하부면에 배치되며 상기 연결 부재와 수직적으로 중첩되는 상부 도전 패턴을 포함하며,
    상기 이방성 전도성 필름은 수지막과 상기 수지막 내에 분산되어 배치되는 도전 입자들을 포함하며,
    상기 상부 도전 패턴과 상기 연결 부재 사이에 상기 도전 입자들의 일부가 개재되는 패키지 온 패키지 장치.
  5. 제 4 항에 있어서,
    상기 상부 도전 패턴과 상기 연결 부재 사이에 개재되는 상기 도전 입자들은 상기 상부 도전 패턴 및 상기 연결 부재와 이격되는 도전 입자들보다 얇은 두께를 가지는 패키지 온 패키지 장치.
  6. 제 4 항에 있어서,
    상기 상부 도전 패턴과 상기 연결 부재 사이에 개재되는 상기 도전 입자들은 타원형의 단면을 가지며, 상기 상부 도전 패턴 및 상기 연결 부재와 이격되는 상기 도전 입자들은 구형의 형태를 가지는 패키지 온 패키지 장치.
  7. 제 4 항에 있어서,
    상기 도전 입자들은 금속 입자 및 적어도 한층의 도전막으로 코팅된 절연입자 중 적어도 하나를 포함하는 패키지 온 패키지 장치.
  8. 제 3 항에 있어서,
    상기 연결 부재는 솔더볼(solder ball), 관통 몰드 비아(Through mold via) 또는 스터드(Stud)인 패키지 온 패키지 장치.
  9. 제 3 항에 있어서,
    상기 하부 몰드막은 상기 하부 반도체 칩의 측벽과 접하되 상기 하부 반도체 칩의 상부면을 노출시키며,
    상기 이방성 전도성 필름은 상기 하부 반도체 칩의 상부면과 접하는 패키지 온 패키지 장치.
  10. 제 3 항에 있어서,
    상기 연결 부재의 상단부에 부착된 솔더볼을 더 포함하는 패키지 온 패키지 장치.
  11. 제 1 항에 있어서,
    상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이에 개재되는 인터포저(interposer) 기판을 더 포함하되,
    상기 이방성 전도성 필름은 상기 하부 반도체 패키지와 상기 인터포저 기판 사이 그리고 상기 상부 반도체 패키지와 상기 인터포저 기판 사이 중 적어도 하나에 개재되는 패키지 온 패키지 장치.
  12. 제 1 항에 있어서,
    상기 상부 반도체 패키지 상에 배치되는 열 경계 물질막; 및
    상기 열 경계 물질막 상에 배치되는 방열판을 더 포함하는 패키지 온 패키지 장치.
  13. 제 1 항에 있어서,
    상기 하부 반도체 패키지는, 하부 본딩 패드를 포함하는 하부 반도체 칩, 상기 하부 반도체 칩의 측면과 상부면을 덮는 하부 몰드막, 상기 하부 본딩 패드와 접하며 상기 하부 반도체 칩과 상기 하부 몰드막의 하부면을 따라 연장되는 하부 재배선 패턴, 및 상기 하부 몰드막을 관통하여 상기 하부 재배선 패턴과 접하는 연결 부재를 포함하며,
    상기 상부 반도체 패키지는, 상부 본딩 패드를 포함하는 상부 반도체 칩, 상기 상부 반도체 칩의 측면과 상부면을 덮는 상부 몰드막, 상기 상부 본딩 패드와 접하며 상기 상부 반도체 칩과 상기 상부 몰드막의 하부면을 따라 연장되는 상부 재배선 패턴을 포함하며,
    상기 이방성 전도성 필름은 상기 연결 부재와 상기 상부 재배선 패턴을 전기적으로 연결시키는 패키지 온 패키지 장치.
  14. 상부에 노출된 하부 접속 단자를 포함하는 하부 반도체 패키지를 준비하는 단계;
    하부에 노출된 상부 접속 단자를 포함하는 상부 반도체 패키지를 준비하는 단계; 및
    이방성 전도성 필름을 개재하여 상기 하부 반도체 패키지 상에 상기 상부 반도체 패키지를 실장하는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  15. 제 14 항에 있어서,
    상기 하부 반도체 패키지를 준비하는 단계는,
    하부 패키지 기판 상에 하부 반도체 칩을 실장하는 단계;
    상기 하부 패키지 기판 상에 상기 하부 반도체 칩의 적어도 측벽을 덮는 하부 몰드막을 형성하는 단계; 및
    상기 하부 몰드막의 일부를 제거하여 몰드 관통홀을 형성하는 단계; 및
    상기 몰드 관통홀을 채우는 연결 부재를 형성하는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  16. 제 14 항에 있어서,
    상기 하부 반도체 패키지를 준비하는 단계는,
    하부 패키지 기판 상에 홀을 포함하는 희생막 패턴을 형성하는 단계;
    상기 홀을 채우는 연결 부재를 형성하는 단계;
    상기 희생막 패턴을 제거하는 단계;
    상기 하부 패키지 기판 상에 하부 반도체 칩을 실장하는 단계; 및
    상기 하부 패키지 상에 상기 하부 반도체 칩의 적어도 측면과 상기 연결 부재의 측면을 덮되 상기 연결 부재의 상부면을 노출시키는 하부 몰드막을 형성하는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  17. 제 14 항에 있어서,
    상기 하부 반도체 패키지를 준비하는 단계는,
    하부 패키지 기판 상에 하부 반도체 칩을 실장하는 단계;
    상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 이격되는 연결 부재를 형성하는 단계;
    상기 연결단자를 덮는 하부 몰드막을 형성하는 단계; 및
    상기 하부 몰드막의 일부를 제거하여 상기 연결 부재를 노출시키는 홀을 형성하는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 홀 안에 솔더볼을 넣고 가열하여 상기 솔더볼을 상기 연결 부재와 융착시키는 단계를 더 포함하는 패키지 온 패키지 장치의 제조 방법.
  19. 제 14 항에 있어서,
    이방성 전도성 필름을 개재하여 상기 하부 반도체 패키지 상에 상기 상부 반도체 패키지를 실장하는 단계는,
    상기 하부 반도체 패키지 상에 이방성 전도성 필름을 올려놓는 단계;
    상기 이방성 전도성 필름 상에 상기 상부 반도체 패키지를 올려놓는 단계; 및
    상기 이방성 전도성 필름을 가열한 상태에서 상기 상부 반도체 패키지를 눌러 상기 하부 접속 단자와 상기 상부 접속 단자를 전기적으로 연결시키는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  20. 제 19 항에 있어서,
    상기 이방성 전도성 필름과 상기 상부 반도체 패키지 사이 또는 상기 하부 반도체 패키지와 상기 이방성 전도성 필름 사이에 인터포저 기판을 개재시키는 단계를 더 포함하는 패키지 온 패키지 장치의 제조 방법.
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