KR20090028230A - 반도체 패키지 및 그 제조방법, 그리고 반도체 패키지를이용한 전자 장치 - Google Patents

반도체 패키지 및 그 제조방법, 그리고 반도체 패키지를이용한 전자 장치 Download PDF

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KR20090028230A
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 본 발명의 반도체 패키지는, 제1 반도체 패키지와, 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지와, 그리고 상기 제1 및 제2 반도체 패키지 사이에 개재되어 상기 제1 및 제2 반도체 패키지를 전기적으로 연결시키며 상기 제1 및 제2 반도체 패키지 사이의 빈 공간을 차지하는 제1 전기적 연결 매개체를 포함하는 것을 특징으로 한다.
반도체 패키지, 이방성 전도 필름, 인쇄회로기판, 반도체 칩

Description

반도체 패키지 및 그 제조방법, 그리고 반도체 패키지를 이용한 전자 장치{SEMICONDUCTOR PACKAGE AND METHOD FOR MANUFACTURING THE SAME, AND ELECTRONIC DEVICE USING SEMICONDUCTOR PACKAGE}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 다층 구조를 갖는 반도체 패키지 및 그 제조방법, 그리고 반도체 패키지를 이용한 전자 장치에 관한 것이다.
다양한 기능을 갖추면서도 적은 부피를 갖는 다기능 고집적화된 전자 제품이 시장을 선도하고 있는 것이 최근의 추세이다. 여러 반도체 칩이 동시에 탑재된 전자 제품을 구현하기 위해 여러 종류의 반도체 칩을 하나의 패키지에 집적화시키는 멀티칩 패키지(MCP) 기술과, 여러 패키지들을 적층시키는 패키지 온 패키지(POP) 등과 같은 기술이 널리 사용되고 있다. 이러한 패키징 기술에 있어서는 인쇄회로기판들을 전기적으로 연결시켜야 하고, 또한 반도체 칩과 인쇄회로기판을 전기적으로 연결시켜야 하는 것이 필수적이라 할 수 있다.
도 1은 종래 기술에 따른 반도체 패키지를 도시한 단면도이다. 도 1을 참조하면, 가령 패키지 온 패키지(POP) 구조의 반도체 패키지(10)는 제1 반도체 칩(12) 과 전기적으로 연결된 제1 인쇄회로기판(11) 상에 제2 반도체 칩(22)과 전기적으로 연결된 제2 인쇄회로기판(21)이 적층된 구조를 갖는다. 반도체 패키지(10)에는 몰딩막(15,25)이 더 형성되어 있을 수 있다.
제1 인쇄회로기판(11)에는 제1 반도체 칩(12)의 일부를 노출시키는 제1 창(16)이 구비되고, 제1 와이어(13)가 제1 창(16)을 통해 제1 반도체 칩(12)과 제1 인쇄회로기판(11)을 전기적으로 연결시킨다. 유사하게, 제2 인쇄회로기판(21)에는 제2 반도체 칩(22)의 일부를 노출시키는 제2 창(26)이 구비되고, 제2 와이어(23)가 제2 창(26)을 통해 제1 반도체 칩(22)과 제1 인쇄회로기판(21)을 전기적으로 연결시킨다. 제1 인쇄회로기판(11)에는 외부접속단자로서의 솔더볼(15)이 다수개 부착된다.
종래에는 제1 인쇄회로기판(11)과 제2 인쇄회로기판(21)은 가령 다수개의 솔더볼(14)에 의해 서로 전기적으로 연결되는 것이 일반적이었다. 따라서, 솔더볼(14)의 어탯치(attacth) 공정이 추가되어 생산성의 저하를 가져오는 요인이 되었다. 게다가, 인쇄회로기판들(11,21)의 휨 현상(warpage)으로 말미암아 솔더볼(14)의 웨팅(wetting)이 불량하거나 탈락되는 현상이 초래될 수 있어 반도체 패키지(10)의 신뢰성을 향상시키는데 있어서 문제점이 있었다. 따라서, 반도체 패키지의 신뢰성을 향상시킬 수 있는 기술적 요구 내지 필요성이 크다고 할 것이다.
본 발명은 상술한 종래 기술에서의 요구 내지는 필요성에 부응하기 위하여 안출된 것으로, 본 발명의 목적은 신뢰성을 확보할 수 있는 적층 구조의 반도체 패키지 및 이를 이용한 전자 장치, 그리고 반도체 패키지의 제조방법을 제공함에 있다.
상기 목적을 달성할 수 있는 본 발명의 제1 실시예에 따른 반도체 패키지는, 제1 반도체 패키지와; 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지와; 그리고 상기 제1 및 제2 반도체 패키지 사이에 개재되어 상기 제1 및 제2 반도체 패키지를 전기적으로 연결시키며, 상기 제1 및 제2 반도체 패키지 사이의 빈 공간을 차지하는 제1 전기적 연결 매개체를 포함하는 것을 특징으로 한다.
본 제1 실시예의 반도체 패키지에 있어서, 상기 제1 전기적 연결 매개체는 접착성의 이방성 전도 필름을 포함할 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 상기 제1 전기적 연결 매개체는, 상기 제1 반도체 패키지에 부착되는 제1 이방성 전도 접착 필름과; 상기 제2 반도체 패키지에 부착되는 제2 이방성 전도 접착 필름과; 그리고 상기 제1 및 제2 이방성 전도 접착 필름 사이에 개재되는 연성 매트릭스와, 상기 연성 매트릭스를 관통하여 양단이 상기 제1 및 제2 이방성 전도 접착 필름과 접촉하는 전도체 기둥들을 갖는 비접착성 전도성 블록을 포함할 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 비접착성 전도성 블록은 상기 전도체 기둥들 각각의 측면을 둘러싸며 상기 전도체 기둥들 사이의 전기적 연결을 방지하는 절연체들을 더 포함할 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 상기 제1 전기적 연결 매개체는, 접착성의 연성 매트릭스와; 상기 접착성의 연성 매트릭스를 관통하여 양단이 상기 제1 및 제2 반도체 패키지와 접촉하는 전도체 기둥들을 갖는 접착성 전도성 블록을 포함할 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 접착성 전도성 블록은 상기 전도체 기둥들 각각의 측면을 둘러싸며 상기 전도체 기둥들간의 전기적 연결을 방지하는 절연체들을 더 포함할 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 상기 제1 및 제1 반도체 패키지 중에서 어느 하나 또는 모두는, 반도체 칩과; 상기 반도체 칩 상에 실장되며 상기 반도체 칩의 일부를 노출시키는 창을 구비한 인쇄회로기판과; 그리고 상기 창을 통해 상기 반도체 칩과 상기 인쇄회로기판을 전기적으로 연결시키는 와이어를 포함할 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 상기 제1 및 제2 반도체 패키지 중에서 어느 하나 또는 모두는, 반도체 칩과; 상기 반도체 칩 상에 실장되는 인쇄회로기판과; 그리고 상기 반도체 칩과 상기 인쇄회로기판 사이에 개재되어 상기 반도체 칩과 상기 인쇄회로기판을 전기적으로 연결시키는 접착성의 이방성 전도 필름을 포함할 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 상기 제1 및 제2 반도체 패키지 중에서 어느 하나 또는 모두는, 서브 반도체 칩과, 상기 서브 반도체 칩 상에 실장되는 서브 인쇄회로기판을 포함하는 서브 반도체 패키지와; 그리고 상기 서브 반도체 패키지와 전기적으로 연결되는 인쇄회로기판을 포함할 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 상기 제1 반도체 패키지는 상기 제2 반도체 칩이 적층되는 제1 면과, 그 반대면인 제2 면을 포함하고; 상기 제2 면에는 외부 접속단자가 부착된 것일 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 상기 제1 및 제2 반도체 패키지 사이에서 상기 제1 전기적 연결 매개체에 의해 채워지지 못한 공간을 차지하는 몰딩막을 더 포함할 수 있다.
본 제1 실시예의 반도체 패키지에 있어서, 상기 제2 반도체 패키지 상에 적층되는 제3 반도체 패키지와; 그리고 상기 제2 및 제3 반도체 패키지 사이에 개재되어 상기 제2 및 제3 반도체 패키지를 전기적으로 연결시키며, 상기 제2 및 제3 반도체 패키지 사이의 빈 공간을 차지하는 제2 전기적 연결 매개체를 더 포함할 수 있다. 상기 제2 전기적 연결 매개체는 상기 제1 전기적 연결 매개체와 동일할 수 있다.
상기 목적을 달성할 수 있는 본 발명의 제2 실시예에 따른 반도체 패키지는, 제1 반도체 칩과, 상기 제1 반도체 칩에 전기적으로 연결되도록 실장되는 제1 인쇄회로기판을 포함하는 제1 반도체 패키지와; 제2 반도체 칩과, 상기 제2 반도체 칩에 전기적으로 연결되도록 실장되는 제2 인쇄회로기판을 포함하며, 상기 제1 반도 체 패키지 상에 적층되는 제2 반도체 패키지와; 그리고 상기 제1 및 제2 인쇄회로기판 사이에 개재되어 상기 제1 및 제2 인쇄회로기판을 전기적으로 연결하는 접착성의 이방성 전도 필름을 포함하는 것을 특징으로 한다.
상기 목적을 달성할 수 있는 본 발명의 제3 실시예에 따른 반도체 패키지는, 제1 반도체 칩과, 상기 제1 반도체 칩에 전기적으로 연결되도록 실장되는 제1 인쇄회로기판을 포함하는 제1 반도체 패키지와; 제2 반도체 칩과, 상기 제2 반도체 칩에 전기적으로 연결되도록 실장되는 제2 인쇄회로기판을 포함하며, 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지와; 그리고 상기 제1 인쇄회로기판에 부착된 제1 이방성 전도 접착 필름과, 상기 제2 인쇄회로기판에 부착되어 상기 제1 이방성 전도 접착 필름과 대면하는 제2 이방성 전도 접착 필름과, 그리고 상기 제1 및 제2 이방성 전도 접착 필름 사이에 개재되어 상기 제1 및 제2 이방성 전도 접착 필름 사이에서 이방성 전기적 연결 통로를 제공하는 비접착성 전도성 블록을 포함하는 것을 특징으로 한다.
본 제3 실시예의 반도체 패키지에 있어서, 상기 비접착성 전도성 블록은, 상기 제1 및 제2 이방성 전도 접착 필름 사이에 개재되는 연성 매트릭스와; 상기 연성 매트릭스를 관통하여, 양단이 상기 제1 및 제2 이방성 전도 접착 필름과 접촉하는 전도체 기둥들과; 그리고 상기 전도체 기둥들 각각의 측면을 둘러싸며 상기 전도체 기둥들 간의 전기적 연결을 방지하는 절연체들을 포함할 수 있다.
상기 목적을 달성할 수 있는 본 발명의 제4 실시예에 따른 반도체 패키지는, 제1 반도체 칩과, 상기 제1 반도체 칩에 전기적으로 연결되도록 실장되는 제1 인쇄 회로기판을 포함하는 제1 반도체 패키지와; 제2 반도체 칩과, 상기 제2 반도체 칩에 전기적으로 연결되도록 실장되는 제2 인쇄회로기판을 포함하며, 상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지와; 그리고 상기 제1 및 제2 인쇄회로기판 사이에 개재되는 접착성의 연성 매트릭스와, 상기 접착성의 연성 매트릭스를 관통하여 양단이 상기 제1 및 제2 인쇄회로기판과 접촉하는 전도체 기둥들과, 그리고 상기 전도체 기둥들 각각의 측면을 둘러싸며 상기 전도체 기둥들 간의 전기적 연결을 방지하는 절연체들을 포함하는 접착성 전도성 블록을 포함할 수 있다.
본 제2 내지 제4 실시예의 반도체 패키지에 있어서, 상기 제1 반도체 패키지는 상기 제1 인쇄회로기판의 센터부를 관통하여 상기 제1 반도체 칩과 상기 제1 인쇄회로기판을 전기적으로 연결시키는 제1 와이어를 포함하고; 상기 제2 반도체 패키지는 상기 제2 인쇄회로기판의 센터부를 관통하여 상기 제2 반도체 칩과 상기 제2 인쇄회로기판을 전기적으로 연결시키는 제2 와이어를 포함할 수 있다.
본 제2 내지 제4 실시예의 반도체 패키지에 있어서, 상기 제1 반도체 패키지는 상기 제1 반도체 칩과 상기 제1 인쇄회로기판 사이에 개재되어 상기 제1 반도체 칩과 상기 제1 인쇄회로기판을 전기적으로 연결시키는 제1 서브 이방성 전도 접착 필름을 포함하고; 상기 제2 반도체 패키지는 상기 제2 반도체 칩과 상기 제2 인쇄회로기판 사이에 개재되어 상기 제2 반도체 칩과 상기 제2 인쇄회로기판을 전기적으로 연결시키는 제2 서브 이방성 전도 접착 필름을 포함할 수 있다.
본 제2 내지 제4 실시예의 반도체 패키지에 있어서, 상기 제1 반도체 패키지는 외부접속단자들을 더 포함할 수 있다.
상기 목적을 달성할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 제1 및 제2 반도체 패키지를 제공하고; 상기 제1 및 제2 반도체 패키지 사이에 전기적 연결 매개체를 배치하고; 상기 전기적 연결 매개체를 열압착시켜 상기 전기적 연결 매개체를 통해 상기 제1 및 제2 반도체 패키지를 전기적으로 연결시키는 것을 포함하는 것을 특징으로 한다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 전기적 연결 매캐체를 배치하는 것은, 상기 제1 및 제2 반도체 패키지 사이에 접착성의 이방성 전도 필름을 개재시키는 것을 포함할 수 있다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 전기적 연결 매개체를 배치하는 것은, 상기 제1 반도체 패키지에 제1 이방성 전도 접착 필름을 부착하고; 상기 제1 이방성 전도 접칙 필름과 대면하도록 상기 제2 반도체 패키지에 제2 이방성 전도 접착 필름을 부착하고; 상기 제1 및 제2 이방성 전도 접착 필름 사이에 비접착성 전도성 블록을 개재시키는 것을 포함할 수 있다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 전기적 연결 매개체를 배치하는 것은, 상기 제1 및 제2 반도체 패키지 사이에 접착성 전도성 블록을 개재시키는 것을 포함할 수 있다.
본 실시예의 반도체 패키지에 제조방법에 있어서, 상기 제1 및 제2 반도체 패키지 중 어느 하나에 외부접속단자를 부착시키는 것을 더 포함할 수 있다.
본 실시예의 반도체 패키지의 제조방법에 있어서, 상기 제1 및 제2 반도체 패키지를 몰딩하며, 상기 제1 및 제2 반도체 패키지 사이에서 상기 전기적 연결 매 개체에 의해 채워지지 않은 공간을 차지하는 몰딩막을 형성하는 것을 더 포함할 수 있다.
본 발명에 의하면, 이방성 전도 필름을 사용하여 반도체 칩과 인쇄회로기판간의 전기적 연결을 구현할 뿐만 아니라 인쇄회로기판과 인쇄회로기판간의 전기적 연결을 구현하므로써 솔더볼 형성 공정을 제거시키는 것은 물론 와이어 본딩 공정 또한 제거시키므로서 공정 시간을 단축하고 생산성을 향상시킬 수 있는 효곽가 있다. 아울러, 반도체 패키지를 한번에 몰딩하므로써 더욱 우수한 기계적 신뢰성을 획득할 수 있는 효과가 있다.
이하, 본 발명에 따른 반도체 패키지 및 이를 이용한 전자 장치와 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
(제1 실시예 및 그 변형예들)
도 2a는 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2a를 참조하면, 제1 실시예에 따른 반도체 패키지(100)는 제1 반도체 칩(120) 상에 제1 기판(110)이 제1 반도체 칩(120)과 전기적으로 연결되도록 실장되고, 제2 반도체 칩(220) 상에 제2 기판(210)이 제2 반도체 칩(220)과 전기적으로 연결되도록 실장되고, 제1 기판(110) 상에 제2 기판(210)이 적층되고, 제1 기판(110)과 제2 기판(210) 사이에는 제1 전도성 필름(140)이 개재되어 제1 및 제2 기판(110,210)이 서로 전기적으로 연결된 이른바 패키지 온 패키지(POP) 구조를 갖는 것이다.
일례로서, 인쇄회로기판(PCB)과 같은 제1 기판(110)은 제1 면(111)과, 그 반대면인 제2 면(112)을 가진다. 제1 기판(110)에 있어서 제2 면(112)에는 가령 복수개의 기판 패드(114,114')가 마련되며, 제1 면(111)에는 가령 솔더볼과 같은 외부접속단자(150)가 다수개 부착될 수 있다. 제1 기판(110)과 제1 반도체 칩(120)은 이른바 보드-온-칩(BOC) 구조를 이룰 수 있다. 제1 기판(110)에는 제1 기판(110)을 관통하여 제1 반도체 칩(120)의 일부, 가령 활성면 일부를 노출시키는 제1 창(116)이 구비된다. 제1 창(116)을 통해 제1 본딩 와이어(130)의 일단은 제1 반도체 칩(120)에 접하고 타단은 제1 기판(110)에 접하므로써 제1 반도체 칩(120)과 제1 기판(110)이 전기적으로 연결된다.
유사하게, 제2 반도체 칩(220)과 제2 기판(210)은 이른바 보드-온-칩(BOC) 구조를 이룰 수 있다. 제2 기판(210)은 인쇄회로기판일 수 있다. 제2 기판(210)과 제2 반도체 칩(220)은 제2 창(216)을 통하는 제2 본딩 와이어(230)에 의해 서로 전기적으로 연결된다. 제2 기판(210)에 있어서 제1 면(211)에는 가령 다수개의 기판 패드(213,213')가 마련되고, 제2 면(212)에도 역시 가령 다수개의 기판 패드(214,214')가 마련된다.
제1 기판(110)과 제2 기판(210) 사이에는 제1 전도성 필름(140)이 개재된다. 제1 전도성 필름(140)은 제1 기판(110)의 기판 패드(114,114') 및 제2 기판(210)의 기판 패드(213,213')와 전기적으로 접촉되고, 이로써 제1 기판(110)과 제2 기판(210)은 서로 전기적으로 연결된다. 제1 기판(110)의 기판 패드(114,114') 각각은 제1 전도성 필름(140)을 매개로 제2 기판(220)의 기판 패드(213,213') 각각과 전기적으로 연결되어야 할 것이다. 즉, 기판 패드(114)는 기판 패드(213)와는 전기적으로 연결되지만 기판 패드(213')와는 전기적으로 연결되지 않는 이방성 전기적 연결이 구현되어야 할 것이다. 마찬가지로, 기판 패드(114')는 기판 패드(213')와는 전기적으로 연결되지만, 기판 패드(213)와는 전기적으로 연결되지 않아야 할 것이다. 또한, 제2 기판(210)과 제1 기판(110)은 견고히 접착되어야 할 것이다.
상술한 바와 같이, 제1 전도성 필름(140)은 특정 방향으로의 전기적 도통 특성과 접착 기능을 모두 가지는 것이 바람직하다 할 것이다. 따라서, 제1 기판(110)과 제2 기판(210) 사이에서 수직 방향으로 전기적으로 연결시키며, 접착 기능을 가지는 이방성 전도 필름(ACF)을 제1 전도성 필름(140)으로 채택하는 것이 바람직하다. 상기와 같은 이방성 전기적 연결은 제1 전도성 필름(140)의 개재하에 제1 기판(110) 상에 제2 기판(210)을 적층하는 공정에서 열과 압력을 가하는 열압착 공정을 진행함으로써 달성될 수 있다. 여기서의 압력은 제1 기판(110)과 제2 기판(210) 사이에서 수직 방향으로의 압력이다.
도 3a 및 도 3b는 도 2a의 일부를 도시한 것으로, 도 3a는 이방성 전도성 필름과 기판 패드의 열압착 전의 모습을 도시한 단면도이고, 도 3b는 이방성 전도성 필름과 기판 패드의 열압착 후의 모습을 도시한 단면도이다.
도 3a를 참조하면, 이방성 전도 필름과 같은 제1 전도성 필름(140)은 접착성 매트릭스(140-1) 내에 다수개의 전도성 입자(140-2)가 분산된 구조를 가질 수 있다. 제2 전도성 필름(240)도 이와 마찬가지이다.
도 3b를 참조하면, 열압착을 하게 되면 기판 패드(114,213)는 제1 전도성 필름(140)을 수직 방향으로 어느 정도 압축시킨다. 이에 따라, 일부의 전도성 입자(140-2)가 이들 기판 패드(114,213) 사이에서 압착 방향과 동일한 방향으로 조밀하게 배치된다. 조밀하게 배치되는 전도성 입자(140-2)에 의해 기판 패드(114)와 기판 패드(213) 간에 수직 방향으로의 전기적 연결이 구현된다. 기판 패드(114')와 기판 패드(213') 간의 전기적 연결도 이와 마찬가지이다. 상기와 같은 전기적 연결의 용이성을 확보하기 위해 기판 패드(114)는, 도 2a에 도시된 바와 같이, 제1 기판(110)의 제2 면(112)으로부터 어느 정도 돌출되어 있는 것이 바람직하다 할 것이다. 다른 나머지 기판 패드(114',213,213')의 경우도 마찬가지이다.
도 2a를 다시 참조하면, 종래에는 제1 기판(110)과 제2 기판(210) 사이에 솔더볼을 배치하여 제1 기판(110)과 제2 기판(210)을 전기적으로 연결시키는 것이 통상적이지만, 본 실시예에서와 같이 제1 전도성 필름(140)을 사용하면 솔더볼을 형성하는 공정을 스킵(skip)할 수 있게 되어 공정 단순화 및 공정시간 단축을 이룰 수 있다. 게다가, 제1 전도성 필름(140)은 솔더볼과 달리 제1 기판(110)과 제2 기 판(210) 사이의 비어있는 체적의 대부분을 차지할 수 있으므로 반도체 패키지(100)의 기계적 내구성을 향상시킬 수 있다.
선택적으로, 제3 반도체 칩(320) 상에 실장된 제3 기판(310)이 제2 기판(210) 상에 더 적층될 수 있다. 제3 반도체 칩(320)과 제3 기판(310)은 이른바 보드-온-칩(BOC) 구조를 이룰 수 있다. 제3 기판(310)은 인쇄회로기판일 수 있다. 제3 기판(310)은 제3 창(316)을 통하는 제3 본딩 와이어(330)에 의해 제3 반도체 칩(320)과 전기적으로 연결된다. 제3 기판(310)에 있어서 제1 면(311)에는 가령 다수개의 기판 패드(314,314')가 마련되고, 제2 면(312)은 제3 반도체 칩(320)과 접촉한다. 제2 기판(210)과 제3 기판(310) 사이에는 제2 전도성 필름(240)이 개재된다. 제2 전도성 필름(240)은 제2 기판(210)의 기판 패드(214,214') 각각을 제3 기판(310)의 기판 패드(314,314') 각각과 전기적으로 연결시킨다. 제2 전도성 필름(240)으로는 제1 전도성 필름(140)과 마찬가지로 접착성의 이방성 전도 필름을 채택하는 것이 바람직하다.
추가적으로, 반도체 패키지(100)에는 가령 에폭시 몰딩 컴파운드(EMC)로 형성된 몰딩막(400)이 더 포함될 수 있다. 이에 따라, 반도체 패키지(100)의 기계적 내구성 내지 신뢰성이 획득될 수 있다. 몰딩막(400)은 제1 내지 제3 기판(110-310) 사이의 빈 공간을 차지하는 것이 반도체 패키지(100)의 기계적 내구성 내지 신뢰성을 향상시킬 수 있는 측면에서 더 바람직하다 할 것이다.
반도체 패키지(100)는 다음과 같은 일련의 공정들을 진행하여 제조할 수 있다. 제1 반도체 칩(120)과 전기적으로 연결된 제1 기판(110)을 준비하고, 제2 반도 체 칩(220)과 전기적으로 연결된 제2 기판(210)을 준비한다. 제1 기판(110)의 준비 단계는 가령 제1 반도체 칩(120) 상에 제1 기판(110)을 실장하고, 제1 창(116)을 통과하는 제1 본딩 와이어(130)를 형성하여 제1 반도체 칩(120)과 제1 기판(110)을 전기적으로 연결시켜 구현할 수 있다. 유사하게, 제2 기판(210)의 준비 단계는 제2 반도체 칩(220) 상에 제2 기판(210)을 실장하고, 제2 창(216)을 통과하는 제2 본딩 와이어(230)를 형성하여 제2 반도체 칩(220)과 제2 기판(210)을 전기적으로 연결시켜 구현할 수 있다.
선택적으로, 제3 반도체 칩(320) 상에 제3 기판(310)을 실장하고, 제3 창(316)을 통과하는 제3 본딩 와이어(330)를 형성하여 제3 반도체 칩(320)과 전기적으로 연결된 제3 기판(310)을 더 준비할 수 있다.
제1 전도성 필름(140)의 개재하에 제1 기판(110) 상에 제2 기판(210)을 적층한다. 제2 기판(210)을 제1 기판(110) 상에 적층한 후 또는 적층시, 제1 기판(110)과 제2 기판(210)을 수직 방향으로 압력을 가하고 이와 동시에 열을 가하는 열압착 공정을 진행한다. 이로써, 제1 전도성 필름(140)을 매개로 기판 패드(114,114') 각각과 기판 패드(213,213') 각각을 전기적으로 연결한다.
선택적으로, 제2 전도성 필름(240)의 개재하에 제2 기판(210) 상에 제3 기판(310)을 더 적층할 수 있다. 제3 기판(310)을 제2 기판(210) 상에 적층한 후 또는 적층시, 제2 기판(210)과 제3 기판(310)을 수직 방향으로 압력을 가하고 이와 동시에 열을 가하는 열압착 공정을 진행한다. 이로써, 제2 전도성 필름(240)을 매개로 기판 패드(214,214') 각각과 기판 패드(314,314') 각각을 전기적으로 연결한 다.
제1 기판(110)의 제1 면(111)에 외부접속단자(150)를 부착하여 반도체 패키지(100)를 구현한다. 외부접속단자(150)는 가령 솔더볼과 같은 형태로 다수개 형성할 수 있다. 또는 외부접속단자(150)는 범프 형태로 다수개 형성할 수 있다.
추가적으로, 반도체 패키지(100)를 밀봉하는 몰딩막(400)을 더 형성할 수 있다. 몰딩 공정은 반도체 패키지(100)가 구현된 다음에 형성할 수 있다. 혹은 이와 다르게, 제1 내지 제3 기판(110-310) 각각의 준비 단계에서 몰딩 공정을 각각 진행할 수 있다. 몰딩 공정시 몰딩막(400)이 제1 내지 제3 기판(110-310) 사이의 빈 공간을 차지하도록 형성하는 것이 반도체 패키지(100)의 기계적 내구성을 향상시킬 수 있는 측면에서 바람직하다 할 것이다.
도 2b는 본 발명의 제1 실시예에 따른 반도체 패키지의 변형예를 도시한 단면도이다.
도 2b를 참조하면, 제1 실시예의 변형예에 따른 반도체 패키지(100a)는 제1 반도체 칩(120a)과 전기적으로 연결된 제1 기판(110a) 상에 제2 반도체 칩(220a)과 전기적으로 연결된 제2 기판(210a)이 적층된 것으로서, 제1 기판(110a)과 제2 기판(210a) 사이에는 제1 전도성 필름(140a)이 개재되어 제1 및 제2 기판(110a,210a)이 서로 전기적으로 연결된 이른바 패키지 온 패키지(POP) 구조를 갖는 것이다.
상술한 제1 실시예의 반도체 패키지(100)와 다르게, 본 변형예의 반도체 패키지(100a)는 제1 반도체 칩(120a)과 제1 기판(110a) 사이에 제1 서브 전도성 필름(142a)이 개재되어 서로 전기적으로 연결되고, 마찬가지로 제2 반도체 칩(220a) 과 제2 기판(210a) 사이에 제2 서브 전도성 필름(242a)이 개재되어 서로 전기적으로 연결된 것이다.
일례로서, 제1 기판(110a)은 인쇄회로기판일 수 있다. 제1 기판(110a)의 제1 면(111a)에는 가령 다수개의 솔더볼과 같은 외부접속단자(150a)가 부착되어 있고, 제2 면(112a)에는 가령 복수개의 기판 패드(114a,114a')가 마련될 수 있다. 유사하게, 인쇄회로기판과 같은 제2 기판(210a)의 제1 면(211a)에는 가령 복수개의 기판 패드들(213a,213a')이 마련되고 제2 면(212a)에도 역시 가령 복수개의 기판 패드들(214a,214a')이 마련될 수 있다. 제1 및 제2 서브 전도성 필름(142a,242a)으로는 특정 방향으로의 전기적 연결을 구현할 수 있고 접착 기능을 갖는 이방성 전도 필름을 채택하는 것이 바람직하다. 제1 및 제2 서브 전도성 필름(142a,242a)의 구성 및 이방성 전기적 연결 원리는 도 3a 및 도 3b를 참조하여 설명한 바와 동일 유사하다.
제1 기판(110a)과 제2 기판(210a) 사이에 제1 전도성 필름(140a)이 개재된다. 제1 전도성 필름(140a)을 매개로 제1 기판(110a)과 제2 기판(210a)이 서로 접착되고, 또한 기판 패드(114a)와 기판 패드(213a)가 전기적으로 연결되고 기판 패드(114a')와 기판 패드(213a')가 전기적으로 연결된다. 도 2a를 참조하여 상술한 바와 같이, 제1 전도성 필름(140a)으로서 접착성의 이방성 전도 필름을 채택하는 것이 바람직하고, 이방성 전기적 연결은 도 3a 및 도 3b를 참조하여 설명한 것과 같이 제1 기판(110a) 및 제2 기판(210a)으로 열을 가하고 또한 수직 방향으로의 압력을 가함으로써 달성될 수 있다.
선택적으로, 제3 반도체 칩(320a)과 전기적으로 연결된 가령 인쇄회로기판과 같은 제3 기판(310a)이 제2 전도성 필름(240a)의 개재하에 제2 기판(210a) 상에 더 적층될 수 있다. 제3 기판(310a)은 제3 서브 전도성 필름(342a)의 개재하에 제3 반도체 칩(320a) 상에 실장된다. 제3 서브 전도성 필름(342a)으로는 접착 기능과 이방성 전도성을 가지는 이방성 전도 필름을 채택하는 것이 바람직하다. 제3 기판(310a)의 제1 면(311a)에는 가령 복수개의 기판 패드들(314a,314a')이 마련되고, 제2 면(312a)은 제3 서브 전도성 필름(342a)을 매개로 제3 반도체 칩(320a)과 전기적으로 연결된다.
제2 기판(210a)과 제3 기판(310a) 사이에는 제2 전도성 필름(240a)이 개재된다. 제2 전도성 필름(240a)을 매개로 제2 기판(310a)과 제3 기판(310a)이 서로 접착되고, 또한 기판 패드(214a)와 기판 패드(314a)가 전기적으로 연결되고 기판 패드(214a')와 기판 패드(314a')가 전기적으로 연결된다. 이미 언급한 바와 같이, 제2 전도성 필름(240a)으로서 이방성 전도 필름을 채택하는 것이 바람직하고, 이방성 전기적 연결은 제2 기판(210a) 및 제3 기판(310a)으로 열을 가하고 또한 수직 방향으로의 압력을 가함으로써 달성될 수 있다. 반도체 패키지(100a)에는 가령 에폭시 몰딩 컴파운드(EMC)로 형성된 몰딩막(400a)이 더 포함될 수 있다.
상술한 바와 같이, 반도체 패키지(100a)는 제1 내지 제3 기판들(110a-310a) 사이에 솔더볼을 형성할 필요가 없고, 이에 더하여 제1 내지 제3 반도체 칩들(120a-320a) 각각과 제1 내지 제3 기판들(110a-310a) 각각의 사이에 본딩 와이어를 형성할 필요성이 전혀 없어 공정 단순화 내지 공정시간 단축을 구현할 수 있는 구조이다.
반도체 패키지(100a)를 제조하는 공정은 도 2a를 참조하여 설명한 반도체 패키지(100)의 제조 공정과 유사하고, 다만 제1 및 제2 기판(110a-210a)을 준비하는 단계가 상이하다. 가령, 제1 기판(110a)을 준비하는 단계는 제1 반도체 칩(110a) 상에 제1 서브 전도성 필름(142a)의 개재하에 제1 기판(110a)을 실장하여 구현할 수 있다. 제2 기판(210a)을 준비하는 단계도 이와 마찬가지이다. 선택적으로, 제3 기판(310a)을 더 준비할 수 있다. 몰딩 공정은 반도체 패키지(100a)가 형성된 후 진행할 수 있고, 혹은 제1 내지 제3 기판(110a-310a)을 준비하는 각각 단계에서 몰딩 공정을 진행할 수 있다.
도 2c는 본 발명의 제1 실시예에 따른 반도체 패키지의 다른 변형예를 도시한 단면도이다.
도 2c를 참조하면, 제1 실시예의 다른 변형예에 따른 반도체 패키지(100b)는 제1 기판(110b)과 제2 기판(210b)이 전도성 필름(140b)에 의해 서로 전기적으로 연결되고, 제1 기판(110b)은 제1 서브 전도성 필름(142b)의 개재하에 서브 반도체 패키지(500)와 전기적으로 연결되고, 제2 기판(210b)은 제2 서브 전도성 필름(242b)의 개재하에 반도체 칩(220b)과 전기적으로 연결된 것이다. 다르게, 제2 기판(210b)은 서브 반도체 패키지(500)와 동일 유사한 반도체 패키지와 전기적으로 연결될 수 있다. 상술한 반도체 패키지(100b)와 같은 구성은 후술한 반도체 패키지들 각각에 적용될 수 있다.
일례로서, 인쇄회로기판과 같은 제1 기판(110b)은 서브 반도체 패키지(500) 와 전기적으로 연결되고, 그 전기적 연결은 제1 서브 전도성 필름(142b)에 의해 구현된다. 서브 반도체 패키지(500)는 인쇄회로기판과 같은 서브 기판(510)과 서브 반도체 칩(520)이 전기적으로 연결된 것이고, 서브 기판(510)은 제1 기판(110b)과 제1 서브 전도성 필름(142b)에 의해 서로 전기적으로 연결된다. 제1 서브 전도성 필름(142b)으로는 접착성의 이방성 전도 필름일 수 있다. 제1 기판(110b)의 제1 면(111b)에는 가령 다수개의 솔더볼과 같은 외부접속단자(150b)가 부착되고, 제2 면(112b)에는 가령 복수개의 기판 패드(114b,114b')가 마련된다.
인쇄회로기판과 같은 제2 기판(210b)은 제2 서브 전도성 필름(242b)을 매개로 반도체 칩(220b)과 전기적으로 연결된다. 제2 서브 전도성 필름(142b)으로는 접착성의 이방성 전도 필름일 수 있다. 제2 기판(210b)의 제1 면(211b)에는 가령 복수개의 기판 패드들(214b,214b')이 마련되고, 제2 면(212b)은 제2 서브 전도성 필름(242b)을 매개로 반도체 칩(220b)과 전기적으로 연결된다.
제1 기판(110b)과 제2 기판(210b) 사이에 전도성 필름(140b)이 개재된다. 전도성 필름(140b)을 매개로 제1 기판(110b)과 제2 기판(210b)이 서로 접착되고, 또한 기판 패드(114b)와 기판 패드(214b)가 전기적으로 연결되고 기판 패드(114b')와 기판 패드(214b')가 전기적으로 연결된다. 도 2a를 참조하여 상술한 바와 같이, 전도성 필름(140b)으로서 접착성의 이방성 전도 필름을 채택하는 것이 바람직하고, 이방성 전기적 연결은 열압착 공정으로써 달성될 수 있다. 반도체 패키지(100b)에는 가령 에폭시 몰딩 컴파운드(EMC)로 형성된 몰딩막(400b)이 더 포함될 수 있다. 도 2a 또는 도 2b에 도시된 것과 유사하게 제2 기판(210b) 상에 반도체 칩 또는 반 도체 패키지와 전기적으로 연결된 인쇄회로기판과 같은 기판이 하나 이상 더 적층되어 있을 수 있다.
반도체 패키지(100b)를 제조하는 공정은 도 2b를 참조하여 설명한 반도체 패키지(100a)의 제조 공정과 유사하고, 다만 제1 기판(110b)을 준비하는 단계가 상이하다. 예를 들어, 제1 기판(110b)을 준비하는 단계는 서브 반도체 패키지(500)를 제1 서브 전도성 필름(142b)의 개재하에 제1 기판(110b)의 제2 면(112b)에 실장하여 구현할 수 있다.
(제2 실시예 및 변형예)
도 4a는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 4a에 도시된 제2 실시예의 반도체 패키지(200)는 도 2a에 도시된 제1 실시예의 반도체 패키지(100)와 유사하므로 이하에선 차이점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 4a를 참조하면, 제2 실시예의 반도체 패키지(200)는 제1 반도체 칩(120) 상에 제1 기판(110)이 제1 반도체 칩(120)과 전기적으로 연결되도록 실장되고, 제2 반도체 칩(220) 상에 제2 기판(210)이 제2 반도체 칩(220)과 전기적으로 연결되도록 실장되고, 제1 기판(110) 상에 제2 기판(210)이 적층되고, 제1 기판(110)과 제2 기판(210) 사이에는 제1 전기적 연결 매개체(150)가 개재되어 제1 및 제2 기판(110,210)이 서로 전기적으로 연결된 이른바 패키지 온 패키지(POP) 구조를 갖는다.
제1 실시예의 반도체 패키지(100)에서는, 도 2a에 도시된 바와 같이, 제1 전도성 필름(140)을 채택하여 제1 기판(110)과 제2 기판(210)을 전기적으로 연결한다. 그런데, 제1 기판(110)과 제2 기판(210) 사이의 간격(D1)이 비교적 큰 경우 제1 전도성 필름(140)의 두께 한계상 제1 전도성 필름(140)을 채택하기에 곤란한 점이 생길 수 있다. 이러한 곤란한 점을 타개하기 위해 제2 실시예의 반도체 패키지(200)는 간격(D1)의 다소에 상관없는 제1 전기적 연결 매개체(150)를 채택한 것이다.
제1 기판(110)과 제2 기판(210)은 제1 전기적 연결 매개체(150)에 의해 서로 부착되고 전기적으로 연결된다. 제1 전기적 연결 매개체(150)에 의해 기판 패드(114)는 기판 패드(213)와 전기적으로 연결되어야 하고, 기판 패드(114')는 기판 패드(213')와 전기적 연결되어야 할 것이다. 상기와 같은 전기적 연결을 위해 제1 전기적 연결 매개체(150)는 다음과 같이 구성될 수 있다.
제1 전기적 연결 매개체(150)는 제1 기판(110)과 제2 기판(210)이 수직 방향으로 전기적으로 도통되면서 서로 부착되도록 하는 제1 및 제2 전도성 필름(152,154)과, 수직 방향으로의 전기적 연결을 위한 비접착성의 전도성 블록(156)을 포함하여 구성된다. 제1 전도성 필름(152)은 제1 기판(110)의 제2 면(112)에 부착되고, 제2 전도성 필름(154)은 제2 기판(210)의 제1 면(211)에 부착된다. 이들 제1 및 제2 전도성 필름(152,154) 사이에 비접착성의 전도성 블록(156)이 배치된다.
도 5a 내지 도 5c는 도 4a의 일부를 도시한 것으로서, 도 5a는 제1 전기적 연결 매개체와 기판 패드와의 열압착 전의 모습을 도시한 단면도이고, 도 5b는 전도성 블록을 도시한 평면도이고, 도 5c는 제1 전기적 연결 매개체와 기판 패드와의 열압착 후의 모습을 도시한 단면도이다.
도 5a 및 도 5b를 참조하면, 제1 전도성 필름(152)은 접착성 매트릭스(152-1) 내에 다수개의 전도성 입자(152-2)가 분산된 가령 접착성의 이방성 전도 필름(ACF)일 수 있다. 제2 전도성 필름(154)도 이와 마찬가지로 접착성 매트릭스(154-1) 내에 다수개의 전도성 입자(152-2)가 분산된 접착성의 이방성 전도 필름일 수 있다. 비접착성 전도성 블록(156)은 가령 폴리머와 같은 절연성의 연성 재질로 구성된 매트릭스(156-1) 내에 수직 방향으로 연장된 전도체 기둥(156-2)이 다수개 형성된 것일 수 있다. 전도체 기둥(156-2)은 그 양단이 제1 및 제2 전도성 필름(152,154)과 접촉되어 제1 및 제2 전도성 필름(152,154) 사이에서 수직 방향으로의 전기적 연결이 가능케 한다. 이에 따라, 전도체 기둥(156-2)은 기판 패드(114,114') 각각과 기판 패드(213,213') 각각의 전기적 연결 통로로 각각 활용된다. 추가적으로, 전도체 기둥(156-2)의 측면에 절연체(156-3)가 코팅되어 있을 수 있다. 절연체(156-3)는 전도체 기둥(156-2) 간의 수평 방향으로의 전기적 연결을 불가능케 한다. 이에 따라, 절연체(156-3)는 기판 패드(114)와 기판 패드(213')간의 전기적 연결과, 기판 패드(114')와 기판 패드(213)간의 전기적 연결이 되지 않도록 한다. 상기와 같은 이방성 전기적 연결은 도 2a에서 설명한 바와 같은 열압착 공정을 진행하여 달성될 수 있다.
도 5c를 참조하면, 열압착을 하게 되면 기판 패드(114)는 제1 전도성 필 름(152)을 어느 정도 압축시켜 일부의 전도성 입자(152-2)가 기판 패드(114)와 전도체 기둥(156-2)간에 수직 방향으로 밀집 배열되어 기판 패드(114)와 전도체 기둥(156-2)간에 수직 방향의 전기적 연결이 구현되도록 한다. 기판 패드(213)에 있어서도 이와 마찬가지이다. 이에 따라, 기판 패드(114)와 기판 패드(213)간에 수직 방향으로의 전기적 연결이 이루어진다. 기판 패드(114')와 기판 패드(213')간의 전기적 연결도 이와 마찬가지이다.
도 4a를 다시 참조하면, 제3 반도체 칩(320)과 전기적으로 연결된 제3 기판(310)이 제2 전기적 연결 매개체(250)의 개재하에 제2 기판(210) 상에 더 적층될 수 있다. 제2 전기적 연결 매개체(250)에 의해 기판 패드(214)는 기판 패드(314)와 전기적으로 연결되고, 기판 패드(214')는 기판 패드(314')와 전기적으로 연결된다. 제1 전기적 연결 매개체(150)와 유사하게, 제2 전기적 연결 매개체(250)는 접착 기능과 수직 방향의 전기적 도통 성질을 갖는 접착성의 전도성 필름들(252,254)과, 전도성 필름들(252,254) 사이에 배치되어 제2 기판(210)과 제3 기판(310) 사이에서 수직 방향의 전기적 연결이 가능케하는 비접착성의 전도성 블록(256)으로 구성된다. 전도성 필름(252,254)과 전도성 블록(256)의 구성 및 이방성 전기적 연결 특성은 도 5a 내지 도 5c에서 설명한 바와 같다.
도 4b는 본 발명의 제2 실시예의 변형예에 따른 반도체 패키지를 도시한 단면도이다. 도 4b에 도시된 반도체 패키지(200a)는 도 2b에 도시된 반도체 패키지(100a)와 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 4b를 참조하면, 제2 실시예의 변형예에 따른 반도체 패키지(200a)는 제1 반도체 칩(120a)과 전기적으로 연결된 제1 기판(110a) 상에 제2 반도체 칩(220a)과 전기적으로 연결된 제2 기판(210a)이 적층된 이른바 패키지 온 패키지(POP) 구조를 갖는 것이다. 제1 기판(110a)과 제2 기판(210a) 사이에는 제1 전기적 연결 매개체(150a)가 개재되어 제1 및 제2 기판(110a,210a)이 서로 전기적으로 연결된다.
반도체 패키지(200a)는, 도 2b에 도시된 바와 같은 두께의 한계가 있을 수 있는 제1 전도성 필름(140a)을 채택하지 아니하고, 제1 기판(110a)과 제2 기판(210a) 사이의 간격(D2)의 다소에 상관없는 제1 전기적 연결 매개체(150a)를 채택한 것이다. 제1 전기적 연결 매개체(150a)에 의해 기판 패드(114a)와 기판 패드(213a)간에 수직 방향으로의 전기적 연결이 이루어지고, 기판 패드(114a')와 기판 패드(213a')간에 수직 방향으로의 전기적 연결이 이루어진다.
제1 전기적 연결 매개체(150a)는, 도 4a를 참조하여 설명한 바와 같이, 제1 기판(110a)과 제2 기판(210a)이 수직 방향으로 전기적으로 도통되면서 서로 부착되도록 하는 접착성의 전도성 필름들(152a,154a)과, 수직 방향으로의 전기적 연결을 위한 비접착성의 전도성 블록(156a)을 포함하여 구성된다. 제1 전기적 연결 매개체(150a)의 이방성 전기적 연결 특성은 도 5a 내지 도 5c에서 설명한 바와 같다.
제3 서브 전도성 필름(342a)을 매개로 제3 반도체 칩(320a)과 전기적으로 연결된 제3 기판(310a)이 제2 전기적 연결 매개체(250a)의 개재하에 제2 기판(210a) 상에 더 적층될 수 있다. 제2 전기적 연결 매개체(250a)의 구성과 이방성 전기적 연결 특성의 제1 전기적 연결 매개체(150a)의 그것과 동일할 수 있다.
(제3 실시예 및 변형예)
도 6a는 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도이다. 도 6a에 도시된 제3 실시예의 반도체 패키지(300)는 도 4a에 도시된 제2 실시예의 반도체 패키지(200)와 유사하므로 이하에선 차이점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 6a를 참조하면, 제3 실시예의 반도체 패키지(300)는 제1 반도체 칩(120) 상에 제1 기판(110)이 제1 반도체 칩(120)과 전기적으로 연결되도록 실장되고, 제2 반도체 칩(220) 상에 제2 기판(210)이 제2 반도체 칩(220)과 전기적으로 연결되도록 실장되고, 제1 기판(110) 상에 제2 기판(210)이 적층되고, 제1 기판(110)과 제2 기판(210) 사이에는 제1 접착성 전도성 블록(350)이 개재되어 제1 및 제2 기판(110,210)이 서로 전기적으로 연결된 이른바 패키지 온 패키지(POP) 구조를 갖는다.
도 4a에 도시된 제1 전기적 연결 매개체(150)는 제1 기판(110)과 제2 기판(210)을 서로 부착시키기 위해 접착성의 전도성 필름(152,154)을 필요로 한다. 그런데, 제3 실시예의 반도체 패키지(300)에 있어서 제1 접착성 전도성 블록(350) 자체가 접착성을 가지고 있으면 접착성 전도성 필름(152,154)의 필요성이 전혀 없게 된다. 접착 및 전기적 연결을 위한 제1 전도성 블록(350)의 구성은 다음과 같을 수 있다.
도 7은 도 6a의 일부를 도시한 단면도이다.
도 7을 참조하면, 제1 접착성 전도성 블록(350)은 가령 폴리머와 같은 연성 재질에 접착제가 첨가된 것과 같은 접착성의 매트릭스(156-1)를 포함할 수 있다. 접착성 매트릭스(156-1)는 절연성일 수 있다. 접착성 매트릭스(156-1)에 의해 제1 기판(110)과 제2 기판(210)이 서로 부착된다. 접착성 매트릭스(156-1) 내에는 접착성 매트릭스(156-1)를 관통하여 수직 방향의 전기적 연결을 가능케하는 전도체 기둥(156-2)이 다수개 마련된다. 추가적으로, 전도체 기둥(156-2)의 측면으로 절연체(156-2)가 코팅되어 있을 수 있다. 절연체(156-2)에 의해 혹시 발생할 수 있는 전도체 기둥(156-2)간의 접촉에 의한 수평 방향으로의 전기적 연결을 불가능케 한다. 전도체 기둥(156-2)에 의해 기판 패드(114)는 기판 패드(213)와 전기적으로 연결되고, 기판 패드(114)와 기판 패드(213')와 전기적으로 연결된다. 열압착을 하게 되면 기판 패드(114)는 제1 접착성 전도성 블록(350)을 약간 압축시켜 전도체 기둥(350-2)과의 전기적 접촉이 향상될 것이다. 기판 패드(114',213,213')에 있어서도 이와 마찬가지일 것이다.
도 6a를 다시 참조하면, 제3 반도체 칩(320)과 전기적으로 연결된 제3 기판(310)이 제2 접착성 전도성 블록(450)의 개재하에 제2 기판(210) 상에 더 적층될 수 있다. 제2 접착성 전도성 블록(450)의 구성과 이방성 전기적 연결특성은 제1 접착성 전도성 블록(350)의 그것과 동일할 수 있다.
도 6b는 본 발명의 제2 실시예의 변형예에 따른 반도체 패키지를 도시한 단면도이다. 도 6b에 도시된 반도체 패키지(300a)는 도 4b에 도시된 반도체 패키지(200a)와 유사하므로 이하에선 상이한 점에 대해 상세히 설명하고 동일한 점에 대해서는 개략적으로 설명하거나 생략하기로 한다.
도 6b를 참조하면, 제3 실시예의 변형예에 따른 반도체 패키지(300a)는 제1 반도체 칩(120a)과 전기적으로 연결된 제1 기판(110a) 상에 제2 반도체 칩(220a)과 전기적으로 연결된 제2 기판(210a)이 적층된 이른바 패키지 온 패키지(POP) 구조를 갖는 것이다. 제1 기판(110a)과 제2 기판(210a) 사이에는 제1 접착성 전도성 블록(350a)이 개재되어 제1 및 제2 기판(110a,210a)이 서로 전기적으로 연결된다. 제1 접착성 전도성 블록(350a)은 도 6a에서 설명한 제1 접착성 전도성 블록(350)과 동일한 구성과 특성을 갖는다. 추가적으로, 제3 반도체 칩(320a)과 전기적으로 연결된 제3 기판(310a)이 제2 접착성 전도성 블록(450a)을 매개로 제2 기판(210a) 상에 더 적층될 수 있다. 제2 접착성 전도성 블록(450a)은 제1 접착성 전도성 블록(350a)의 구성 및 특성과 동일하다.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 패키지를 이용한 전자 기기의 예를 도시한 사시도이다.
도 8a 및 도 8b를 참조하면, 지금까지 설명한 본 발명의 실시예들에 따른 반도체 패키지는 노트북(1000) 또는 휴대폰(1100) 등과 같은 전자 장치에 사용될 수 있다. 전자 장치는 이외에도 데스트탑 컴퓨터, 캠코더, 게임기, 휴대형 멀티미디어 플레이어(PMP), 엠피쓰리 플레이어(MP3P), 액정디스플레이(LCD) 혹은 플라즈마디스플레이(PDP)와 같은 화면표시장치, 메모리카드 및 기타 여러 다양한 전자적 장치 등을 포함할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의 도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.
본 발명은 반도체 패키지 및 이를 제조하는 반도체 산업에 이용될 수 있다. 또한, 본 발명의 반도체 패키지는 가령 MP3, 휴대폰, LCD나 PDP를 비롯한 표시장치 등 여러 전자 장치 등에 사용될 수 있다.
도 1은 종래 기술에 따른 반도체 패키지를 도시한 단면도.
도 2a는 본 발명의 제1 실시예에 따른 반도체 패키지를 도시한 단면도.
도 2b는 본 발명의 제1 실시예의 변형예에 따른 반도체 패키지를 도시한 단면도.
도 2c는 본 발명의 제1 실시예의 다른 변형예에 따른 반도체 패키지를 도시한 단면도.
도 3a 및 도 3b는 도 2a의 일부를 도시한 단면도.
도 4a는 본 발명의 제2 실시예에 따른 반도체 패키지를 도시한 단면도.
도 4b는 본 발명의 제2 실시예의 변형예에 따른 반도체 패키지를 도시한 단면도.
도 5a 내지 도 5c는 도 4a의 일부를 도시한 평면도.
도 6a는 본 발명의 제3 실시예에 따른 반도체 패키지를 도시한 단면도.
도 6b는 본 발명의 제3 실시예의 변형예에 따른 반도체 패키지를 도시한 단면도.
도 7은 도 6a의 일부를 도시한 단면도.
도 8a 및 도 8b는 본 발명의 실시예들에 따른 반도체 패키지를 이용한 전자 장치의 예를 도시한 사시도.

Claims (22)

  1. 제1 반도체 패키지와;
    상기 제1 반도체 패키지 상에 적층되는 제2 반도체 패키지와; 그리고
    상기 제1 및 제2 반도체 패키지 사이에 개재되어 상기 제1 및 제2 반도체 패키지를 전기적으로 연결시키며, 상기 제1 및 제2 반도체 패키지 사이의 빈 공간을 차지하는 제1 전기적 연결 매개체를;
    포함하는 것을 특징으로 하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 전기적 연결 매개체는 접착성의 이방성 전도 필름을 포함하는 것을 특징으로 하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 전기적 연결 매개체는:
    상기 제1 반도체 패키지에 부착되는 제1 이방성 전도 접착 필름과;
    상기 제2 반도체 패키지에 부착되는 제2 이방성 전도 접착 필름과; 그리고
    상기 제1 및 제2 이방성 전도 접착 필름 사이에 개재되는 연성 매트릭스와, 상기 연성 매트릭스를 관통하여 양단이 상기 제1 및 제2 이방성 전도 접착 필름과 접촉하는 전도체 기둥들을 갖는 비접착성 전도성 블록을;
    포함하는 것을 특징으로 하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 비접착성 전도성 블록은, 상기 전도체 기둥들 각각의 측면을 둘러싸며 상기 전도체 기둥들 사이의 전기적 연결을 방지하는 절연체들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제1 전기적 연결 매개체는:
    접착성의 연성 매트릭스와, 상기 접착성의 연성 매트릭스를 관통하여 양단이 상기 제1 및 제2 반도체 패키지와 접촉하는 전도체 기둥들을 갖는 접착성 전도성 블록을 포함하는 것을 특징으로 하는 반도체 패키지.
  6. 제5항에 있어서,
    상기 접착성 전도성 블록은, 상기 전도체 기둥들 각각의 측면을 둘러싸며 상기 전도체 기둥들간의 전기적 연결을 방지하는 절연체들을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제1 및 제1 반도체 패키지 중에서 어느 하나 또는 모두는:
    반도체 칩과;
    상기 반도체 칩 상에 실장되며 상기 반도체 칩의 일부를 노출시키는 창을 구비한 인쇄회로기판과; 그리고
    상기 창을 통해 상기 반도체 칩과 상기 인쇄회로기판을 전기적으로 연결시키는 와이어를;
    포함하는 것을 특징으로 하는 반도체 패키지.
  8. 제1항에 있어서,
    상기 제1 및 제2 반도체 패키지 중에서 어느 하나 또는 모두는:
    반도체 칩과;
    상기 반도체 칩 상에 실장되는 인쇄회로기판과; 그리고
    상기 반도체 칩과 상기 인쇄회로기판 사이에 개재되어 상기 반도체 칩과 상기 인쇄회로기판을 전기적으로 연결시키는 접착성의 이방성 전도 필름을;
    포함하는 것을 특징으로 하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제1 및 제2 반도체 패키지 중에서 어느 하나 또는 모두는:
    서브 반도체 칩과, 상기 서브 반도체 칩 상에 실장되는 서브 인쇄회로기판을 포함하는 서브 반도체 패키지와; 그리고
    상기 서브 반도체 패키지와 전기적으로 연결되는 인쇄회로기판을;
    포함하는 것을 특징으로 하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 제1 반도체 패키지는 상기 제2 반도체 칩이 적층되는 제1 면과, 그 반대면인 제2 면을 포함하고; 상기 제2 면에는 외부 접속단자가 부착된 것을 특징으로 하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 제1 및 제2 반도체 패키지 사이에서 상기 제1 전기적 연결 매개체에 의해 채워지지 못한 공간을 차지하는 몰딩막을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 제2 반도체 패키지 상에 적층되는 제3 반도체 패키지와; 그리고
    상기 제2 및 제3 반도체 패키지 사이에 개재되어 상기 제2 및 제3 반도체 패키지를 전기적으로 연결시키며, 상기 제2 및 제3 반도체 패키지 사이의 빈 공간을 차지하는 제2 전기적 연결 매개체를;
    더 포함하는 것을 특징으로 하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 제2 전기적 연결 매개체는 상기 제1 전기적 연결 매개체와 동일한 것을 특징으로 하는 반도체 패키지.
  14. 제1 및 제2 반도체 패키지를 제공하고;
    상기 제1 및 제2 반도체 패키지 사이에 전기적 연결 매개체를 배치하고;
    상기 전기적 연결 매개체를 열압착시켜 상기 전기적 연결 매개체를 통해 상기 제1 및 제2 반도체 패키지를 전기적으로 연결하는 것을;
    포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  15. 제14항에 있어서,
    상기 전기적 연결 매캐체를 배치하는 것은, 상기 제1 및 제2 반도체 패키지 사이에 접착성의 이방성 전도 필름을 개재시키는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  16. 제14항에 있어서,
    상기 전기적 연결 매개체를 배치하는 것은:
    상기 제1 반도체 패키지에 제1 이방성 전도 접착 필름을 부착하고;
    상기 제1 이방성 전도 접칙 필름과 대면하도록 상기 제2 반도체 패키지에 제2 이방성 전도 접착 필름을 부착하고;
    상기 제1 및 제2 이방성 전도 접착 필름 사이에 비접착성 전도성 블록을 개 재시키는 것을;
    포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  17. 제14항에 있어서,
    상기 전기적 연결 매개체를 배치하는 것은, 상기 제1 및 제2 반도체 패키지 사이에 접착성 전도성 블록을 개재시키는 것을 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  18. 제14항에 있어서,
    상기 제1 및 제2 반도체 패키지 중 어느 하나에 외부접속단자를 부착하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  19. 제14항에 있어서,
    상기 제1 및 제2 반도체 패키지를 몰딩하며, 상기 제1 및 제2 반도체 패키지 사이에서 상기 전기적 연결 매개체에 의해 채워지지 않은 공간을 차지하는 몰딩막을 형성하는 것을 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조방법.
  20. 제1항의 반도체 패키지를 포함하는 전자 장치.
  21. 제12항의 반도체 패키지를 포함하는 전자 장치.
  22. 제14항의 방법으로 제조된 반도체 패키지를 포함하는 전자 장치.
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