KR20130116100A - 패키지 온 패키지 장치 및 이의 제조 방법 - Google Patents

패키지 온 패키지 장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR20130116100A
KR20130116100A KR1020120038268A KR20120038268A KR20130116100A KR 20130116100 A KR20130116100 A KR 20130116100A KR 1020120038268 A KR1020120038268 A KR 1020120038268A KR 20120038268 A KR20120038268 A KR 20120038268A KR 20130116100 A KR20130116100 A KR 20130116100A
Authority
KR
South Korea
Prior art keywords
package
sealing film
semiconductor package
solder bump
package substrate
Prior art date
Application number
KR1020120038268A
Other languages
English (en)
Other versions
KR101867955B1 (ko
Inventor
임충빈
유혜정
박태성
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020120038268A priority Critical patent/KR101867955B1/ko
Priority to US13/734,393 priority patent/US8779606B2/en
Priority to DE102013103301.6A priority patent/DE102013103301B4/de
Priority to TW102112261A priority patent/TWI611524B/zh
Priority to JP2013081768A priority patent/JP6173753B2/ja
Publication of KR20130116100A publication Critical patent/KR20130116100A/ko
Priority to US14/288,440 priority patent/US9245867B2/en
Application granted granted Critical
Publication of KR101867955B1 publication Critical patent/KR101867955B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/10—Containers; Seals characterised by the material or arrangement of seals between parts, e.g. between cap and base of the container or between leads and walls of the container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06565—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices having the same size and there being no auxiliary carrier between the devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1023—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the support being an insulating substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1088—Arrangements to limit the height of the assembly
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H01L2924/1533—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate
    • H01L2924/15331—Connection portion the connection portion being formed on the die mounting surface of the substrate the connection portion being formed both on the die mounting surface of the substrate and outside the die mounting surface of the substrate being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 패키지 온 패키지 장치 및 이의 제조 방법를 제공한다. 이 장치에서는 상부 반도체 패키지와 하부 반도체 패키지 사이에 밀봉막이 존재하여 상부 반도체 패키지와 하부 반도체 패키지 간의 접촉 면적이 증가하여 휨 정도를 완화시킬 수 있다. 이 방법에서는 하부 솔더 범프 및 상부 솔더 범프 중 적어도 하나를 플럭스 기능이 있는 밀봉막 수지 용액으로 도포하고 가열함으로써, 간단하고 빠르게 연결 솔더 범프와 밀봉막을 형성할 수 있다.

Description

패키지 온 패키지 장치 및 이의 제조 방법 {Package on package device and method of fabricating the device}
본 발명은 패키지 온 패키지 장치 및 이의 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 대응하여 현재 반도체 실장 기술은 하나의 패키지 기판에 여러 반도체 칩들을 적층하여 실장하거나 패키지 위에 패키지를 적층하는 방법이 대두되고 있다. 이중에 특히 패키지 위에 패키지를 적층하는 패키지 온 패키지(Package on package, PoP) 장치는 각각의 적층되는 패키지 안에 반도체 칩과 패키지 기판을 포함하므로 전체 패키지의 두께가 두꺼워지는 문제점을 가진다. 이러한 PoP 장치에서 두께가 두꺼워지는 것을 방지하기 위하여, 각각의 패키지를 형성할 때 얇은 반도체 칩을 이용할 수 있으나, 이 경우 반도체 칩 및 각각의 패키지의 휨(warpage) 문제가 대두되고 있다.
본 발명이 해결하고자 하는 다른 과제는 휨 정도가 완화되는 패키지 온 패키지 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 휨 정도를 완화시키는 구조의 패키지 온 패키지 장치를 빠르고 간단하게 제조할 수 있는 패키지 온 패키지 장치의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 패키지 온 패키지 장치는, 하부 패키지 기판, 및 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 반도체 패키지; 상기 하부 패키지 상에 배치되는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지;상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결시키는 연결 솔더 범프; 및 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지와 접하며 상기 연결 솔더 범프의 측면을 덮는 밀봉막을 포함한다.
일 예에 있어서, 상기 밀봉막은 에폭시 수지를 포함하며 플럭스 기능을 가질 수 있다.
상기 하부 반도체 패키지는 상기 하부 패키지 기판의 상부면과 상기 하부 반도체 칩의 측면을 덮으며 상기 연결 솔더 범프가 배치되는 연결홀(hole)을 포함하는 하부 몰딩막을 더 포함할 수 있으며, 상기 연결홀의 측벽은 상기 연결 솔더 범프의 측벽과 이격될 수 있으며, 상기 밀봉막은 상기 연결홀을 채울 수 있다.
상기 연결홀의 측벽의 표면 거칠기는 상기 하부 몰딩막의 상부면의 표면 거칠기보다 클 수 있다.
상기 하부 몰딩막의 상부면과 상기 밀봉막 사이에 박리 영역이 존재할 수 있다.
상기 밀봉막은 연장되어 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이를 채울 수 있다.
상기 밀봉막은 상기 연결 솔더 범프의 측벽과 접하는 제 1 밀봉막; 및 상기 하부 반도체 칩과 상기 상부 패키지 기판 사이의 공간을 채우는 제 2 밀봉막을 포함할 수 있다. 이때 상기 제 2 밀봉막은 플럭스 기능을 갖지 않을 수 있다.
상기 하부 반도체 칩은 상기 하부 패키지 기판 상에 플립 칩 본딩 방식으로 실장될 수 있다.
상기 상부 반도체 패키지는 상기 하부 반도체 패키지와 다를 수 있다.
상기 다른 과제를 달성하기 위한 본 발명에 따른 패키지 온 패키지 장치의 제조 방법은, 하부 패키지 기판, 상기 하부 패키지 기판 상에 배치된 하부 반도체 칩, 및 상기 하부 패키지 기판 상에 배치되며 상기 하부 반도체 칩과 이격된 하부 솔더 범프를 포함하는 하부 반도체 패키지를 제조하는 단계; 상부 패키지 기판, 상기 상부 패키지 기판 상에 배치된 상부 반도체 칩, 및 상기 상부 패키지 기판 하부에 배치되는 상부 솔더 범프를 포함하는 상부 반도체 패키지를 제조하는 단계; 상기 하부 솔더 범프 및 상기 상부 솔더 범프 중 적어도 하나를 밀봉막 수지 용액으로 도포하는 단계; 및 상기 하부 솔더 범프와 상기 상부 솔더 범프를 융착시켜 연결 솔더 범프를 형성하며 상기 연결 솔더 범프의 측벽을 덮으며 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지와 접하는 밀봉막을 형성하는 단계를 포함한다.
상기 하부 반도체 패키지는 상기 하부 패키지 기판의 상부면과 상기 하부 반도체 칩의 측면을 덮으며 상기 하부 솔더 범프를 노출시키는 연결홀(hole)을 포함하는 하부 몰딩막을 더 포함할 수 있다. 이때, 상기 연결 솔더 범프와 상기 밀봉막을 형성하는 단계는, 상기 연결홀 안에 상기 밀봉막 수지 용액을 넣는 단계; 상기 상부 솔더 범프가 상기 연결홀 안에 배치되도록 상기 상부 반도체 패키지를 상기 하부 반도체 패키지 상에 위치시키는 단계; 및 상기 상부 솔더 범프와 상기 하부 솔더 범프를 가열시키는 단계를 포함할 수 있다.
상기 밀봉막 수지 용액으로 도포하는 단계는, 상기 상부 솔더 범프를 상기 밀봉막 수지 용액 안에 담그는 단계 및/또는 상기 하부 솔더 범프 상에 상기 밀봉막 수지 용액을 공급하는 단계를 포함할 수 있다.
상기 밀봉막 수지 용액은 에폭시 수지를 포함하며 플럭스 기능을 가질 수 있다.
본 발명의 일 예에 따른 패키지 온 패키지 장치는, 상부 반도체 패키지와 하부 반도체 패키지 사이에 밀봉막이 존재하여 상부 반도체 패키지와 하부 반도체 패키지 간의 접촉 면적이 증가하며(또는 미접촉 영역이 줄어드므로) 휨 정도를 완화시킬 수 있다. 또한 상기 밀봉막에 의해 연결 솔더 범프, 상부 반도체 패키지와 하부 반도체 패키지를 습기나 외부 오염, 부식 등으로부터 보호할 수 있다.
상기 밀봉막은 상기 연결 솔더 범프의 측벽을 감싸며, 상기 상부 반도체 패키지와 상기 하부 반도체 패키지와 동시에 접하므로, 상기 연결 솔더 범프에 금이 가거나 부러지는 크랙(crack)을 방지하고, 보호하는 역할을 한다. 즉, 상기 밀봉막에 의해 상기 상부 반도체 패키지와 상기 하부 반도체 패키지 사이의 연결 크랙(joint crack) 문제를 해결할 수 있다.
하부 반도체 칩이 하부 패키지 기판 상에 플립 칩 본딩 방식으로 실장되므로, 전기적 패스(path) 길이가 짧아 신호 전달 속도를 빠르게 향상시킬 수 있다.
본 발명의 다른 예에 따른 패키지 온 패키지 장치의 제조 방법은, 하부 솔더 범프 및 상부 솔더 범프 중 적어도 하나를 플럭스 기능이 있는 밀봉막 수지 용액으로 도포하고 가열함으로써, 간단하고 빠르게 연결 솔더 범프와 밀봉막을 형성할 수 있다.
도 1a는 본 발명의 일 예에 따른 패키지 온 패키지 장치의 평면도이다.
도 1b는 도 1a를 I-I'선으로 자른 것으로, 본 발명의 일 예에 따른 패키지 온 패키지 장치의 단면도이다.
도 1c와 1d는 도 1a의 'A' 부분을 확대한 단면도들이다.
도 2 및 3은 본 발명의 일 예에 따라 도 1b의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 4 및 5는 본 발명의 다른 예에 따라 도 1b의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 6은 본 발명의 또 다른 예에 따라 도 1b의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도이다.
도 7a, 7b 및 7c는 본 발명의 다른 예들에 따른 패키지 온 패키지 장치의 단면도들이다.
도 8은 본 발명의 일 예에 따라 도 7a의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도이다.
도 9는 본 발명의 다른 예에 따라 도 7a의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도이다.
도 10 내지 13은 본 발명의 또 다른 예들에 따른 패키지 온 패키지 장치의 단면도들이다.
도 14a는 본 발명의 또 다른 예에 따른 패키지 온 패키지 장치의 평면도이다.
도 14b는 도 14a를 I-I'선으로 자른 것으로, 본 발명의 또 다른 예에 따른 패키지 온 패키지 장치의 단면도이다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 16은 본 발명의 일 예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 17은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 일 예에 따른 패키지 온 패키지 장치의 평면도이다. 도 1b는 도 1a를 I-I'선으로 자른 것으로, 본 발명의 일 예에 따른 패키지 온 패키지 장치의 단면도이다. 도 1c와 1d는 도 1a의 'A' 부분을 확대한 단면도들이다.
도 1a 및 1b를 참조하면, 본 예에 따른 패키지 온 패키지 장치(100)는, 하부 반도체 패키지(50)와 상부 반도체 패키지(60)을 포함한다.
상기 하부 반도체 패키지(50)는 하부 패키지 기판(1), 상기 하부 패키지 기판(1) 상에 실장된 하부 반도체 칩(20), 및 이들을 덮는 하부 몰딩막(22)을 포함한다. 상기 하부 패키지 기판(1) 상하에는 각각 제 1 하부 패드들(3)과 제 2 하부 패드들(7)이 배치된다. 상기 제 1 및 제 2 하부 패드들(3,7)은 절연막들로 덮일 수 있다. 상기 하부 반도체 칩(20)은 상기 제 1 하부 패드들(3)에 제 1 하부 솔더 범프들(11)을 이용하여 전기적으로 연결되며, 플립 칩 본딩 방식으로 실장될 수 있다. 상기 제 2 하부 패드들(7)에는 제 2 하부 솔더 범프들(26)이 배치된다. 상기 하부 몰딩막(22)은 상기 하부 반도체 칩(20)의 측벽을 덮되 상기 하부 반도체 칩(20)의 상부면은 노출시킬 수 있다. 즉, 상기 하부 반도체 칩(20)의 상부면은 상기 하부 몰딩막(22)에 의해 덮이지 않을 수 있다. 상기 하부 몰딩막(22)은 상기 하부 반도체 칩(20)과 이격되는 연결홀(24)을 포함한다.
상기 상부 반도체 패키지(60)는 상부 패키지 기판(32), 상기 상부 패키지 기판(32) 상에 실장된 상부 반도체 칩들(38, 40), 및 이들을 덮는 상부 몰딩막(42)을 포함한다. 상기 상부 반도체 칩들(38, 40)은 상기 상부 패키지 기판(32) 상에 와이어 본딩 방식으로 실장될 수 있다. 상기 상부 패키지 기판(32) 상하에는 각각 제 1 상부 패드들(34)과 제 2 상부 패드들(36)이 배치된다. 상기 상부 및 하부 몰딩막들(42, 22)은 수지막과, 상기 수지막에 분산된 복수 개의 필러 입자(filler particle)들을 포함할 수 있다. 상기 수지막은 적어도 하나의 고분자 물질을 포함할 수 있다. 상기 필러 입자는 실리카나 알루미나 같은 물질을 포함할 수 있다.
상기 상부 반도체 패키지(60)는 상기 하부 반도체 패키지(50) 상에 적층되며, 이들을 연결하는 연결 솔더 범프(33)에 의해 서로 전기적으로 연결된다. 상기 연결 솔더 범프(33)는 제 2 상부 패드(36) 및 제 1 하부 패드(3)와 접한다. 도 1c 및 1d를 참조하면, 상기 연결 솔더 범프(33)는 상기 연결홀(24) 안에 배치된다. 상기 연결 솔더 범프(33)의 측벽과 상기 연결홀(24)의 내측벽은 서로 이격될 수 있다. 상기 연결 솔더 범프(33)의 측벽과 상기 연결홀(24)의 내측벽 사이의 공간은 밀봉막(85)으로 채워질 수 있다. 상기 밀봉막(85)은 연장되어 상기 상부 반도체 패키지(60)의 하부면과 상기 하부 반도체 패키지(50)의 상부면과 동시에 접한다. 상기 연결홀(24)의 측벽의 표면 거칠기는 상기 하부 몰딩막(22)의 상부면(23)의 표면 거칠기보다 클 수 있다. 상기 연결홀(24)의 측벽의 표면 거칠기가 커져 표면적이 증가되므로, 상기 연결홀(24)의 측벽과 상기 밀봉막(85)과 의 접착력은 증가될 수 있다. 도 1c에서처럼, 상기 밀봉막(85)은 상기 하부 몰딩막(22)의 상부면(23)과 접할 수 있다. 또는 도 1d에서처럼, 상기 밀봉막(85)과 상기 하부 몰딩막(22)의 상부면(23) 사이에 박리 영역(DX)이 존재할 수 있다.
상기 밀봉막(85)은 에폭시 수지를 포함한다. 상기 에폭시 수지는 예를 들면 비스페놀 F형 에폭시 수지일 수 있다. 더 나아가, 상기 밀봉막(85)은 플럭스 기능을 가질 수 있다. 상기 밀봉막(85)이 플럭스 기능을 갖기 위해, 상기 에폭시 수지가 플럭스 기능을 가질 수 있다. 또는 상기 밀봉막(85)이 포함하는 다른 성분이 플럭스 기능을 가질 수 있다. 예를 들면, 상기 밀봉막(85)은 상기 에폭시 수지를 경화시키기 위한 경화제를 더 포함할 수 있으며, 이 경화제가 플럭스 기능을 가질 수 있다. 예를 들면 플럭스 기능을 가지는 경화제로 페놀 수지, 폐놀계 카본산, 산무수물, 카본산, 방향족 히드라지드 등의 물질이 사용될 수 있다. 또는 상기 밀봉막(85)은 플럭스 기능을 가지는 별도의 플럭스 성분을 더 포함할 수 있다. 상기 플럭스 성분으로 카본산, 유황 함유 페놀 화합물, 로진, 로진의 유도체 및 합성 수지 등의 물질이 사용될 수 있다. 상기 밀봉막(85)은 실리카와 같은 무기질 충전제를 더 포함할 수 있다.
상기 밀봉막(85)은 상기 연결 솔더 범프(33)의 측벽을 감싸며, 상기 상부 반도체 패키지(60)과 상기 하부 반도체 패키지(50)와 동시에 접하므로, 상기 연결 솔더 범프(33)에 금이 가거나 부러지는 크랙(crack)을 방지하고, 보호하는 역할을 한다. 즉, 상기 밀봉막(85)에 의해 상기 상부 반도체 패키지(60)과 상기 하부 반도체 패키지(50) 사이의 연결 크랙(joint crack) 문제를 해결할 수 있다.
또한, 상기 밀봉막(85)에 의해 상기 상부 반도체 패키지(60)와 상기 하부 반도체 패키지(50) 간의 접촉 면적이 증가하며(또는 미접촉 영역이 줄어드므로) 전체 패키지 온 패키지 장치(100)의 휨 정도를 완화시킬 수 있다. 또한 상기 밀봉막(85)에 의해 상기 연결 솔더 범프(33), 상부 반도체 패키지(60)와 하부 반도체 패키지(50)를 습기나 외부 오염, 부식 등으로부터 보호할 수 있다.
도 2 및 3은 본 발명의 일 예에 따라 도 1b의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 2를 참조하면, 밀봉막 수지 용액(85a)이 담긴 용기(90)를 준비한다. 상기 밀봉막 수지 용액(85a)은 에폭시 수지를 포함할 수 있으며 플럭스 기능을 가질 수 있다. 상기 에폭시 수지는 예를 들면 비스페놀 F형 에폭시 수지일 수 있다. 상기 밀봉막 수지 용액(85a)이 플럭스 기능을 갖기 위해, 상기 에폭시 수지가 플럭스 기능을 가질 수 있다. 또는 상기 밀봉막 수지 용액(85a)이 포함하는 다른 성분이 플럭스 기능을 가질 수 있다. 예를 들면, 상기 밀봉막 수지 용액(85a)은 상기 에폭시 수지를 경화시키기 위한 경화제를 더 포함할 수 있으며, 이 경화제가 플럭스 기능을 가질 수 있다. 예를 들면 플럭스 기능을 가지는 경화제로 페놀 수지, 폐놀계 카본산, 산무수물, 카본산, 방향족 히드라지드 등의 물질이 사용될 수 있다. 또는 상기 밀봉막 수지 용액(85a)은 플럭스 기능을 가지는 별도의 플럭스 성분을 더 포함할 수 있다. 상기 플럭스 성분으로 카본산, 유황 함유 페놀 화합물, 로진, 로진의 유도체 및 합성 수지 등의 물질이 사용될 수 있다. 상기 밀봉막 수지 용액(85a)은 실리카와 같은 무기질 충전제를 더 포함할 수 있다. 상기 밀봉막 수지 용액(85a)은 상기 에폭시 수지, 경화제 및/또는 플럭스 성분들을 용해/분산시키기 위한 용매를 더 포함할 수 있다.
상기 용기(90) 상에 상부 반도체 패키지(60)를 위치시킨다. 상기 상부 반도체 패키지(60)는 상부 패키지 기판(32), 상기 상부 패키지 기판(32) 상에 실장된 상부 반도체 칩들(38, 40), 이들을 덮는 상부 몰딩막(42), 제 1 상부 패드들(34) 및 제 2 상부 패드들(36)을 포함한다. 상기 제 2 상부 패드들(36)에는 상부 솔더 범프(30)가 부착된다. 상기 상부 반도체 패키지(60)를 하강시켜 상기 밀봉막 수지 용액(85a)을 상기 상부 솔더 범프(30)의 표면에만 묻힌다.
도 3을 참조하면, 상기 상부 반도체 패키지(60)를 하부 반도체 패키지(50) 상에 위치시킨다. 상기 하부 반도체 패키지(50)는 하부 패키지 기판(1), 상기 하부 패키지 기판(1) 상에 실장된 하부 반도체 칩(20), 및 이들을 덮는 하부 몰딩막(22), 제 1 하부 패드들(3), 제 2 하부 패드들(7), 제 1 하부 솔더 범프들(11) 및 제 2 솔더 범프들(26)을 포함한다. 또한 상기 하부 반도체 패키지(50)는 상기 제 1 하부 솔더 범프들(11)과 이격된 제 1 하부 패드들(3) 상에 배치되는 제 3 하부 솔더 범프(13)를 더 포함한다. 상기 제 3 하부 솔더 범프(13)는 상기 연결홀(24)에 의해 노출된다. 상기 연결홀(24)은 상기 하부 몰딩막(22)을 레이저로 구멍을 뚫음으로써 형성될 수 있다. 따라서 상기 연결홀(24)의 측벽의 표면 거칠기는 도 1c 및 1d에서처럼, 상기 하부 몰딩막(22)의 상부면(23)의 표면 거칠기보다 클 수 있다. 상기 상부 반도체 패키지(60)를 하부 반도체 패키지(50) 상에 위치시킬 때, 상기 밀봉막 수지 용액(85a)이 묻은 상기 상부 솔더 범프(30)가 상기 연결홀(24) 안에 들어가 상기 제 3 하부 솔더 범프(13)와 만나도록 한다. 상기 연결홀(24)은 상기 밀봉막 수지 용액(85a)이 외부로 흘러가지 않도록 가두는 컨테이너 역할을 할 수 있으며 또한 상기 상부 반도체 패키지(60)의 위치를 고정시키는 역할을 할 수 있다.
그리고 다시 도 1a 내지 1c를 참조하여, 상기 상부 솔더 범프(30)와 상기 제 3 하부 솔더 범프(13)의 융점 이상으로 상기 상부 솔더 범프(30)와 상기 제 3 하부 솔더 범프(13)를 가열시킨다. 이때 상기 연결홀(24) 안의 상기 밀봉막 수지 용액(85a)에 포함된 플럭스 성분 또는 상기 밀봉막 수지 용액(85a)의 플럭스 기능에 의해 상기 상부 솔더 범프(30)와 상기 제 3 하부 솔더 범프(13) 표면의 산화막을 제거하고 솔더링에 대한 표면 장력을 감소시킨다. 이로써, 상기 상부 솔더 범프(30)와 상기 제 3 하부 솔더 범프(13)가 도 1b에서처럼 융착되어 연결 솔더 범프(33)를 형성할 수 있다. 이 과정에서 상기 밀봉막 수지 용액(85a)에 포함된 에폭시 수지는 경화될 수 있으며 용매는 제거될 수 있다. 이로써 상기 밀봉막 수지 용액(85a)은 밀봉막(85)이 될 수 있다.
도 4 및 5는 본 발명의 다른 예에 따라 도 1b의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도들이다.
도 4를 참조하면, 하부 반도체 패키지(50) 상에 밀봉막 수지 용액(85a)을 도포한다. 이때 상기 밀봉막 수지 용액(85a)은 상기 연결홀(24) 안에 배치되도록 선택적으로 도포될 수 있다. 상기 연결홀(24)은 상기 밀봉막 수지 용액(85a)이 외부로 흘러가지 않도록 가두는 컨테이너 역할을 할 수 있다.
도 5를 참조하면, 상부 반도체 패키지(60)를 상기 하부 반도체 패키지(50) 상에 위치시켜, 상기 상부 솔더 범프(30)가 상기 밀봉막 수지 용액(85a)이 들어있는 상기 연결홀(24) 안에 들어가 상기 제 3 하부 솔더 범프(13)와 만나도록 한다.
그리고 위에서 설명한 바와 같이 가열 공정을 진행하여 연결 솔더 범프(33)와 밀봉막(85)을 형성한다.
도 3 또는 도 5를 참조하여 설명한 패키지 온 패키지 장치의 제조 방법은, 제 3 하부 솔더 범프(13) 및 상부 솔더 범프(30) 중 적어도 하나를 플럭스 기능이 있는 밀봉막 수지 용액(85a)으로 도포하고 가열함으로써, 간단하고 빠르게 연결 솔더 범프(33)와 밀봉막(85)을 형성할 수 있다.
또는, 도 1b의 패키지 온 패키지 장치를 제조하는 과정은 이와는 다를 수도 있다. 도 6은 본 발명의 또 다른 예에 따라 도 1b의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도이다.
도 6을 참조하면, 상부 반도체 패키지(60)를 상기 하부 반도체 패키지(50) 상에 위치시키고, 에폭시 수지 없이 플럭스 기능만을 가지는 용액으로 도포시키고 가열하여 연결 솔더 범프(33)를 먼저 형성한다. 그 후에 에폭시 수지를 포함하는 밀봉막 수지 용액을 상기 상부 반도체 패키지(60)와 상기 하부 반도체 패키지(50) 사이에 주입한 후 경화시킴으로써 도 1a의 밀봉막(85)을 형성할 수도 있다.
도 7a, 7b 및 7c는 본 발명의 다른 예들에 따른 패키지 온 패키지 장치의 단면도들이다.
도 7a를 참조하면, 본 예에 따른 패키지 온 패키지 장치(101a)는 도 1a의 밀봉막(85)이 연장되어 상부 반도체 패키지(60)와 하부 반도체 패키지(50) 사이의 공간을 모두 채울 수 있다. 상기 밀봉막(85)은 연장되어 상기 상부 반도체 패키지(60)와 하부 반도체 패키지(50) 사이 공간의 밖으로 돌출되어, 상기 하부 몰딩막(22)의 측벽과 상기 상부 패키지 기판(32)의 측벽을 덮을 수 있다. 그외의 구성은 도 1b와 같다. 이때, 상기 밀봉막(85)이 하부 반도체 칩(20)의 상부면과 접할 수 있다. 이때의 상기 패키지 온 패키지 장치(101a)의 휨 정도는 보다 완화될 수 있다.
도 7b를 참조하면, 본 예에 따른 패키지 온 패키지 장치(101b)에서 하부 몰딩막(22)이 하부 반도체 칩(20)의 상부면을 덮을 수 있다. 그외의 구성은 도 7a와 같다. 이때, 상기 밀봉막(85)이 하부 몰딩막(22)의 상부면과 접할 수 있다.
도 7c를 참조하면, 본 예에 따른 패키지 온 패키지 장치(101c)는 도 7a와 유사하나, 상기 밀봉막(85)이 상기 상부 반도체 패키지(60)와 하부 반도체 패키지(50) 사이 공간의 밖으로 돌출되지 않는다. 그 외의 구성은 도 7a와 같다.
도 8은 본 발명의 일 예에 따라 도 7a의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도이다.
도 8을 참조하면, 도 2에서처럼, 상부 반도체 패키지(60)의 하부를 밀봉막 수지 용액(85a)에 담그나, 이때 상기 밀봉막 수지 용액(85a)이 상기 상부 반도체 패키지(60)의 하부면을 모두 도포하도록 한다. 그리고 상기 상부 반도체 패키지(60)를 하부 반도체 패키지(50) 상에 위치시키고 가열하여 도 7a의 패키지 온 패키지 장치(101a)를 형성할 수 있다.
도 9는 본 발명의 다른 예에 따라 도 7a의 패키지 온 패키지 장치를 제조하는 과정을 나타내는 단면도이다.
도 9를 참조하면, 하부 반도체 패키지(50)의 전면 상에 밀봉막 수지 용액(85a)을 도포한다. 그리고 상부 반도체 패키지(60)를 상기 하부 반도체 패키지(50) 상에 위치시키고 가열하여 도 7a의 패키지 온 패키지 장치(101a)를 형성할 수 있다.
도 10 내지 13은 본 발명의 또 다른 예들에 따른 패키지 온 패키지 장치의 단면도들이다.
도 10을 참조하면, 본 예에 따른 패키지 온 패키지 장치(102)에서 하부 반도체 패키지(50)는 하부 몰딩막(22)을 포함하지 않을 수 있다. 연결 솔더 범프(33)의 측면은 밀봉막(85)으로 덮일 수 있다. 또한 상기 밀봉막(85)은 연장되어 상기 하부 반도체 패키지(50)와 상부 반도체 패키지(60)과 동시에 접할 수 있다. 이때 하부 반도체 칩(20)과 하부 패키지 기판(1) 사이는 언더필 수지막(87)으로 채워질 수 있다. 상기 언더필 수지막(87)은 상기 밀봉막(85)과 동일/유사할 수 있다. 그 외의 구성은 도 1a와 동일/유사할 수 있다. 도 10의 패키지 온 패키지 장치(102)의 제조 과정은 도 3과 유사할 수 있다.
도 11을 참조하면, 본 예에 따른 패키지 온 패키지 장치(103)에서 밀봉막(85)은 이웃하는 두개의 연결 솔더 범프들(33)의 측면을 덮으며 이들 사이의 공간을 채울 수 있다. 또한 상기 밀봉막(85)은 하부 반도체 칩(20)과 상부 패키지 기판(32) 사이에도 개재될 수 있다. 그 외의 구성은 도 10과 동일/유사할 수 있다. 도 11의 패키지 온 패키지 장치(103)의 제조 과정은 도 5와 유사할 수 있다.
도 12를 참조하면, 본 예에 따른 패키지 온 패키지 장치(104)에서 하부 반도체 패키지(50)과 상부 반도체 패키지(60) 사이의 공간은 모두 밀봉막(85)으로 채워질 수 있다. 그 외의 구성은 도 11과 동일/유사할 수 있다. 도 12의 패키지 온 패키지 장치(104)의 제조 과정은 도 5와 유사할 수 있다.
도 13을 참조하면, 본 예에 따른 패키지 온 패키지 장치(105)는 하부 반도체 패키지(50)와 상부 반도체 패키지(70)을 포함한다. 상기 상부 반도체 패키지(70)는 상부 패키지 기판(32) 및 복수개의 상부 반도체 칩들(52)을 포함할 수 있다. 상기 상부 패키지 기판(32) 상에 복수개의 상부 반도체 칩들(52)이, 상부 내부 솔더 범프들(56)을 이용하여 플립 칩 본딩 방식으로 적층되어 실장될 수 있다. 상기 상부 반도체 칩들(52)은 상기 상부 내부 솔더 범프(56)와 중첩되며 내재되는 관통 비아(54)를 포함할 수 있다. 상기 상부 내부 솔더 범프들(56)의 측면도 밀봉막(85)으로 덮일 수 있다. 그 외의 구조는 도 1a와 동일/유사할 수 있다.
도 14a는 본 발명의 또 다른 예에 따른 패키지 온 패키지 장치의 평면도이다. 도 14b는 도 14a를 I-I'선으로 자른 것으로, 본 발명의 또 다른 예에 따른 패키지 온 패키지 장치의 단면도이다.
도 14a 및 14b를 참조하면, 본 예에 따른 패키지 온 패키지 장치(106)는 연결 솔더 범프(33)의 측벽을 덮는 제 1 밀봉막(85)과 하부 반도체 칩(20)과 상부 패키지 기판(32) 사이의 공간을 채우는 제 2 밀봉막(95)을 포함할 수 있다. 상기 제 1 밀봉막(85)은 도 1b를 참조한 바와 같을 수 있다. 상기 제 2 밀봉막(85)은 에폭시 수지를 포함하되, 플럭스 기능은 포함하지 않을 수 있다. 상기 제 2 밀봉막(85)이 플럭스 기능을 포함하지 않음으로써, 상기 제 2 밀봉막(85)과 상기 하부 반도체 칩(20) 사이 그리고 상기 제 2 밀봉막(85)과 상부 패키지 기판(32) 사이의 접착력은 더욱 증가될 수 있다.
도 14a 및 14b의 패키지 온 패키지 장치(106)를 제조하는 과정은 플럭스 기능을 포함하거나 포함하지 않는 밀봉막 수지 용액(85a)을 연결홀(24)을 채우도록 넣고, 상기 하부 반도체 칩(20) 상에는 플럭스 기능을 포함하지 않는 밀봉막 수지 용액으로 도포한 후에, 상부 반도체 패키지(60)와 하부 반도체 패키지(50)를 배치시킨다. 그 후, 가열하여 연결 솔더 범프(33)와 상기 제 1 및 제 2 밀봉막들(85, 95)을 형성한다.
그외의 구성 및 제조 과정은 도 1b를 참조하여 설명한 예와 동일/유사할 수 있다.
상술한 반도체 패키지 기술은 다양한 종류의 반도체 소자들 및 이를 구비하는 패키지 모듈에 적용될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 패키지를 구비한 전자 장치를 도시한 사시도이다.
도 15를 참조하면, 본 발명의 실시예에 따른 패키지 온 패키지 장치는 스마트 폰과 같은 전자 장치(1000)에 응용될 수 있다. 본 실시예의 패키지 온 패키지 장치는 사이즈 축소 및 성능 향상 측면에서 우수하므로, 다양한 기능을 동시에 구현하는 전자 장치(1000)의 경박 단소화에 유리하다. 전자 장치는 도 15에 도시된 스마트폰에 한정되는 것이 아니며, 가령 모바일 전자 기기, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 포터블 멀티미디어 플레이어(PMP), 엠피쓰리(MP3) 플레이어, 캠코더, 웹 태블릿(web tablet), 무선 전화기, 네비게이션, 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant) 등 다양한 전자 기기를 포함할 수 있다.
도 16은 본 발명의 일 예에 따른 반도체 패키지를 적용한 전자 장치의 시스템 블록도이다.
도 16을 참조하면, 상술한 반도체 패키지(100~105)는 전자 장치(1100)에 적용될 수 있다. 상기 전자 장치(1100)는 바디(1110: Body)와, 마이크로 프로세서 유닛(1120: Micro Processor Unit)과, 파워 유닛(1130: Power Unit)과, 기능 유닛(1140: Function Unit)과, 그리고 디스플레이 컨트롤러 유닛(1150: Display Controller Unit)을 포함할 수 있다. 상기 바디(1110)는 내부에 인쇄 회로 기판으로 형성된 세트 보드(Set Board)를 포함할 수 있으며, 마이크로 프로세서 유닛(1120), 파워 유닛(1130), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등이 상기 바디(1110)에 실장될 수 있다.
파워 유닛(1130)은 외부 배터리(미도시) 등으로부터 일정 전압을 공급 받아 이를 요구되는 전압 레벨로 분기하여 마이크로 프로세서 유닛(1120), 기능 유닛(1140), 디스플레이 컨트롤러 유닛(1150) 등으로 공급한다.
마이크로 프로세서 유닛(1120)은 파워 유닛(1130)으로부터 전압을 공급받아 기능 유닛(1140)과 디스플레이 유닛(1160)을 제어할 수 있다. 기능 유닛(1140)은 다양한 전자 시스템(1100)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(1100)가 휴대폰인 경우 기능 유닛(1140)은 다이얼링, 외부 장치(1170: External Apparatus)와의 통신으로 디스플레이 유닛(1160)로의 영상 출력, 스피커로의 음성 출력 등과 같은 휴대폰 기능을 수행할 수 있는 여러 구성요소들을 포함할 수 있으며, 카메라가 함께 형성된 경우 카메라 이미지 프로세서(Camera Image Processor)일 수 있다. 예를 들어, 전자 시스템(1100)가 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(1140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(1140)은 유선 혹은 무선의 통신 유닛(1180; Communication Unit)을 통해 외부 장치(1170)와 신호를 주고 받을 수 있다. 예를 들어, 전자 시스템(1100)가 기능 확장을 위해 유에스비(USB, Universal Serial Bus) 등을 필요로 하는 경우 기능 유닛(1140)은 인터페이스(interface) 컨트롤러일 수 있다. 본 발명의 실시예에 따른 패키지 온 패키지 장치(100~105)는 마이크로 프로세서 유닛(1120)과 기능 유닛(1140) 중 적어도 어느 하나에 쓰일 수 있다.
상술한 반도체 패키지 기술은 전자 시스템에 적용될 수 있다.
도 17은 본 발명의 기술이 적용된 반도체 패키지를 포함하는 전자 장치의 예를 보여주는 블럭도이다.
도 17을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 결합될 수 있다. 상기 버스(1350)는 데이터들이 이동하는 통로라 할 수 있다. 예컨대, 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 동일한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다. 상기 제어기(1310) 및 기억 장치(1330)는 본 발명에 따른 패키지 온 패키지 장치를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device) 등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 휘발성 기억 소자 및/또는 비휘발성 기억 소자를 포함할 수 있다. 또는, 상기 기억 장치(1330)는 플래시 메모리로 형성될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD)로 구성될 수 있다. 이 경우 전자 시스템(1300)은 대용량의 데이터를 상기 기억 장치(1330)에 안정적으로 저장할 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 그리고, 도시되지 않았지만, 상기 전자 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor:CIS), 그리고 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 상세한 설명은 본 발명을 예시하는 것이다. 또한 전술한 내용은 본 발명의 바람직한 실시 형태를 나타내고 설명하는 것에 불과하며, 본 발명은 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 즉, 본 명세서에 개시된 발명의 개념의 범위, 저술한 개시 내용과 균등한 범위 및/또는 당업계의 기술 또는 지식의 범위 내에서 변경 또는 수정이 가능하다. 전술한 실시예들은 본 발명을 실시하는데 있어 최선의 상태를 설명하기 위한 것이며, 본 발명과 같은 다른 발명을 이용하는데 당업계에 알려진 다른 상태로의 실시, 그리고 발명의 구체적인 적용 분야 및 용도에서 요구되는 다양한 변경도 가능하다. 따라서, 이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니다. 또한 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 한다.
1: 하부 패키지 기판
3,7, 34, 36: 패드
11, 13, 26: 하부 솔더 범프
20: 하부 반도체 칩
22: 하부 몰딩막
24: 연결홀
30: 상부 솔더 범프
33: 연결 솔더 범프
32: 상부 패키지 기판
38,40: 상부 반도체 칩
42: 상부 몰딩막
50:하부 반도체 패키지
54: 관통비아
56: 내부 솔더볼
60, 70: 상부 반도체 패키지
85: 밀봉막
85a: 밀봉막 수지 용액
100~105: 패키지 온 패키지 장치

Claims (17)

  1. 하부 패키지 기판, 및 상기 하부 패키지 기판 상에 실장된 하부 반도체 칩을 포함하는 하부 반도체 패키지;
    상기 하부 반도체 패키지 상에 배치되는 상부 패키지 기판, 및 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩을 포함하는 상부 반도체 패키지;
    상기 하부 패키지 기판과 상기 상부 패키지 기판을 연결시키는 연결 솔더 범프; 및
    상기 하부 반도체 패키지 및 상기 상부 반도체 패키지와 접하며 상기 연결 솔더 범프의 측면을 덮는 밀봉막을 포함하며,
  2. 제 1 항에 있어서,
    상기 밀봉막은 에폭시 수지를 포함하며 플럭스 기능을 가지는 패키지 온 패키지 장치.
  3. 제 1 항에 있어서,
    상기 하부 반도체 패키지는 상기 하부 패키지 기판의 상부면과 상기 하부 반도체 칩의 측면을 덮으며 상기 연결 솔더 범프가 배치되는 연결홀(hole)을 포함하는 하부 몰딩막을 더 포함하며,
    상기 연결홀의 측벽은 상기 연결 솔더 범프의 측벽과 이격되며,
    상기 밀봉막은 상기 연결홀을 채우는 패키지 온 패키지 장치.
  4. 제 3 항에 있어서,
    상기 연결홀의 측벽의 표면 거칠기는 상기 하부 몰딩막의 상부면의 표면 거칠기보다 큰 것을 특징으로 하는 패키지 온 패키지 장치.
  5. 제 4 항에 있어서,
    상기 하부 몰딩막의 상부면과 상기 밀봉막 사이에 박리 영역이 존재하는 것을 특징으로 하는 패키지 온 패키지 장치.
  6. 제 1 또는 2 항에 있어서,(미국 출원시 한 개의 항만 선택할 것)
    상기 밀봉막은 연장되어 상기 하부 반도체 패키지와 상기 상부 반도체 패키지 사이를 채우는 것을 특징으로 하는 패키지 온 패키지 장치.
  7. 제 6 항에 있어서,
    상기 밀봉막은 상기 연결 솔더 범프의 측벽과 접하는 제 1 밀봉막; 및
    상기 하부 반도체 칩과 상기 상부 패키지 기판 사이의 공간을 채우는 제 2 밀봉막을 포함하는 것을 특징으로 하는 패키지 온 패키지 장치.
  8. 제 7 항에 있어서,
    상기 제 2 밀봉막은 플럭스 기능을 갖지 않는 것을 특징으로 하는 패키지 온 패키지 장치.
  9. 제 1 항에 있어서,
    상기 하부 반도체 칩은 상기 하부 패키지 기판 상에 플립 칩 본딩 방식으로 실장되는 것을 특징으로 하는 패키지 온 패키지 장치.
  10. 제 1 항에 있어서,
    상기 상부 반도체 칩은 상기 하부 반도체 칩과 다른 것을 특징으로 하는 패키지 온 패키지 장치.
  11. 하부 패키지 기판, 상기 하부 패키지 기판 상에 배치된 하부 반도체 칩, 및 상기 하부 패키지 기판 상에 배치되며 상기 하부 반도체 칩과 이격된 하부 솔더 범프를 포함하는 하부 반도체 패키지를 제조하는 단계;
    상부 패키지 기판, 상기 상부 패키지 기판 상에 배치된 상부 반도체 칩, 및 상기 상부 패키지 기판 하부에 배치되는 상부 솔더 범프를 포함하는 상부 반도체 패키지를 제조하는 단계;
    상기 하부 솔더 범프 및 상기 상부 솔더 범프 중 적어도 하나를 밀봉막 수지 용액으로 도포하는 단계; 및
    상기 하부 솔더 범프와 상기 상부 솔더 범프를 융착시켜 연결 솔더 범프를 형성하며 상기 연결 솔더 범프의 측벽을 덮으며 상기 상부 반도체 패키지 및 상기 하부 반도체 패키지와 접하는 밀봉막을 형성하는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  12. 제 11 항에 있어서,
    상기 하부 반도체 패키지는 상기 하부 패키지 기판의 상부면과 상기 하부 반도체 칩의 측면을 덮으며 상기 하부 솔더 범프를 노출시키는 연결홀(hole)을 포함하는 하부 몰딩막을 더 포함하며,
    상기 연결 솔더 범프와 상기 밀봉막을 형성하는 단계는,
    상기 연결홀 안에 상기 밀봉막 수지 용액을 넣는 단계;
    상기 상부 솔더 범프가 상기 연결홀 안에 배치되도록 상기 상부 반도체 패키지를 상기 하부 반도체 패키지 상에 위치시키는 단계; 및
    상기 상부 솔더 범프와 상기 하부 솔더 범프를 가열시키는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  13. 제 11 항에 있어서,
    상기 밀봉막 수지 용액으로 도포하는 단계는,
    상기 상부 솔더 범프를 상기 밀봉막 수지 용액 안에 담그는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  14. 제 13 항에 있어서,
    상기 하부 반도체 패키지는 상기 하부 패키지 기판의 상부면과 상기 하부 반도체 칩의 측면을 덮으며 상기 하부 솔더 범프를 노출시키는 연결홀(hole)을 포함하는 하부 몰딩막을 더 포함하며,
    상기 연결 솔더 범프와 상기 밀봉막을 형성하는 단계는,
    상기 밀봉막 수지 용액으로 도포된 상기 상부 솔더 범프가 상기 연결홀 안에 배치되도록 상기 상부 반도체 패키지를 상기 하부 반도체 패키지 상에 위치시키는 단계; 및
    상기 상부 솔더 범프와 상기 하부 솔더 범프를 가열시키는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  15. 제 11 항에 있어서,
    상기 밀봉막 수지 용액으로 코팅하는 단계는,
    상기 하부 솔더 범프 상에 상기 밀봉막 수지 용액을 공급하는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
  16. 제 11 항에 있어서,
    상기 밀봉막 수지 용액은 에폭시 수지를 포함하며 플럭스 기능을 가지는 패키지 온 패키지 장치의 제조 방법.
  17. 제 11 항에 있어서,
    상기 밀봉막 수지 용액으로 도포하는 단계는 상기 밀봉막 수지 용액으로 상기 하부 반도체 패키지의 상부 전면 및 상기 상부 반도체 패키지의 하부 전면 중 적어도 하나를 덮는 단계를 포함하는 패키지 온 패키지 장치의 제조 방법.
KR1020120038268A 2012-04-13 2012-04-13 패키지 온 패키지 장치 및 이의 제조 방법 KR101867955B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020120038268A KR101867955B1 (ko) 2012-04-13 2012-04-13 패키지 온 패키지 장치 및 이의 제조 방법
US13/734,393 US8779606B2 (en) 2012-04-13 2013-01-04 Package-on-package electronic devices including sealing layers and related methods of forming the same
DE102013103301.6A DE102013103301B4 (de) 2012-04-13 2013-04-03 Elektronische Gehäuse-auf-Gehäuse-Vorrichtungen mit Abdichtungsschichten und Verfahren zum Herstellen derselben
TW102112261A TWI611524B (zh) 2012-04-13 2013-04-08 包含密封層之堆疊封裝電子元件及其相關製造方法
JP2013081768A JP6173753B2 (ja) 2012-04-13 2013-04-10 密封膜を含むパッケージオンパッケージ電子装置及びその製造方法
US14/288,440 US9245867B2 (en) 2012-04-13 2014-05-28 Package-on-package electronic devices including sealing layers and related methods of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120038268A KR101867955B1 (ko) 2012-04-13 2012-04-13 패키지 온 패키지 장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20130116100A true KR20130116100A (ko) 2013-10-23
KR101867955B1 KR101867955B1 (ko) 2018-06-15

Family

ID=49324339

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120038268A KR101867955B1 (ko) 2012-04-13 2012-04-13 패키지 온 패키지 장치 및 이의 제조 방법

Country Status (4)

Country Link
US (2) US8779606B2 (ko)
JP (1) JP6173753B2 (ko)
KR (1) KR101867955B1 (ko)
TW (1) TWI611524B (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9449947B2 (en) 2014-07-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package for thermal dissipation
US9460987B2 (en) 2013-03-06 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for package-on-package devices and a method of fabricating
US9583420B2 (en) 2015-01-23 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
KR20170073476A (ko) * 2015-12-18 2017-06-28 토와 가부시기가이샤 반도체 장치 및 그 제조 방법
US9831224B2 (en) 2014-03-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in info packages

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171792B2 (en) * 2011-02-28 2015-10-27 Advanced Semiconductor Engineering, Inc. Semiconductor device packages having a side-by-side device arrangement and stacking functionality
US8963311B2 (en) * 2012-09-26 2015-02-24 Apple Inc. PoP structure with electrically insulating material between packages
US9263377B2 (en) * 2012-11-08 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. POP structures with dams encircling air gaps and methods for forming the same
KR20140119522A (ko) * 2013-04-01 2014-10-10 삼성전자주식회사 패키지-온-패키지 구조를 갖는 반도체 패키지
KR20140130920A (ko) * 2013-05-02 2014-11-12 삼성전자주식회사 패키지 온 패키지 장치 및 이의 제조 방법
TWI533421B (zh) * 2013-06-14 2016-05-11 日月光半導體製造股份有限公司 半導體封裝結構及半導體製程
US8883563B1 (en) 2013-07-15 2014-11-11 Invensas Corporation Fabrication of microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation
US9023691B2 (en) 2013-07-15 2015-05-05 Invensas Corporation Microelectronic assemblies with stack terminals coupled by connectors extending through encapsulation
US9034696B2 (en) * 2013-07-15 2015-05-19 Invensas Corporation Microelectronic assemblies having reinforcing collars on connectors extending through encapsulation
US10153180B2 (en) * 2013-10-02 2018-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor bonding structures and methods
FR3011978A1 (fr) * 2013-10-15 2015-04-17 St Microelectronics Grenoble 2 Systeme electronique comprenant des dispositifs electroniques empiles comprenant des puces de circuits integres
KR102229202B1 (ko) * 2013-11-07 2021-03-17 삼성전자주식회사 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법
US9613933B2 (en) * 2014-03-05 2017-04-04 Intel Corporation Package structure to enhance yield of TMI interconnections
US9831206B2 (en) * 2014-03-28 2017-11-28 Intel Corporation LPS solder paste based low cost fine pitch pop interconnect solutions
US9607964B2 (en) * 2014-03-28 2017-03-28 Intel Corporation Method and materials for warpage thermal and interconnect solutions
US9214454B2 (en) 2014-03-31 2015-12-15 Invensas Corporation Batch process fabrication of package-on-package microelectronic assemblies
US9543170B2 (en) * 2014-08-22 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US10319607B2 (en) * 2014-08-22 2019-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with organic interposer
US9337135B2 (en) 2014-10-08 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Pop joint through interposer
KR101619460B1 (ko) * 2014-11-18 2016-05-11 주식회사 프로텍 적층형 반도체 패키지의 제조장치
US9843164B2 (en) 2015-01-27 2017-12-12 TeraDiode, Inc. Solder sealing in high-power laser devices
KR101640341B1 (ko) 2015-02-04 2016-07-15 앰코 테크놀로지 코리아 주식회사 반도체 패키지
US10032704B2 (en) * 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
US9536808B1 (en) * 2015-06-16 2017-01-03 Macronix International Co., Ltd. Photo pattern method to increase via etching rate
US9679873B2 (en) 2015-06-18 2017-06-13 Qualcomm Incorporated Low profile integrated circuit (IC) package comprising a plurality of dies
US10231338B2 (en) 2015-06-24 2019-03-12 Intel Corporation Methods of forming trenches in packages structures and structures formed thereby
KR102457119B1 (ko) * 2015-09-14 2022-10-24 삼성전자주식회사 반도체 패키지의 제조 방법
US9735131B2 (en) 2015-11-10 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-stack package-on-package structures
US9773764B2 (en) * 2015-12-22 2017-09-26 Intel Corporation Solid state device miniaturization
US9842829B2 (en) * 2016-04-29 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Chip package structure and method for forming the same
US9881903B2 (en) * 2016-05-31 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-package structure with epoxy flux residue
US10050024B2 (en) * 2016-06-17 2018-08-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package and manufacturing method of the same
US9991219B2 (en) * 2016-06-23 2018-06-05 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
US10269720B2 (en) * 2016-11-23 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out packaging
TWI723140B (zh) 2016-08-10 2021-04-01 台灣積體電路製造股份有限公司 經封裝裝置以及形成經封裝裝置的方法
WO2018123699A1 (ja) * 2016-12-27 2018-07-05 株式会社村田製作所 高周波モジュール
US9991206B1 (en) * 2017-04-05 2018-06-05 Powertech Technology Inc. Package method including forming electrical paths through a mold layer
KR20180117238A (ko) * 2017-04-18 2018-10-29 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10510709B2 (en) * 2017-04-20 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semicondcutor package and manufacturing method thereof
US10276536B2 (en) 2017-04-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of chip package with fan-out structure
DE102017124076B4 (de) * 2017-06-30 2021-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Integrierte Schaltungs-Packages und Verfahren zu deren Bildung
US10269587B2 (en) 2017-06-30 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming same
US10438930B2 (en) * 2017-06-30 2019-10-08 Intel Corporation Package on package thermal transfer systems and methods
KR20190004964A (ko) * 2017-07-05 2019-01-15 삼성전자주식회사 반도체 패키지
DE102018111445B4 (de) 2017-07-17 2022-08-11 Samsung Electronics Co., Ltd. Verfahren zur Herstellung eines Halbleitergehäuses
KR102086364B1 (ko) * 2018-03-05 2020-03-09 삼성전자주식회사 반도체 패키지
KR102448248B1 (ko) * 2018-05-24 2022-09-27 삼성전자주식회사 Pop형 반도체 패키지 및 그 제조 방법
US11075151B2 (en) * 2018-06-29 2021-07-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package with controllable standoff
US11081369B2 (en) * 2019-02-25 2021-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and manufacturing method thereof
US11063019B2 (en) * 2019-07-17 2021-07-13 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure, chip structure and method of fabricating the same
KR20210011276A (ko) * 2019-07-22 2021-02-01 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR102698698B1 (ko) 2019-08-05 2024-08-27 삼성전자주식회사 반도체 패키지 장치
US11410968B2 (en) * 2019-10-18 2022-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of forming the same
KR20210126228A (ko) 2020-04-10 2021-10-20 삼성전자주식회사 반도체 패키지
KR102400533B1 (ko) * 2020-08-12 2022-05-19 삼성전기주식회사 전자 소자 모듈 및 이의 제조방법
KR20220048532A (ko) 2020-10-12 2022-04-20 삼성전자주식회사 반도체 패키지 및 그 제조방법
CN113035826B (zh) * 2021-02-23 2022-08-19 青岛歌尔智能传感器有限公司 封装模组、封装模组的制作方法及电子设备
US11646255B2 (en) * 2021-03-18 2023-05-09 Taiwan Semiconductor Manufacturing Company Limited Chip package structure including a silicon substrate interposer and methods for forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110069681A (ko) * 2009-12-17 2011-06-23 삼성전자주식회사 반도체 패키지들, 그들의 적층 구조와 그 제조 방법들
KR20110104430A (ko) * 2010-03-16 2011-09-22 히다치 가세고교 가부시끼가이샤 반도체 밀봉 충전용 에폭시 수지 조성물, 반도체 장치, 및 그의 제조 방법
KR20110114980A (ko) * 2010-04-14 2011-10-20 주식회사 하이닉스반도체 스택 패키지
KR20120031697A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6261367B1 (en) * 1999-05-10 2001-07-17 Nordson Corporation Method and apparatus for dispensing liquid material
JP2001244636A (ja) * 2000-03-01 2001-09-07 Ibiden Co Ltd プリント配線板
JP2003198086A (ja) * 2001-12-25 2003-07-11 Fujikura Ltd 回路基板及び積層回路基板並びにそれらの製造方法
US20050048700A1 (en) * 2003-09-02 2005-03-03 Slawomir Rubinsztajn No-flow underfill material having low coefficient of thermal expansion and good solder ball fluxing performance
KR100617071B1 (ko) 2002-12-23 2006-08-30 앰코 테크놀로지 코리아 주식회사 적층형 반도체 패키지 및 그 제조방법
JP2006295119A (ja) * 2005-03-17 2006-10-26 Matsushita Electric Ind Co Ltd 積層型半導体装置
KR20070051165A (ko) 2005-11-14 2007-05-17 삼성전자주식회사 프리 솔더 범프를 갖는 반도체 패키지와, 그를 이용한 적층패키지 및 그의 제조 방법
JP5215605B2 (ja) 2007-07-17 2013-06-19 ラピスセミコンダクタ株式会社 半導体装置の製造方法
JP2009302505A (ja) * 2008-05-15 2009-12-24 Panasonic Corp 半導体装置、および半導体装置の製造方法
US8389328B2 (en) 2008-11-06 2013-03-05 Sumitomo Bakelite Co., Ltd. Method of manufacturing electronic device and electronic device
JP5259383B2 (ja) * 2008-12-26 2013-08-07 ルネサスエレクトロニクス株式会社 半導体装置および半導体システム
US20120046364A1 (en) * 2009-02-10 2012-02-23 Metabasis Therapeutics, Inc. Novel Sulfonic Acid-Containing Thyromimetics, and Methods for Their Use
KR20100095268A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 반도체 패키지 및 그 제조 방법
KR101583354B1 (ko) 2009-06-01 2016-01-07 삼성전자주식회사 반도체 소자 패키지의 형성방법
US8508954B2 (en) * 2009-12-17 2013-08-13 Samsung Electronics Co., Ltd. Systems employing a stacked semiconductor package
US8299595B2 (en) 2010-03-18 2012-10-30 Stats Chippac Ltd. Integrated circuit package system with package stacking and method of manufacture thereof
KR101855294B1 (ko) * 2010-06-10 2018-05-08 삼성전자주식회사 반도체 패키지
US8080445B1 (en) * 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
JPWO2012035972A1 (ja) * 2010-09-17 2014-02-03 住友ベークライト株式会社 半導体パッケージおよび半導体装置
KR101740483B1 (ko) * 2011-05-02 2017-06-08 삼성전자 주식회사 고정 부재 및 할로겐-프리 패키지간 연결부를 포함하는 적층 패키지
JP5547703B2 (ja) * 2011-10-17 2014-07-16 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
KR20130050134A (ko) * 2011-11-07 2013-05-15 삼성전기주식회사 인쇄회로기판 및 그 제조방법
US8658464B2 (en) * 2011-11-16 2014-02-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mold chase design for package-on-package applications

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110069681A (ko) * 2009-12-17 2011-06-23 삼성전자주식회사 반도체 패키지들, 그들의 적층 구조와 그 제조 방법들
KR20110104430A (ko) * 2010-03-16 2011-09-22 히다치 가세고교 가부시끼가이샤 반도체 밀봉 충전용 에폭시 수지 조성물, 반도체 장치, 및 그의 제조 방법
KR20110114980A (ko) * 2010-04-14 2011-10-20 주식회사 하이닉스반도체 스택 패키지
KR20120031697A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 패키지 적층 구조 및 그 제조 방법

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9922903B2 (en) 2013-03-06 2018-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for package-on-package devices and a method of fabricating
US9460987B2 (en) 2013-03-06 2016-10-04 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for package-on-package devices and a method of fabricating
US11037861B2 (en) 2013-03-06 2021-06-15 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for package-on-package devices
US10515875B2 (en) 2013-03-06 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for package-on-package devices
US10269685B2 (en) 2013-03-06 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for package-on-package devices
US9831224B2 (en) 2014-03-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in info packages
US10347612B2 (en) 2014-03-07 2019-07-09 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in InFO package
US10861835B2 (en) 2014-03-07 2020-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Solution for reducing poor contact in InFO package
US10163861B2 (en) 2014-07-01 2018-12-25 Taiwan Semiconductor Manufacturing Company Semiconductor package for thermal dissipation
US9449947B2 (en) 2014-07-01 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package for thermal dissipation
US10811389B2 (en) 2014-07-01 2020-10-20 Taiwan Semiconductor Manufacturing Company Semiconductor package for thermal dissipation
US11594520B2 (en) 2014-07-01 2023-02-28 Taiwan Semiconductor Manufacturing Company Semiconductor package for thermal dissipation
US11804475B2 (en) 2014-07-01 2023-10-31 Taiwan Semiconductor Manufacturing Company Semiconductor package for thermal dissipation
US10103132B2 (en) 2015-01-23 2018-10-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
US9583420B2 (en) 2015-01-23 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufactures
KR20170073476A (ko) * 2015-12-18 2017-06-28 토와 가부시기가이샤 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20140273348A1 (en) 2014-09-18
TW201351578A (zh) 2013-12-16
US9245867B2 (en) 2016-01-26
US20130270685A1 (en) 2013-10-17
TWI611524B (zh) 2018-01-11
JP6173753B2 (ja) 2017-08-02
US8779606B2 (en) 2014-07-15
KR101867955B1 (ko) 2018-06-15
JP2013222966A (ja) 2013-10-28

Similar Documents

Publication Publication Date Title
KR101867955B1 (ko) 패키지 온 패키지 장치 및 이의 제조 방법
US8829686B2 (en) Package-on-package assembly including adhesive containment element
US9349713B2 (en) Semiconductor package stack structure having interposer substrate
KR102161173B1 (ko) 패키지 온 패키지 장치 및 이의 제조 방법
KR20130082298A (ko) 패키지 온 패키지 장치의 제조 방법 및 이에 의해 제조된 장치
KR20140130920A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
KR102243287B1 (ko) 반도체 패키지 및 그 제조 방법
KR101711499B1 (ko) 반도체 패키지 및 그 제조 방법
KR20150049622A (ko) 패키지 온 패키지 장치
US8178960B2 (en) Stacked semiconductor package and method of manufacturing thereof
US20130241044A1 (en) Semiconductor package having protective layer and method of forming the same
KR20150088371A (ko) 패키지 온 패키지 장치 및 이의 제조 방법
KR20150033133A (ko) 반도체 패키지 및 이의 제조 방법
KR20100095268A (ko) 반도체 패키지 및 그 제조 방법
KR101902996B1 (ko) 반도체 패키지 및 이의 제조 방법
US20140151863A1 (en) Semiconductor packages and methods of fabricating the same
KR20150070749A (ko) 반도체 패키지 및 이의 제조 방법
US8184449B2 (en) Electronic device having stack-type semiconductor package and method of forming the same
US20140346667A1 (en) Semiconductor package and method of fabricating the same
KR20140148179A (ko) 반도체 패키지 장치 및 이의 제조 방법
KR101963883B1 (ko) 반도체 패키지 및 이의 제조 방법
US9171819B2 (en) Semiconductor package
US20130292833A1 (en) Semiconductor device and method of fabricating the same
KR20150053128A (ko) 반도체 패키지 및 이의 제조 방법
US20140124910A1 (en) Semiconductor package and method of forming the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right