DE102018111445B4 - Verfahren zur Herstellung eines Halbleitergehäuses - Google Patents

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    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Abstract

Verfahren zur Herstellung eines Halbleitergehäuses umfassend:Anbringen einer Vielzahl erster leitfähiger Höcker (17) an entsprechenden ersten leitfähigen Pads (14b), die auf einer oberen Oberfläche eines ersten Substrats bereitgestellt sind;Bereitstellen eines Zwischenelements (IP) mit einer Vielzahl zweiter leitfähiger Höcker (57), die an entsprechenden zweiten leitfähigen Pads (52) auf einer unteren Oberfläche des Zwischenelements angefügt sind;Flip-Chip-Montieren eines ersten Halbleiterchips an das erste Substrat (10) und elektrisches Verbinden des ersten Halbleiterchips mit dritten leitfähigen Pads, die auf einer oberen Oberfläche des ersten Substrats bereitgestellt sind;Ausbilden einer isolierenden Gussschicht (18) auf der oberen Oberfläche des ersten Substrats, um die ersten leitfähigen Höcker zu bedecken und zu umschließen, wobei sich die isolierende Gussschicht entlang von Seitenwänden des ersten Halbleiterchips erstreckt und eine obere Oberfläche aufweist, die mindestens so hoch ist, wie eine obere Oberfläche des ersten Halbleiterchips;Ätzen der Gussschicht, um eine Ausnehmung (18r1) in der Gussschicht zu erzeugen, um sich nach oben erstreckende Vorsprünge (18p1 und/oder 18p2) zu definieren, die auf der geätzten Gussschicht angeordnet sind und um die ersten leitfähigen Höcker freizulegen;Anordnen des Zwischenelements (IP) auf dem ersten Substrat, sodass jede der Vielzahl zweiter leitfähiger Höcker (57) auf der Bodenoberfläche des Zwischenelements mit einem entsprechenden einer Vielzahl erster leitfähiger Höcker (17) in Kontakt stehen, um eine Vielzahl sich kontaktierender Paare erster leitfähiger Höcker (17) und zweiter leitfähiger Höcker (57) zu bilden, und so dass die Bodenoberfläche des Zwischenelements (IP) mit den oberen Oberflächen der Vorsprünge (18p1 und/oder 18p2) in Kontakt steht;Durchführen eines Reflowprozesses, um jedes der kontaktierenden Paare der ersten leitfähigen Höcker (17) und der zweiten leitfähigen Höcker (57) zu vereinen, um eine Vielzahl leitfähiger Verbindungselemente (59) zu bilden, wobei jedes leitfähige Verbindungselement (59) sich zwischen einem entsprechenden ersten leitfähigen Pad (14b) auf der oberen Oberfläche des ersten Substrats und einem entsprechenden zweiten leitfähigen Pad (52) auf der Bodenoberfläche des Zwischenelements erstreckt;Einfließenlassen eines Unterfüllharzes (20) in einen Raum zwischen dem Zwischenelement und dem ersten Substrat, um die leitfähigen Verbindungselemente zu umgeben und einzuschließen; undZerteilen des ersten Substrats, um die Halbleitergehäuse zu bilden, wobei das Halbleitergehäuse den ersten Halbleiterchip und wenigstens Teile der Vorsprünge enthält, die in Kontakt mit dem Zwischenelement stehen.

Description

  • Technischer Hintergrund
  • Mit der Entwicklung der Elektronikindustrie benötigen Elektronikprodukte immer höhere Leistung, höhere Geschwindigkeit und geringere Größe. Um diesem Trend gerecht werden zu können wurde eine Vielzahl an Stapelmethoden, wie beispielsweise das Stapeln einer Vielzahl an Halbleiterchips in einem einzelnen Substrat oder das Stapeln eines Gehäuses auf einem anderen Gehäuse entwickelt. Eine Struktur bei der Gehäuse übereinander gestapelt werden, wird als Package-on-Package (POP-Gehäuse-auf-Gehäuse) bezeichnet. Es gibt auch eine Zwischenstück-POP-Struktur, bei der ein Zwischenstück auf einem Gehäuse befestigt ist.
  • Gemäß der US 2014 / 0 117 506 A1 umfasst eine Halbleitervorrichtung ein erstes Halbleitergehäuse mit einem ersten Formteil, ein zweites Halbleitergehäuse mit einem zweiten Formteil, ein Verbindungsmuster, das konfiguriert ist, um das erste und das zweite Halbleitergehäuse elektrisch miteinander zu verbinden, und ein Formmuster zwischen dem ersten und dem zweiten Halbleiterpaket. Das Formmuster erstreckt sich, um mindestens einen Abschnitt einer Seitenwand nur des zweiten Halbleitergehäuses zu bedecken.
  • Die US 2013 / 0 270 685 A1 beschreibt eine elektronische Package-on-Package(POP)-Vorrichtung, welche erste und zweite Verpackungssubstrate, eine Lötverbindung, die eine elektrische und mechanische Kopplung zwischen den ersten und zweiten Verpackungssubstraten bereitstellt, und erste und zweite Dichtungsschichten zwischen den ersten und zweiten Verpackungssubstraten umfassen kann. Die erste und die zweite Versiegelungsschicht können jeweils eine erste und eine zweite Epoxidversiegelungsschicht sein. Darüber hinaus kann die zweite Epoxid-Versiegelungsschicht ein Lötflussmittel umfassen, und die erste Epoxid-Versiegelungsschicht kann eine niedrigere Konzentration des Lötflussmittels aufweisen als die zweite Epoxid-Versiegelungsschicht.
  • Zusammenfassung
  • Folgende beschriebene Ausführungsformen beziehen sich auf Halbleitergehäuse und Verfahren zum Herstellen eines Halbleitergehäuses. Gemäß einiger beispielhafter Ausführungsformen enthält ein Verfahren zum Herstellen eines Halbleitergehäuses das Anbringen einer Vielzahl leitfähiger Höcker auf erste leitfähige Pads auf einer oberen Oberfläche eines ersten Substrats; Bereitstellen eines Zwischenstücks mit einer Vielzahl zweiter leitfähiger Höcker, die an entsprechenden zweiten leitfähigen Pads auf einer unteren Oberfläche des Zwischenstücks angebracht sind; Flip-Chip-Befestigen eines ersten Halbleiterchips auf dem ersten Substrat, umfassend das elektrische Verbinden des ersten Halbleiterchips mit dritten leitfähigen Pads auf der oberen Oberfläche des ersten Substrats; Ausbilden isolierenden Gussschicht auf der oberen Oberfläche des ersten Substrats, wobei sich die isolierende Gussschicht entlang der Seitenwände des ersten Halbleiterchips erstreckt und eine obere Oberfläche aufweist, die mindestens so hoch ist wie eine obere Oberfläche des ersten Halbleiterchips, und wobei die isolierende Gussschicht eine Ausnehmung in ihrer oberen Oberfläche aufweist, wobei die Seiten der Ausnehmung Seiten von sich nach oben erstreckenden Vorsprüngen der Gussschicht entsprechen, und wobei die ersten leitfähigen Höcker in Bezug auf die isolierende Gussschicht an einer Bodenoberfläche der Ausnehmung freiliegen; Anordnen des Zwischenstücks auf dem ersten Substrat, sodass jeder der Vielzahl zweiter leitfähiger Höcker auf der Bodenoberfläche des Zwischenstücks mit einem entsprechenden der Vielzahl erster leitfähiger Höcker in Kontakt sind, um eine Vielzahl an Kontaktpaaren der ersten leitfähigen Höcker und der zweiten leitfähigen Höcker zu bilden, und sodass die Bodenoberfläche des Zwischenstücks mit oberen Oberflächen der Vorsprünge in Kontakt stehen; Durchführen eines Reflow (Rückfluss) Prozesses um jedes der Kontaktpaare der ersten leitfähigen Höcker und der zweiten leitfähigen Höcker zu verschmelzen, um eine Vielzahl leitfähiger Verbindungselemente zu bilden, wobei jedes der leitfähigen Verbindungselemente sich zwischen einem entsprechenden ersten leitfähigen Pad auf der oberen Oberfläche des ersten Substrats und einem entsprechenden zweiten leitfähigen Pad auf der Bodenoberfläche des Zwischenstücks erstrecken; einfließen lassen eines Unterfüllharzes in einen Raum zwischen dem Zwischenstück und dem ersten Substrat um die leitfähigen Verbindungselemente zu umgeben und einzuschließen; und Schneiden des ersten Substrats um das Halbleitergehäuse auszubilden, wobei das Halbleitergehäuse den ersten Halbleiterchip und wenigstens Teile der Vorsprünge, die mit dem Zwischenstück in Kontakt sind, enthält.
  • In einigen Beispielen kann die isolierende Gussschicht auf der oberen Oberfläche des ersten Substrats ausgebildet sein, um die ersten leitfähigen Höcker zu bedecken und zu umgeben, und dann kann die Gussschicht geätzt werden, um die Ausnehmung in der Gussschicht zu bilden, um sich nach oben erstreckende Vorsprünge auszubilden und um die ersten leitfähigen Höcker freizulegen.
  • Gemäß einiger Beispiele enthält ein Halbleitergehäuse ein Gehäusesubstrat mit ersten leitfähigen Pads und dritten leitfähigen Pads auf einer oberen Oberfläche davon; ein Zwischenstück mit zweiten leitfähigen Pads auf einer Bodenoberfläche davon; einen ersten Halbleiterchip der Flip-Chip-artig auf der oberen Oberfläche des ersten Substrats montiert ist, wobei der erste Halbleiterchip elektrisch mit den dritten leitfähigen Pads auf der oberen Oberfläche des ersten Substrats verbunden ist, eine isolierende Gussschicht die sich zwischen der oberen Oberfläche des ersten Substrats und der Bodenoberfläche des Zwischenstücks erstreckt, wobei die isolierende Gussschicht Abschnitte enthält die sich entlang von Seitenwänden des ersten Halbleiterchips erstrecken und eine obere Oberfläche aufweist, die wenigstens so hoch ist wie eine obere Oberfläche des ersten Halbleiterchips, wobei die isolierende Gussschicht eine Ausnehmung enthält, um sich nach oben erstreckende Vorsprünge in der Gussschicht zu definieren, wobei die sich nach oben erstreckenden Vorsprünge in Kontakt mit der Bodenoberfläche des Zwischenstücks stehen, und die isolierende Gussschicht eine Vielzahl an Löchern in einer Bodenoberfläche der Ausnehmung aufweist; eine Vielzahl leitfähiger Verbindungselemente, wobei sich jedes leitfähige Verbindungselement zwischen einem entsprechenden ersten leitfähigen Pad auf der oberen Oberfläche des ersten Substrats und einem entsprechenden zweiten leitfähigen Pad auf der Bodenoberfläche des Zwischenstücks erstreckt und diese elektrisch verbindet, und jedes leitfähige Verbindungselement in einem entsprechenden Loch angeordnet ist; und ein Unterfüllharz, das die Ausnehmung zwischen dem Zwischenstück und dem ersten Substrat auffüllt und die leitfähigen Verbindungselemente umgibt.
  • Die Vorsprünge sind ausgebildet um einen Abstand aufzuweisen, der Abständen der zweiten leitfähigen Höcker auf der Bodenoberfläche des Zwischenstücks entspricht, um das Zwischenstück zu führen, wenn das Zwischenstück mit dem Gehäusesubstrat verbunden wird. Leitfähige Verbindungselemente können genauso positioniert sein, um mit den Abständen der Vorsprünge zu korrelieren. Weitere Verbesserungen lassen sich durch die folgende detaillierte Beschreibung verstehen.
  • Figurenliste
    • 1 zeigt eine Draufsicht eines Halbleitergehäuses gemäß einer beispielhaften Ausführungsform des vorliegenden erfindungsgemäßen Konzepts.
    • 2 zeigt eine Querschnittsansicht entlang der Linie I-I' aus 1.
    • 3 zeigt eine Querschnittsansicht entlang einer Linie II-II' aus 1.
    • 4 zeigt eine perspektivische Ansicht des Halbleitergehäuses aus den 1 bis 3.
    • 5 zeigt eine perspektivische Teilansicht aus 4.
    • 6 zeigt eine Querschnittsansicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte.
    • 7 und 8 zeigen vergrößerte Ansichten die entsprechend die Abschnitte P1 und P2 aus 6 darstellen
    • 9 bis 12, 13A, 13B, 14 und 15 zeigen Querschnittsansichten eines Verfahrens zum Herstellen eines Halbleitergehäuses aus den 1 bis 5.
    • 16 zeigt eine Draufsicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte.
    • 17 zeigt eine perspektivische Ansicht eines Halbleitergehäuses mit der Draufsicht aus 16.
    • 18 zeigt eine Draufsicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte.
    • 19 zeigt eine Querschnittsansicht entlang der Linie III-III' aus 18.
    • 20 zeigt eine Draufsicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte.
    • 21 zeigt eine Draufsicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte.
    • 22 zeigt eine Querschnittsansicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte.
  • Detaillierte Beschreibung der Ausführungsformen
  • Im Folgenden werden beispielhafte Ausführungsformen der erfindungsgemäßen Konzepte in Verbindung mit begleitenden Figuren, die zum klaren Verständnis der vorliegenden erfindungsgemäßen Konzepte beitragen sollen, im Detail beschrieben. Es ist klar, dass Ordnungszahlen wie „erster“, „zweiter“, „dritter“ usw. typischerweise einfach verwendet werden um bestimmte Elemente, Schritte usw. zu kennzeichnen um diese Elemente, Schritte usw. von anderen zu unterscheiden. Ausdrücke, die nicht mit „erster“, „zweiter“, usw. in der Beschreibung beschrieben sind, können in den Patentansprüchen trotzdem als „erster“ oder „zweiter“ bezeichnet werden. Außerdem kann ein Ausdruck der mit einer speziellen Ordnungszahl (z. B. „erster“ in einem speziellen Patentanspruch) bezeichnet ist, anderswo mit einer anderen Ordnungszahl (z. B. „zweiter“ in der Beschreibung oder in einem anderen Anspruch) bezeichnet werden. Räumlich relative Ausdrücke, wie beispielsweise „unterhalb“, „darunter“, „niedriger“, „über“, „oberhalb“ und ähnliche können zur Vereinfachung der Beschreibung verwendet werden, um Positionsbeziehungen wie in den Figuren dargestellt usw. zu bezeichnen. Es ist klar, dass räumlich relative Ausdrücke verschiedene Ausrichtungen der Vorrichtungen zusätzlich zu der Ausrichtung in den Figuren umfasst.
  • 1 zeigt eine Draufsicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte. 2 zeigt eine Querschnittsansicht entlang der Linie I-I' als 1. 3 zeigt eine Querschnittsansicht entlang der Linie II-II' aus 1. 4 zeigt eine perspektivische Ansicht eines Halbleitergehäuses der 1 bis 3. 5 zeigt eine perspektivische Teilansicht aus 4. Insbesondere zeigt 5 eine dreidimensionale Struktur einer Gussschicht 18. Räumlich relative Ausdrücke wie beispielsweise „unterhalb“, „unter“, „niedriger“, „über“, „oberhalb“ und ähnliches können zur Vereinfachung der Beschreibung verwendet werden, um Positionsbeziehungen wie in den Figuren dargestellt zu beschreiben. Es ist klar, dass räumlich relative Ausdrücke verschiedene Ausrichtungen der Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung enthalten.
  • Bezugnehmend auf die 1 bis 5 weist ein Halbleitergehäuse 100 gemäß beispielhafter Ausführungsformen der vorliegenden erfindungsgemäßen Konzepte eine Struktur auf, bei der ein Zwischenstück IP auf einem unteren Gehäuse LP gestapelt ist. Das untere Gehäuse LP kann ein erstes Substrat 10 und einen Halbleiterchip 30 enthalten, der auf dem ersten Substrat 10 befestigt ist. Das erste Substrat 10 kann einen Substratkern 10a enthalten, der beispielsweise aus einer Vielzahl aus verschiedenen Schichten eines isolierenden Materials wie beispielsweise Epoxyharz oder Polyimid und einer Vielzahl an Verdrahtungsschichten dazwischen um elektrische Verbindungen zwischen dem Halbleiterchip 30 und zu dem Halbleitergehäuse 100 externen Vorrichtungen bereitzustellen, ausgebildet sein. Das erste Substrat 10 kann erste untere leitfähige Pads 12 enthalten. Das erste Substrat 10 enthält an seiner Bodenoberfläche eine erste untere Isolationsschicht 11a. Das erste Substrat 10 kann auf seiner oberen Oberfläche erste obere leitfähige Pads 14a und zweite obere leitfähige Pads 14b enthalten, die voneinander beanstanden sind. Die obere Oberfläche des ersten Substrats 10 kann eine erste obere Isolationsschicht 11b enthalten. Obwohl nicht dargestellt, können die Verdrahtungsschichten auf dem Substratkern 10a und leitfähige Vias (Durchkontakte) benachbarte Verdrahtungsschichten des Substratkerns 10a verbinden und Schaltkreisverbindungsleitungen bilden, die die ersten unteren leitfähigen Pads 12, die ersten oberen leitfähigen Pads 14a und die zweiten oberen leitfähigen Pads 14b elektrisch miteinander verbinden. Die ersten unteren leitfähigen Pads 12 können mit externen Anschlüssen 22 wie beispielsweise Lötkugeln daran befestigt sein. Die externen Anschlüsse 22 können eines oder mehreren von Zinn (Sn), Blei (Pb), Nickel (Ni), Gold (Au), Silber (Ag), Kupfer (Cu), und Wismut (Bi) enthalten.
  • Der Halbleiterchip 30 kann Flip-Chip-artig mit den ersten oberen leitfähigen Pads 14a unter Verwendung der internen Anschlüsse 53 (z. B. leitfähige Höcker wie beispielsweise Kugeln oder Anschlüsse), die mit Chip-Pads (nicht dargestellt) des Halbleiterchips 30 verbunden sind, gebonded werden. Die internen Anschlüsse 53 können eines oder mehrere von Zinn (Sn), Blei (Pb), Nickel (Ni), Gold (Au), Silber (Ag), Kupfer (Cu), und Wismut (Bi) enthalten. Das erste Substrat 10 kann mit einer Gussschicht 18 bedeckt sein. Die Gussschicht 18 kann beispielsweise aus Epoxy-basiertem Material bestehen. Die Gussschicht 18 kann Räume zwischen den internen Anschlüssen 53 und zwischen dem Halbleiterchip 30 und der ersten oberen Isolationsschicht 11b füllen. Die Gussschicht 18 kann einen Hauptabschnitt 18m, der das erste Substrat 10 bedeckt, enthalten, und außerdem erste, zweite und dritte Vorsprünge 18p1, 18p2 und 18p3 enthalten, die von dem Hauptsegment 18m hervorstehen. Wenigstens die zweiten und dritten Vorsprünge 18p2 und 18p3 können mit dem Zwischenstück IP in Kontakt stehen. Es ist klar, dass wenn ein Element als „verbunden mit“ oder „gekoppelt mit“ oder „auf“ einem anderen Element bezeichnet wird, es direkt verbunden oder gekoppelt oder auf dem anderen Element sein kann oder Zwischenelemente vorhanden sein können. Im Gegensatz dazu, falls ein Element als „kontaktieren“ oder „in Kontakt mit“ einem anderen Element (oder als „direkt verbunden mit“ oder „direkt gekoppelt“ mit einem anderen Element) bezeichnet ist, keine Zwischenelemente vorhanden sein können. Die ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 können ihre oberen Oberflächen auf gleicher Höhe haben. Außerdem können die oberen Oberflächen der ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 dieselbe Höhe wie die obere Oberfläche des Halbleiterchips 30 aufweisen. Es ist klar, dass die Ausdrücke „gleich“, „gleichwertig“, „eben“, oder „koplanar“ eine nahe Identität inklusive von Abweichungen die auftreten können, beispielsweise durch den Herstellungsprozess, umfassen. Der verwendete Ausdruck „im Wesentlichen“ betont diese Bedeutung so lange der Zusammenhang oder andere Bemerkungen nichts anderes andeuten. Die oberen Oberflächen der ersten bis dritten Vorsprünge 18p1, 18p2, und 18p3 können über eine obere Oberfläche des Hauptabschnitts 18m hervorstehen. Seitenflächen der ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 und die obere Oberfläche des Hauptabschnitts 18m können eine innere Oberfläche des Ausnehmungsgebiets bilden. Beispielsweise kann die Gussschicht 18 eine gestufte Oberfläche aufweisen, die durch die obere und Seitenoberflächen der ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 und die obere Oberfläche des Hauptabschnitts 18m verursacht ist.
  • Der erste Vorsprung 18p1 kann mit einer oberen Seitenoberfläche des Halbleiterchips 30 in Kontakt stehen und kann den Halbleiterchip 30 umgeben. Die zweiten Vorsprünge 18p2 können jeweils eine „L“-Form aufweisen, wenn man sie in Draufsicht betrachtet. Jeder der zweiten Vorsprünge 18p2 kann auf oder benachbart zu einer Ecke des ersten Substrats 10 angeordnet sein. Die dritten Vorsprünge 18p3 können jeweils säulenförmig ausgebildet sein. Die dritten Vorsprünge 18p3 können jeweils benachbart zu einem Mittelteil einer Seitenwand des ersten Substrats 10 angeordnet sein.
  • Eine Vielzahl an Löchern 18h kann auf einem Hauptabschnitt 18m ausgebildet sein. Die Löcher 18h können die zweiten oberen leitfähigen Pads 14b freilegen. Die Löcher 18h können dazwischen mit einem Lochtrenner 18f, der sich aus einem Teil des Hauptabschnitts 18m ergibt, versehen sein. Der Lochtrenner 18f kann aus Teilen der Gussschicht 18 gebildet sein. Die Löcher 18h können jeweils darin mit einem Verbindungselement 59, das das erste Substrat 10 und das Zwischenstück IP miteinander verbindet, bereitgestellt sein. Das Verbindungselement 59 ist elektrisch leitfähig und kann eines oder mehrere von Zinn (Sn), Blei (Pb), Nickel (Ni), Gold (Au), Silber (Ag), Kupfer (Cu), und Wismut (Bi) enthalten.
  • Das Zwischenstück IP kann ein zweites Substrat 50 enthalten. Das zweite Substrat 50 kann beispielsweise ein isolierendes Material wie Epoxyharz oder Polyimid enthalten. Das zweite Substrat 50 kann auf seiner Bodenoberfläche mit zweiten unteren leitfähigen Pads 52 in Kontakt mit den Verbindungselementen 59 versehen sein. Das zweite Substrat 50 kann auf seiner oberen Oberfläche mit dritten oberen leitfähigen Pads 54 versehen sein. Die Bodenoberfläche des zweiten Substrats 50 kann mit einer zweiten unteren Isolationsschicht 51a bedeckt sein. Die obere Oberfläche des zweiten Substrats 50 kann mit einer zweiten oberen Isolationsschicht 51b bedeckt sein. Das Zwischenstück IP kann eine Struktur ähnlich zu dem Substrat 10 aufweisen. Beispielsweise kann das zweite Substrat 50 darin mit Schaltkreisverbindungsleitungen (zwischen benachbarten isolierenden Schichten (z. B. Polyimidschichten) des Zwischenstücks IP und Vias (Durchkontaktierungen), die eine Vielzahl an Drähten (oder Verdrahtung) bilden, die elektrisch entsprechende Paare zweiter unterer leitfähiger Pads 52 und dritter oberer leitfähiger Pads 54 miteinander verbinden versehen sein. Die Isolationsschichten 11a, 11b, 51a und 51b können aus Polyimid gebildet sein.
  • Eine Unterfüllharzschicht 20 kann einen Raum zwischen der zweiten unteren Isolationsschicht 51a und der oberen Oberfläche des Hauptabschnitts 18m der Gussschicht 18 auffüllen. Die Unterfüllharzschicht 20 kann aus einem Epoxy-basierten Material gebildet sein. Die Unterfüllharzschicht 20 kann auch einen Raum zwischen dem Verbindungselement 59 und einer inneren Seitenwand des Lochs 18h füllen. Die Unterfüllharzschicht 20 kann außerdem einen Raum zwischen den Verbindungselementen 59 auffüllen. Die Unterfüllharzschicht 20 kann sogar einen Raum zwischen dem Verbindungselement 59 und jedem der zweiten und dritten Vorsprünge 18p2 und 18p3 auffüllen. Die ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 können als Unterstützung zum Unterstützen des Zwischenstücks IP dienen. Der erste Vorsprung 18p1 kann eine Seitenoberfläche des Halbleiterchips 30 umgeben, um die Seitenoberfläche des Halbleiterchips 30 bei der Herstellung des Halbleitergehäuses 100 zu schützen. Die zweiten Vorsprünge 18p2 können an die Verbindungselemente 59, die an oder benachbart zu den Ecken des ersten Substrats 10 angeordnet sind angeordnet sind, angrenzen, um hierdurch zu vermeiden, dass das Zwischenstück IP in erste und zweite Richtungen D1 und D2 senkrecht zueinander abgleitet, wenn das Halbleitergehäuse 100 hergestellt wird, wodurch das Halbleitergehäuse 100 eine verbesserte Zuverlässigkeit erhält. Die dritten Vorsprünge 18p3 können benachbart zu den Seitenwänden des ersten Substrats 10 die jeweils in der zweiten Richtung D2 gegenüber voneinander angeordnet sind, eingerichtet sein, um dadurch zu vermeiden, dass das Zwischenstück IP in der zweiten Richtung D2 abgleitet, wenn das Halbleitergehäuse 100 hergestellt wird, wodurch die Zuverlässigkeit des Halbeitergehäuses 100 verbessert wird.
  • 6 zeigt eine Querschnittsansicht die ein Halbleitergehäuse gemäß beispielhafter Ausführungsformen des vorliegenden erfindungsgemäßen Konzepts darstellt. 7 und 8 zeigen vergrößerte Ansichten, die jeweils die Abschnitte P1 und P2 aus 6 darstellen. Das Zwischenstück IP kann mit dem Halbleiterchip 30 und dem ersten Vorsprung 18p1 ohne Wölbung in Kontakt stehen, wie in den 2 und 3 dargestellt. Im Gegensatz dazu kann das Zwischenstück IP wie in 6 bis 8 dargestellt, leicht gebogen sein. In solch einer Konfiguration kann die Unterfüllharzschicht 20 zwischen dem ersten Vorsprung 18p1 und dem Zwischenstück IP und zwischen dem Halbleiterchip 30 und dem Zwischenstück IP (z. B. bei einem erhöhten Abschnitt des Zwischenstücks IP über dem Halbleiterchip 30 wegen der Wölbung des Zwischenstücks IP) angeordnet sein. Die Unterfüllharzschicht 20 kann eine erste Dicke D1 von etwa 10 µm oder weniger zwischen dem Halbleiterchip 30 und dem Zwischenstück IP aufweisen. Beispielsweise kann die erste Dicke D1 in einem Bereich von 5 µm bis 10 µm liegen.
  • Die Gussschicht 18 kann abhängig von der Lage eine unterschiedliche Oberflächenrauigkeit aufweisen. Im Detail können die ersten bis dritten Vorsprünge 18p1, 18p2, 18p3 obere Oberflächen 18plu, 18p2u und 18p3u aufweisen, von denen jede eine Oberflächenrauigkeit aufweist, die kleiner ist als die anderen Abschnitte der Gussschicht 18. Beispielsweise können die oberen Oberflächen 18p1u, 18p2u und 18p3u der ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 jeweils eine Oberflächenrauigkeit aufweisen, die kleiner ist als die der Seitenwände 18pls, 18p2s und 18p3s der ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3. Außerdem können die oberen Oberfläche 18p1u, 18p2u und 18p3u der ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 jeweils eine Oberflächenrauigkeit aufweisen, die kleiner ist als die der oberen Oberfläche 18mu des Hauptabschnitts 18m, der Seitenwand 18ms des Hauptabschnitts 18m, der oberen Oberfläche 18fu des Lochtrenners 18f, und der Seitenwand 18fs des Lochtrenners 18f. Im Gegensatz dazu kann die Gussschicht 18 eine identische oder ähnliche Oberflächenrauigkeit auf den von den oberen Oberflächen 18plu, 18p2u und 18p3u der ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 verschiedenen Abschnitte aufweisen. Beispielsweise können die Seitenwände 18pls, 18p2s und 18p3s der ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3, auf der oberen Oberfläche 18mu des Hauptabschnitts 18m, auf der Seitenwand 18ms des Hauptabschnitts 18m, auf der oberen Oberfläche 18fu des Lochtrenners18f, und auf der Seitenwand 18fs des Lochtrenners 18f eine identische oder gleiche Oberflächenrauigkeit aufweisen.
  • Alternativ dazu kann die Gussschicht 18 unabhängig von der Position eine identische oder ähnliche Oberflächenrauigkeit aufweisen.
  • Die innere Seitenwand des Lochs 18h kann entweder durch die Seitenwand 18fs des Lochtrenners 18f oder durch die Seitenwand 18fs des Lochtrenners 18f und in die Seitenwand 18ms des Hauptabschnitts 18m gebildet werden. Die Seitenwand 18ms des Hauptabschnitts 18m kann koplanar mit einer der Seitenwände 18p1s, 18p2s und 18p3s der ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 sein.
  • Obwohl nicht dargestellt, kann das Halbleitergehäuse 100 ein thermisches Schnittstellenmaterial zwischen dem Halbleiterchip 30 und dem Zwischenstück IP aufweisen. Bei dieser Konfiguration können die oberen Oberflächen 18plu, 18p2u und 18p3u der ersten, zweiten und dritten Vorsprünge 18p1, 18p2 und 18p3 koplanar sein und die gleiche Höhe aufweisen, wie die obere Oberfläche des thermischen Schnittstellenmaterials. In einigen Ausführungsformen kann das thermische Schnittstellenmaterial außerdem zwischen dem ersten Vorsprung 18p1 und dem Zwischenstück IP liegen. In diesem Fall kann eine obere Oberfläche der Unterfüllharzschicht 20 die gleiche Höhe aufweisen, wie die obere Oberfläche des thermischen Schnittstellenmaterials. Das thermische Schnittstellenmaterial kann beispielsweise ein Silizium-basiertes Material mit einer höheren Wärmeleitfähigkeit wie die Unterfüllharzschicht 20 und die Gussschicht 18 aufweisen.
  • Weiter unten wird ein Verfahren zum Herstellen eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte beschrieben.
  • Die 9 bis 12, 13A, 13B, 14 und 15 zeigen Querschnittsansichten eines Verfahrens zum Herstellen eines Halbleitergehäuses der 1 bis 5 gemäß beispielhafter Ausführungsformen.
  • Bezugnehmend auf 9 kann ein erstes Substrat 10 vorbereitet werden, um eine Vielzahl an Chipgebieten (siehe Gebiet A in 15) zu enthalten. Obwohl nur zwei Chips in zwei Chipgebieten in den Figuren gezeigt sind, können zusätzliche Chipgebiete ausgebildet werden. Außerdem können die Chipgebiete in einer zweidimensionalen Matrix (z. B. ausgebreitet in Reihen- und Spaltenrichtungen, gesehen von einer von oben nach unten gerichteten Perspektive) und können mehrerer Chips pro Gebiet enthalten (z. B. in horizontaler Richtung benachbart zueinander). Interne Anschlüsse 53 wie beispielsweise Lötkugeln können verwendet werden, um Halbleiterchips 30 auf Flip-Chip-Art auf ersten oberen leitfähigen Pads 14a des ersten Substrats 10 zu befestigen. In einigen Ausführungsformen können Halbleitervorrichtungen in der Form von Halbleitergehäuse (z. B. einen Stapel an Halbleiterchips enthalten) anstelle von jedem Halbleiterchip 30 befestigt sein. Erste leitfähige Höcker 17, wie Lötkugeln oder Säulen können mit zweiten oberen leitfähigen Pads 14b des ersten Substrats 10 verbunden sein. Die ersten leitfähigen Höcker 17 können mit einer Höhe des oberen Endes ausgebildet sein, die geringer ist als die oberen Oberflächen des Halbleiterchips 30. Die internen Anschlüsse 53 und die ersten leitfähigen Höcker 17 können alle ausgebildet sein, sodass sie eines oder mehrere von Zinn (Sn), Blei (Pb), Nickel (Ni), Gold (Au), Silber (Ag), Kupfer (Cu) und Wismut (Bi) enthalten. Ein Gussrahmen (nicht dargestellt) kann das erste Substrat 10 aufnehmen, auf dem die Halbleiterchips 30 und die ersten leitfähigen Höcker 17 gebonded sind. Eine fließbare Harzlösung kann in den Gussrahmen (nicht dargestellt) eingefüllt und dann ausgehärtet (und gehärtet) werden, um eine Gussschicht 18 zu bilden. In diesem Schritt kann eine obere Oberfläche des Halbleiterchips 30 in Kontakt mit dem Gussrahmen stehen und die Gussschicht 18 kann daher ausgebildet werden, um das erste Substrat 10 und die Seitenoberflächen des Halbleiterchips 30 zu bedecken, während die obere Oberfläche des Halbleiterchips 30 frei bleibt. Die obere Oberfläche der Gussschicht 18 kann glatt und koplanar mit der oberen Oberfläche des Halbleiterchips 30 sein.
  • Bezugnehmend auf 10 kann das erste Substrat 10 aus dem Gussrahmen entnommen werden. Ein Laser kann verwendet werden, um Teile der Gussschicht 18 zu entfernen, um die ersten, zweiten und dritten Vorsprünge 18p1, 18p2, und 18p3 (wie in Bezug auf 5 beschrieben) und einem Chiptrennvorsprung 18i gleichzeitig auszubilden mit dem Ausbilden einer Vielzahl erster und zweiter Ausnehmungsgebiete 18r1 und 18r2 auf einem oberen Abschnitt der Gussschicht 18. Obere Oberflächen der ersten, zweiten und dritten Vorsprünge 18p1, 18p2 und 18p3 können koplanar mit der oberen Oberfläche des Halbleiterchips 30 sein. Die ersten Ausnehmungsgebiete 18r1 können zwischen den ersten bis dritten Vorsprüngen 18p1, 18p2 und 18p3 ausgebildet werden. Obwohl die ersten Ausnehmungsgebiete 18r1 in den vertikalen Querschnittsfiguren separat gezeigt und bezeichnet sind, sind die ersten Ausnehmungsgebiete 18r1 Teil einer großen einzelnen Ausnehmung (z. B. als Teil einer im Wesentlichen ringförmigen Ausnehmung, wie in 1 dargestellt). Das zweite Ausnehmungsgebiet 18r2 kann zwischen benachbarten zweiten Vorsprüngen 18p2 ausgebildet sein. Jede der ersten und zweiten Ausnahmegebiete 18r1 und 18r2 der Gussschicht 18 kann Oberflächen aufweisen mit einer Oberflächenrauigkeit größer als die der oberen Oberfläche der Gussschicht 18. Die ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 können auf die gleiche Art ausgebildet sein, wie in der Bezugnahme auf die 1 bis 5 beschrieben. Die zweiten und dritten Vorsprünge 18p1, 18p2 und 18p3 können mit Seitenwänden ausgebildet sein, die der Form der ersten leitfähigen Höcker 17 benachbart dazu entsprechend (und später ausgeformten leitfähigen Verbindungselementen 59) (siehe 1 und 5). Wie in 1 dargestellt, kann ein Raum zwischen den Seitenwänden der zweiten und dritten Vorsprünge 18p2 und 18p3 und den benachbarten gleitfähigen Verbindungselementen 59 gleichmäßig um die benachbarten leitfähigen Verbindungselementen 59, die weiter das Positionieren des Zwischenstücks IP unterstützen, wenn das Zwischenstück IP auf dem ersten Substrat 10 angeordnet wird, unterstützen. Benachbart zu einer Reihe der ersten leitfähigen Höcker 17 (und damit später benachbart zu leitfähigen Verbindungselementen 59) ausgebildet, können die Seitenwände eine Wellenform aufweisen (in Bezug auf eine Draufsicht) mit Wellenmulden, die den Orten der benachbarten leitfähigen Höcker 17 entsprechen (und damit den leitfähigen Verbindungselementen 59), und Wellenbergen, die Orten zwischen den ersten leitfähigen Höckern 17 (und dem leitfähigen Verbindungselementen 59) der Reihe entsprechen. Der erste Vorsprung 18p1 kann die Seitenoberfläche des Halbleiterchips 30 schützen. Beispielsweise, falls die Seitenoberfläche des Halbleiterchips 30 freiliegt, wenn die Gussschicht 18 mit einem Laser entfernt wird, kann der Laser die Seitenoberfläche des Halbleiterchips 30 beschädigen. Das Entfernen der Gussschicht 18 kann jedoch in Gebieten durchgeführt werden, die von der Seitenoberfläche des Halbleiterchips 30 durch den ersten Vorsprung 18p1 entfernt liegen, sodass eine Beschädigung der Seitenoberfläche des Halbleiterchips 30 vermieden werden kann.
  • Bezugnehmend auf 11 kann ein Laser verwendet werden, um Teile der Gussschicht 18 unter dem Boden der ersten Ausnehmungsgebiete 18r1 (in Bezug auf die Struktur aus 10) zu entfernen, um dadurch eine Vielzahl an Löchern 18h, von denen jedes einen entsprechenden ersten leitfähigen Höcker 17 freilegt, auszubilden. Zusätzlich können Lochtrenner 18f zwischen den Löchern 18h ausgebildet werden. Wenn die Löcher 18h unter Verwendung des Lasers ausgebildet werden, können die Löcher 18h mit einer Oberflächenrauigkeit ausgebildet werden, die im Wesentlichen der der Oberflächen der ersten und zweiten Ausnehmungsgebiete 18r1 und 18r2 entsprechen.
  • In einem alternativen Verfahren zur Herstellung kann die Gussschicht 18 der hier beschriebenen Ausführungsformen unter Verwendung eines Gussrahmens (mit einer Form, die der Gussschicht 18 entspricht) ausgebildet werden. Falls die Gussschicht 18 (z. B. wie in den 1 bis 5 dargestellt) durch einen Gussrahmen ausgebildet wird anstelle von dem Laser, kann die Gussschicht 18 unabhängig von dem Ort eine gleiche oder ähnliche Oberflächenrauigkeit aufweisen. Bei diesem alternativen Verfahren können die leitfähigen Höcker auf ersten niedrigen leitfähigen Pads ausgebildet werden, nachdem ein fließbares Harz in den Gussrahmen injiziert wurde und das Harz zum Verfestigen des Harzes aushärtet.
  • Die Löcher 18h können ausgebildet werden, sodass die Seitenwände 18fs der Lochtrenner (die ebenso die Seitenwände der Löcher 18h bilden) sich über die oberen Oberflächen der ersten leitfähigen Höcker 17 erstrecken. Die oberen Oberflächen 18fu können höher sein als die oberen Oberflächen der ersten leitfähigen Höcker 17. Wenn dann danach ein Reflowprozess durchgeführt wird, um sich kontaktierende Paare erster leitfähiger Höcker 17 und zweiter leitfähiger Höcker 57 (wie oben beschrieben) verbunden werden, ist es besser, einen solchen Reflowprozess zu verwenden, um einen unbeabsichtigten Kontakt mit benachbarten ersten oder zweiten leitfähigen Höckern 17, 57 zu vermeiden. Das heißt, der Raum zwischen den leitfähigen Verbindungselementen 59 kann klein gemacht werden und hilft dabei, die Größe des Halbleitergehäuses 100 zu verringern und/oder zu ermöglichen, dass mehr externe Anschlüsse 22 in dem Halbleitergehäuse 100 angeordnet werden können. Beispielsweise kann der Abstand gleichmäßig beabstandeter leitfähiger Verbindungselemente 59 1,5-mal die horizontale Breite Wem der leitfähigen Verbindungselemente 59 sein, oder auch weniger. Solange der Zusammenhang nicht dagegen spricht, ist es klar, dass der Ausdruck „Breite“, wie er hier verwendet wird, sich typischerweise auf eine maximale Ausdehnung eines Elements in Breitenrichtung bezieht (z. B. eine Breite eines Kegels würde sich auf den Durchmesser der Grundfläche des Kegels beziehen, solange nichts anderes ausgedrückt ist). Solange der Zusammenhang außerdem nicht dagegenspricht, bezieht sich der Abstand zwischen zwei Elementen typischerweise auf den minimalen Raum zwischen den beiden Elementen (z. B. bezieht sich der Raum zwischen zwei Kegeln, deren Grundfläche auf einer Oberfläche angeordnet ist, auf den minimalen Abstand zwischen den Grundflächen der Kegel und nicht auf einen Raum zwischen den Spitzen der Kegeln - solange nichts anderes ausgedrückt ist). Solch ein kleiner Abstand kann selbst mit vertikal verlängerten leitfähigen Verbindungselementen 59 implementiert sein (z. B. mit einer Höhe gleich oder größer als ihre horizontale Breite Wem). In einigen Beispielen sind die ersten Ausnehmungsgebiete 18r1 bis zu einer Tiefe kleiner als die Hälfte des Abstands zwischen der unteren Oberfläche des Zwischenstücks IP und der oberen Oberfläche des ersten Substrats 10 ausgebildet (was einer Höhe der später ausgebildeten leitfähigen Verbindungselementen 59 entspricht), um solche Seitenwände 18fs auszubilden.
  • Bezugnehmend auf die 12, 13A, 13B und 14, können Zwischenstücke IP ausgebildet werden. Zweite leitfähige Höcker 57 können mit entsprechenden zweiten niedrigen leitfähigen Pads 52 des Zwischenstücks IP verbunden werden. Die zweiten leitfähigen Höcker 57 können in einem regelmäßigen Abstandsraster angeordnet sein und können der Anordnung der ersten leitfähigen Höcker 17 entsprechen (z. B. können sie eine spiegelsymmetrische Anordnung aufweisen). An einer Position, an der die Zwischenstücke IP die entsprechenden Halbleiterchips 30 überlappen, kann jedes der Zwischenstücke IP angeordnet werden, um die ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 zu kontaktieren. In diesem Schritt können die ersten bis dritten Vorsprünge 18p1, 18p2 und 18p3 als Träger zum Tragen des Zwischenstücks IP dienen. Beispielsweise können die ersten bis dritten Vorsprünge 18p 1, 18p2 und 18p3 mit der unteren Oberfläche des entsprechenden Zwischenstücks IP (siehe z. B. 13A) in Kontakt gebracht werden und jedes Zwischenstück IP tragen. In einigen Beispielen kann ein einzelnes durchgehendes Zwischenstück (z. B. ein einzelnes durchgehendes Zwischenstück, das einen Verbindungsabschnitt aufweist, das in den 12 und 13A gezeigte, diskrete Zwischenstücke IP verbindet) mit den ersten bis dritten Vorsprüngen 18p1, 18p2 und 18p3 in Kontakt gebracht werden und können später geschnitten werden (z. B. als Teil des Schneidesubstrats 10, um die Chipgebiete wie beschrieben zu vereinzeln), um diskrete Zwischenstücke IP, wie in den 12 und 13A dargestellt, bereitzustellen. Die zweiten leitfähigen Höcker 57 können entsprechende erste leitfähige Höcker 17 kontaktieren. Ein Reflowprozess kann durchgeführt werden, um Wärme bereitzustellen, um die ersten leitfähigen Höcker 17 mit entsprechenden zweiten leitfähigen Höckern 57 in eine homogene Struktur zu vereinen, um dadurch Verbindungselemente 59 (siehe 14) auszubilden. Der Reflowprozess kann unter Verwendung eines Jigs 70 durchgeführt werden, um die Zwischenstücke IP nach unten zu drücken (siehe 13A), um so zu vermeiden, dass sich die Zwischenstücke IP verwerfen.
  • 13B ist ein Vergleichsbeispiel, bei dem die zweiten und dritten Vorsprünge 18p2 und 18p3 nicht bereitgestellt werden. Wenn die Zwischenstücke IP von dem Jig 70 eine Kraft aufnehmen, bevor der Reflowprozess durchgeführt wird, wie es in 13B dargestellt ist, können sich die Zwischenstücke IP aufgrund der runden Oberflächen der ersten und zweiten leitfähigen Höcker 17 und 57 zur Seite abrutschen. Wenn die zweiten und dritten Vorsprünge 18p2 und 18p3 nicht bereitgestellt werden, können sich die Zwischenstücke IP von ihren korrekten Positionen entfernen, sodass einer oder mehrere der ersten leitfähigen Höcker 17 unbeabsichtigt einen zweiten leitfähigen Höcker 57 kontaktiert (oder während dem Reflowprozess verbindet) (z. B. könnte ein zweiter leitfähiger Höcker 57 benachbart zu dem beabsichtigen zweiten leitfähigen Höcker 57 kontaktiert werden), wodurch eine Fehlfunktion entstehen kann. Die zweiten und dritten Vorsprünge 18p2 und 18p3 können vermeiden, dass die Zwischenstücke IP abrutschen, vorzugsweise in mehreren horizontalen Richtungen, wie beispielsweise in die erste Richtung D1 (links oder rechts in Bezug auf 13A) und/oder der zweiten Richtung (aus der Papierebene in 13A heraus), nach hinten (in oder aus der Papierebene aus 13A heraus), wodurch die Ausfallrate verringert werden kann und sich die Herstellungsausbeute beim Herstellen der Halbleitergehäuse erhöht. In einigen Beispielen (z. B. 1 und 5) können eine oder mehrere der zweiten Vorsprünge 18p2 eine „L-Form“ in Bezug auf eine Draufsicht aufweisen, und können an oder benachbart zu vier Ecken der Chipgebiete des ersten Substrats 10 (siehe z. B. Gebiet A in 15) angeordnet sein, wodurch verhindert wird, dass die Zwischenstücke IP in erste und zweite Richtungen D1 und D2 abrutschen. Die leitfähigen Verbindungselemente 59 können in einen zwei-dimensionalen Raster mit einer Grenze des Rasters, das eine Ecke benachbart zu dem inneren Winkel einer oder mehrerer der „L“-geformten Vorsprünge 18p2 angeordnet ist. Es ist klar, dass der gleichmäßige Abstand der leitfähigen Verbindungselemente sich nicht durch das gesamte Gebiet innerhalb der Grenzen des Rasters hindurch erstrecken muss, sondern auch unterbrochen sein kann, um einen größeren Abstand zu ermöglichen (um beispielsweise die Anordnung des Halbleiterchips 30 zu ermöglichen). Die dritten Vorsprünge 18p3 können entlang der Kanten der Chipgebiete des ersten Substrats 10, die in der zweiten Richtung D2 gegenüberliegend angeordnet sind, angeordnet werden, um zu vermeiden, dass die Zwischenstücke IP in der zweiten Richtung D2 abrutschen.
  • Beispielsweise können Paare aus zweiten und/oder dritten Vorsprüngen 18p2 und/oder 18p3 mit einem horizontalen Abstand dazwischen ausgebildet werden, der einem Abstand zwischen den äußersten der zweiten leitfähigen Höcker 57 entspricht, um eine falsche Positionierung der zweiten leitfähigen Höcker 57 in horizontaler Richtung zu vermeiden, wenn das Zwischenstück auf das erste Substrat gesetzt wird. Beispielsweise kann bezugnehmend auf 13A der Abstand zwischen zweien der zweiten und/oder dritten Vorsprünge 18p2 und/oder 18p3 einem ersten Abstand S1 entsprechen, und der Abstand zwischen den zwei äußersten der zweiten leitfähigen Höcker 57 (Mitte zu Mitte) kann einen zweiten Abstand S2 weit voneinander angeordnet sein, und der Unterschied zwischen dem ersten Abstand S1 und dem zweiten Abstand S2 kann weniger als drei Mal die Breite (horizontale Breite in Bezug auf 13A, die dem Durchmesser der zweiten leitfähigen Höcker 57 entspricht, wenn sie rund ausgebildet sind) der zweiten leitfähigen Höcker (z. B. durch Freilassen eines Raums, der nicht größer als die Breite der zweiten leitfähigen Höcker 57 zwischen den äußersten zweiten leitfähigen Höckern 57 und den benachbarten zweiten oder dritten Vorsprüngen 18b2, 18b3 ist). Der Unterschied zwischen dem ersten Abstand S1 und dem zweiten Abstand 2 kann kleiner als zweimal die horizontale Breite der zweiten leitfähigen Höcker 57 sein, um einen Abstand nicht größer als 50 % der Breite der zweiten leitfähigen Höcker 57 freizulassen. Ein kleinerer Abstand kann implementiert werden, um das Zwischenstück IP besser positionieren zu können, aufgrund des Anpassens des Vorsprungs der Anordnung zweiter leitfähiger Höcker 57 in den Ausnehmungsgebieten 18r1, die durch die Vorsprünge 18p1, 18p2 und 18p3 gebildet werden. Beispielsweise kann der Abstand zwischen den äußersten der zweiten leitfähigen Höcker 57, die benachbart zu den zweiten oder dritten Vorsprüngen 18p2, 18p3 angeordnet sind, nicht größer als 20 % der Breite der zweiten leitfähigen Höcker 57 betragen. Verschiedene Paare an zweiten und/oder dritten Vorsprüngen 18p2 und/oder 18p3 können in der ersten Richtung D1 voneinander beabstandet sein und in der zweiten Richtung D2 einen horizontalen Abstand aufweisen, der dem Abstand der äußersten der zweiten leitfähigen Höcker 57, die dazwischen angeordnet sind, entspricht.
  • Es ist klar, dass nach dem Durchführen des Reflowprozesses, wie in 14 beschrieben, der Abstand zwischen den Paaren der Vorsprünge 18p2 und/oder 18p3 in Bezug auf die Positionierung der äußersten zweiten leitfähigen Höcker 57, die dazwischen angeordnet sind, und ihre Breiten im Wesentlichen gleich sind in Bezug auf die Positionierung der leitfähigen Verbindungselemente 59 und der Breiten der leitfähigen Verbindungselemente 59, wobei klar ist, dass auch diese Anordnung unter dem Umfang der verschiedenen Ausführungsformen der Erfindung fallen. Siehe beispielsweise 8 und 14. Zum Beispiel können die leitfähigen Verbindungselemente 59 benachbart zum zweiten Vorsprung 18p2 in 8 von dem zweiten Vorsprung 18p2 mit einem Abstand S3 beabstandet sein, der kleiner als die Breite Wcm des leitfähigen Verbindungselements 59 ist, beziehungsweise nicht größer als 50 % der Breite Wem, beziehungsweise nicht größer als 20 % der Breite Wem. Es ist außerdem klar, dass gleiche Ergebnisse mit ähnlichen Beziehungen zwischen dem Abstand der Paare der zweiten leitfähigen Höcker 57 erreicht werden, welche benachbarte Paare der Vorsprünge sind, die zwischen den Paaren der zweiten leitfähigen Höcker 57 angeordnet sind. Solche Alternativen, die die Anordnungs- und Abstandsdetails in Bezug auf die zweiten leitfähigen Höcker 57, die leitfähigen Verbindungselemente 59 und die Vorsprünge enthalten, sind in Bezug auf diese Alternative ebenso anwendbar, wobei klar ist, dass die Vorsprünge zu denen die leitfähigen Verbindungselemente 59 benachbart sind, auch dritte Vorsprünge 18p3 enthalten können, und dass der zweite Abstand S2 in diesem Fall größer als der erste Abstand S1 sein kann.
  • Bezugnehmend auf 14 kann eine Unterfüllharzschicht 20 durch Einfüllen einer Harzlösung in einen Raum zwischen dem Zwischenstück IP und einem Hauptsegment 18m der Gussschicht 18 ausgebildet werden. Die Harzlösung, die anfangs fließfähig ist, kann um die Form, die von dem Jig 70 gebildet wird, eingefüllt werden, um dann auszuhärten. Durch Kapilarkräfte kann die Harzlösung in den Raum zwischen dem Zwischenstück IP und dem Hauptsegment 18m der Gussschicht 18 und in die Löcher 18h gelangen. Wenn die oberen Oberflächen des Hauptsegments 18m der Gussschicht 18 die gleiche Höhe aufweist wie die oberen Oberflächen der ersten bis dritten Vorsprünge 18p 1, 18p2 und 18p3 bildet sich kein Raum zwischen dem Zwischenstück IP und dem Hauptsegment 18m der Gussschicht 18, sodass die Harzlösung aufgrund ihrer schlechten Fließeigenschaften die Löcher 18h nur schwer auffüllen kann. Mit großer Wahrscheinlichkeit bilden sich daher Luftblasen in den Löchern 18h und in dem entstehenden Halbleitergehäuse. Wenn Luftblasen erzeugt werden, können Verunreinigungen und/oder Abfallprodukte des Prozesses in den Luftblasen verbleiben und die Zuverlässigkeit des Halbleitergehäuses verschlechtern. Indem ein Raum zwischen dem Zwischenstück IP und dem Hauptsegment 18m der Gussschicht 18 verbleibt (oder dem ersten Ausnehmungsgebiet 18r1) fließt die Harzlösung ausreichend, sodass die Wahrscheinlichkeit von Luftblasen drastisch reduziert wird. Die Größe und die Position des Hauptsegments 18m mit reduzierter Höhe kann durch diesen Fluss der Harzlösung erreicht werden, um einen Fließkanal für die Harzlösung bereitzustellen, wenn die Unterfüllharzschicht 20 gebildet wird. Beispielsweise kann das Hauptsegment 18m an Orten nahe der Mitte des Halbleitergehäuses 100 benachbart zu den Halbleiterchips 30 ausgebildet werden. Die Größe des Abschnitts des Ausnehmungsgebiets 18r1, das über dem Hauptsegment 18m ausgebildet wird, bei dem keine leitfähigen Verbindungselemente 59 ausgebildet werden, kann wenigstens die Breite der leitfähigen Verbindungselemente 59, z. B. 1,5 Mal die Breite der leitfähigen Verbindungselemente 59 oder größer aufweisen. Die Größe des Teils des Ausnehmungsgebiets 18r1, das über dem Hauptsegment 18m ausgebildet ist, bei dem keine leitfähigen Verbindungselemente 59 ausgebildet sind, kann deutlich größer sein als der minimale Raum zwischen benachbarten Verbindungselementen 59, sowie größer als zweimal oder noch größer als dreimal solch ein Raum. Ebenso, wenn die Höhen der Lochtrenner 18f so reduziert sind, dass sie niedriger als der Boden des Zwischenstücks IP sind, ermöglicht der sich ergebende Raum zwischen den Lochtrennern 18f und dem Zwischenstück IP, dass die Harzlösung ausreichend fließt (z. B. über die Oberteile der Lochtrenner 18f), um die Wahrscheinlichkeit für das Entstehen von Luftlöchern zu reduzieren, während die Unterfüllharzschicht 20 ausgebildet wird. Es wird jedoch angemerkt, dass das Beibehalten einer Höhe der Trenner 18f größer als eine Höhe der ersten leitfähigen Höcker 17 wünschenswert ist, um eine dichtgepackte Anordnung leitfähiger Verbindungselemente 59 bereitzustellen. Das heißt, eine Höhe der Trenner 18f (und der entsprechenden Oberflächen 18fu des Trenners 18f) kann mit verringerter Höhe ausgebildet werden, aber sollte mehr als die halbe Höhe der leitfähigen Verbindungselemente 59, die beispielsweise 50 % und 75 % der Höhe der leitfähigen Verbindungselemente 59, beispielsweise zwischen 55 % bis 65 % der Höhe der leitfähigen Verbindungselemente 59 aufweisen. Als Ergebnis lässt sich ein Halbleitergehäuse mit verbesserter Zuverlässigkeit erhalten.
  • Bezugnehmend auf die 15 und 2 können äußere Anschlüsse 22, wie beispielsweise Lötkugeln, mit den ersten unteren leitfähigen Pads 12 des ersten Substrats 10 verbunden werden. Ein Vereinzelungsprozess, wie beispielsweise Laser-Ablation, kann durchgeführt werden, um ein Randgebiet B verschieden von dem Chipgebiet A zu entfernen, um ein einzelnes Halbleitergehäuse 100 herzustellen. In diesem Schritt kann auch der Trennvorsprung 18i entfernt werden.
  • 16 zeigt eine Draufsicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der vorliegenden erfindungsgemäßen Konzepte. 17 zeigt eine perspektivische Ansicht eines Halbleitergehäuses mit der Draufsicht aus 16.
  • Bezugnehmend auf die 16 und 17 kann ein Halbleitergehäuse 101 der vorliegenden Ausführungsform so konfiguriert sein, dass der zweite Vorsprung 18p2 einen ersten Unter-Vorsprung 18p2a, zweite Unter-Vorsprünge 18p2b, und dritte Unter-Vorsprünge 18p2c enthalten, die voneinander entfernt sind. Der erste Unter-Vorsprung 18p2a kann auf oder benachbart zu der Ecke des ersten Substrats 10 angeordnet sein. Die zweiten Unter-Vorsprünge 18p2b können benachbart zu den zwei Seiten des ersten Unter-Vorsprungs 18p2a angeordnet sein. Die dritten Unter-Vorsprünge 18p2c können benachbart zu ihren benachbarten zweiten Unter-Vorsprüngen 18p2b angeordnet sein. In einer Draufsicht kann eine „L“-Form hergestellt werden, wenn die ersten bis dritten Unter-Vorsprünge 18p2a, 18p2b und 18p2c linear zueinander angeordnet sind. Der erste Unter-Vorsprung 18p2a und der zweite Unter-Vorsprung 18p2b kann einen Raum dazwischen aufweisen, der einem ersten Schlitz 18v1 entspricht. Der zweite Unter-Vorsprung 18p2b und der dritte Unter-Vorsprung 18p2c kann dazwischen einen Raum aufweisen, der einem zweiten Schlitz 18v2 entspricht. Die ersten und zweiten Schlitze 18v1 und 18v2 erlauben es der Harzlösung, in dem Prozess in dem die Unterfüllharzschicht 20 wie in 14 dargestellt ausgebildet wird, ausreichend zu fließen, wobei das Auftreten von Luftlöchern in einem Bereich in der Nähe des zweiten Vorsprungs 18p2 vermieden wird. Im Ergebnis lässt sich ein Halbleitergehäuse 101 mit erhöhter Zuverlässigkeit herstellen. Um ein ausreichendes Fließen der Harzlösung zu erhalten, weisen die ersten und zweiten Schlitze 18v1 und 18v2 jeweils eine erste Breite W1 von etwa 15 µm oder mehr auf. Beispielsweise kann die erste Breite W1 in einem Bereich von 15 µm bis etwa 80 µm liegen.
  • 18 zeigt eine Draufsicht eines Halbleitergehäuses gemäß einer beispielhaften Ausführungsform des vorliegenden erfindungsgemäßen Konzepts. 19 zeigt eine Querschnittsansicht entlang der Linie III-III' aus 18. Bezugnehmend auf die 18 und 19 ist ein Halbleitergehäuse 102 der vorliegenden Ausführungsform konfiguriert, damit vier Verbindungselemente 59 benachbart zu mittleren Abschnitten der vier Seitenwände des ersten Substrats 10 angeordnet sind. Zur Vereinfachung der Beschreibung sind nur vier Verbindungselemente 59 dargestellt, wobei jedoch zusätzliche Verbindungselemente 59 in Bezug auf andere Ausführungsformen als die beschriebenen bereitgestellt werden können. Die Gussschicht 18 kann das Hauptsegment 18m, die Löcher 18h und die zweiten Vorsprünge 18p2 enthalten. In der vorliegenden Ausführungsform kann der zweite Vorsprung 18p2 eine „C“-Form aufweisen, wie in der Draufsicht zu sehen ist. Der zweite Vorsprung 18p2 kann benachbart zu dem Verbindungselement 59 angeordnet sein, um hierdurch zu vermeiden, dass das Zwischenstück IP in die ersten und zweiten Richtungen D1 und D2 abrutscht, wenn das Halbleitergehäuse 102 hergestellt wird. Die obere Oberfläche des Halbleiterchips 30 kann von dem Zwischenstück IP entfernt angeordnet sein, ohne damit in Kontakt zu sein. Die obere Oberfläche des Halbleiterchips 30 kann eine Höhe aufweisen, die der der oberen Oberfläche des Hauptsegments 18m entspricht. Das Hauptsegment 18m kann die Seitenoberfläche des Halbleiterchips 30 schützen. Die Unterfüllharzschicht 20 kann zwischen dem Halbleiterchip 30 und dem Zwischenstück IP angeordnet sein. Andere Konfigurationen und Herstellungsprozesses können identisch oder ähnlich zu denen unter Bezugnahme auf 1 bis 15 diskutiert sein.
  • 20 zeigt eine Draufsicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte.
  • Bezugnehmend auf 20 ist ein Halbleitergehäuse 103 der vorliegenden Ausführungsform konfiguriert, sodass vier Verbindungselemente 59 benachbart zu vier Ecken des ersten Substrats 10 angeordnet sind. Die Gussschicht 18 kann das Hauptsegment 18m, die Löcher 18h und die zweiten Vorsprünge 18p2 enthalten. Zur Vereinfachung der Beschreibung sind nur vier Verbindungselemente 59 dargestellt, wobei jedoch zusätzliche Verbindungselemente 59 für andere Ausführungsformen bereitgestellt sein können. In der vorliegenden Ausführungsform hat, in der Draufsicht, der zweite Vorsprung 18p2 eine „L“-Form. Der zweite Vorsprung 18p2 kann benachbart zu dem Verbindungselement 59 angeordnet sein, um hierdurch das Zwischenstück IP vor dem Abrutschen in die erste und zweite Richtung D1 und D2 zu schützen, während das Halbleitergehäuse 103 hergestellt wird. Andere Konfigurationen können identisch oder ähnlich zu denen sein, die unter Bezugnahme auf die 18 und 19 diskutiert sind.
  • 21 zeigt eine Draufsicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte.
  • Bezugnehmend auf 21 kann ein Halbleitergehäuse 104 der vorliegenden Ausführungsform konfiguriert sein als eine SIP (System-im-Package) Struktur, in der eine Vielzahl an Halbleiterchips 30a und 30b auf einem ersten Substrat 10 angeordnet und innerhalb des gleichen Halbleitergehäuses 104 eingehäust sind. Die Halbleiterchips 30a und 30b können verschieden sein (z. B. ein Speicherchip und ein Speichersteuerchip, oder verschiedene Speicherchiptypen, wie beispielsweise ein flüchtiger und nicht-flüchtiger Speicherchip). Eine Vielzahl an Verbindungselementen 59 kann linear entlang vierter Seitenwände des ersten Substrats 10 angeordnet sein. Die zweiten Vorsprünge 18p2 können benachbart zu den Verbindungselementen 59 nahe der vier Ecken des ersten Substrats 10 angeordnet sein. Der zweite Vorsprung 18p2 kann in der Draufsicht eine „L“-Form aufweisen. Die Gussschicht 18 der vorliegenden Ausführungsform kann das Hauptsegment 18m, die Löcher 18h, die ersten Vorsprünge 18p1, und die zweiten Vorsprünge 18p2 enthalten. In der vorliegenden Ausführungsform sind zwei Halbleiterchips 30a und 30b auf dem ersten Substrat 10 montiert, wobei die Anzahl der Halbleiterchips 30a und 30b nicht hierauf beschränkt ist, sondern könnte auch drei oder mehr sein. Andere Konfigurationen können identisch oder ähnlich zu den in Bezug auf die 1 bis 5 beschriebenen und diskutierten sein.
  • 22 zeigt eine Querschnittsansicht eines Halbleitergehäuses gemäß beispielhafter Ausführungsformen der erfindungsgemäßen Konzepte.
  • Bezugnehmend auf 22 hat ein Halbleitergehäuse 105 der vorliegenden Ausführungsform eine POP (Package-on-Package) Struktur, in der ein oberes Gehäuse UP auf einem unteren Gehäuse LP montiert ist. Das obere Gehäuse UP kann derart konfiguriert sein, dass ein oberer Halbleiterchip 80 auf dem dritten oberen leitfähigen Pad 54 des zweiten Substrats 50 flip-chip-montiert ist. Das zweite Substrat 50 kann mit einer oberen Gussschicht 82 bedeckt sein. Andere Konfigurationen können identisch oder ähnlich derer sein, die unter Bezugnahme auf die 1 bis 5 diskutiert wurden.
  • Gemäß beispielhafter Ausführungsformen der vorliegenden erfindungsgemäßen Konzepte kann das Auftreten von Lufteinschlüssen in der Unterfüllharzschicht reduziert werden, und es kann vermieden werden, dass sich die Verbindungselemente gegenseitig kontaktieren, wodurch ein Halbleitergehäuse mit verbesserter Zuverlässigkeit erhalten wird.
  • Während die Erfindung in Bezugnahmen auf spezielle beispielhafte Ausführungsformen beschrieben wurde, ist es klar, dass zu den vorgestellten Beispielen verschiedene Alternativen implementiert werden können, ohne von dem Sinn und dem Umfang der folgenden Patentansprüche abzuweichen.

Claims (25)

  1. Verfahren zur Herstellung eines Halbleitergehäuses umfassend: Anbringen einer Vielzahl erster leitfähiger Höcker (17) an entsprechenden ersten leitfähigen Pads (14b), die auf einer oberen Oberfläche eines ersten Substrats bereitgestellt sind; Bereitstellen eines Zwischenelements (IP) mit einer Vielzahl zweiter leitfähiger Höcker (57), die an entsprechenden zweiten leitfähigen Pads (52) auf einer unteren Oberfläche des Zwischenelements angefügt sind; Flip-Chip-Montieren eines ersten Halbleiterchips an das erste Substrat (10) und elektrisches Verbinden des ersten Halbleiterchips mit dritten leitfähigen Pads, die auf einer oberen Oberfläche des ersten Substrats bereitgestellt sind; Ausbilden einer isolierenden Gussschicht (18) auf der oberen Oberfläche des ersten Substrats, um die ersten leitfähigen Höcker zu bedecken und zu umschließen, wobei sich die isolierende Gussschicht entlang von Seitenwänden des ersten Halbleiterchips erstreckt und eine obere Oberfläche aufweist, die mindestens so hoch ist, wie eine obere Oberfläche des ersten Halbleiterchips; Ätzen der Gussschicht, um eine Ausnehmung (18r1) in der Gussschicht zu erzeugen, um sich nach oben erstreckende Vorsprünge (18p1 und/oder 18p2) zu definieren, die auf der geätzten Gussschicht angeordnet sind und um die ersten leitfähigen Höcker freizulegen; Anordnen des Zwischenelements (IP) auf dem ersten Substrat, sodass jede der Vielzahl zweiter leitfähiger Höcker (57) auf der Bodenoberfläche des Zwischenelements mit einem entsprechenden einer Vielzahl erster leitfähiger Höcker (17) in Kontakt stehen, um eine Vielzahl sich kontaktierender Paare erster leitfähiger Höcker (17) und zweiter leitfähiger Höcker (57) zu bilden, und so dass die Bodenoberfläche des Zwischenelements (IP) mit den oberen Oberflächen der Vorsprünge (18p1 und/oder 18p2) in Kontakt steht; Durchführen eines Reflowprozesses, um jedes der kontaktierenden Paare der ersten leitfähigen Höcker (17) und der zweiten leitfähigen Höcker (57) zu vereinen, um eine Vielzahl leitfähiger Verbindungselemente (59) zu bilden, wobei jedes leitfähige Verbindungselement (59) sich zwischen einem entsprechenden ersten leitfähigen Pad (14b) auf der oberen Oberfläche des ersten Substrats und einem entsprechenden zweiten leitfähigen Pad (52) auf der Bodenoberfläche des Zwischenelements erstreckt; Einfließenlassen eines Unterfüllharzes (20) in einen Raum zwischen dem Zwischenelement und dem ersten Substrat, um die leitfähigen Verbindungselemente zu umgeben und einzuschließen; und Zerteilen des ersten Substrats, um die Halbleitergehäuse zu bilden, wobei das Halbleitergehäuse den ersten Halbleiterchip und wenigstens Teile der Vorsprünge enthält, die in Kontakt mit dem Zwischenelement stehen.
  2. Verfahren nach Anspruch 1, wobei die Vorsprünge einen ersten Vorsprung umfassen, der sich entlang wenigstens einer der Seitenwände des ersten Halbleiterchips erstreckt und einen zweiten Vorsprung, der zerschnitten wird, wenn das erste Substrat zerschnitten wird, um eine Seite aufzuweisen, die einen Teil einer Seite des Halbleitergehäuses bildet.
  3. Verfahren nach Anspruch 2, wobei die Ausnehmung in Bezug auf einen vertikalen Querschnitt des Halbleitergehäuses einen Abschnitt umfasst, der sich kontinuierlich zwischen dem ersten Vorsprung und dem zweiten Vorsprung erstreckt.
  4. Verfahren nach Anspruch 3, wobei ein erstes leitfähiges Verbindungselement in Bezug auf den vertikalen Querschnitt des Halbleitergehäuses benachbart zu dem zweiten Vorsprung ausgebildet ist und horizontal von dem zweiten Vorsprung nicht mehr als 50 % der maximalen horizontalen Breite des ersten leitfähigen Verbindungselements entfernt ist.
  5. Verfahren nach Anspruch 4, wobei ein zweites leitfähiges Verbindungselement in Bezug auf den vertikalen Querschnitt des Halbleitergehäuses benachbart zu dem ersten Vorsprung ausgebildet ist, wobei kein weiteres leitfähiges Verbindungselement zwischen dem zweiten leitfähigen Verbindungselement und dem ersten Vorsprung positioniert ist, und das zweite leitfähige Verbindungselement horizontal zu dem ersten Vorsprung durch mindestens die maximale horizontale Breite des zweiten leitfähigen Verbindungselements entfernt angeordnet ist.
  6. Verfahren nach Anspruch 3, weiterhin umfassend nach dem Ausbilden der Gussschicht um die ersten leitfähigen Höcker zu bedecken und vor dem Anordnen des Zwischenelements auf dem ersten Substrat, Bereitstellen einer Vielzahl diskreter Löcher in einer Bodenoberfläche der Ausnehmung, um die ersten leitfähigen Höcker freizulegen.
  7. Verfahren nach Anspruch 6, wobei jedes leitfähige Verbindungselement in einem entsprechenden Loch und entfernt von Seitenwänden des entsprechenden Lochs angeordnet ist.
  8. Verfahren nach Anspruch 7, wobei jedes der Löcher in Bezug auf eine Draufsicht eine Form aufweist, die der Form der darin angeordneten entsprechenden leitfähigen Verbindungselementen entspricht.
  9. Verfahren nach Anspruch 8, wobei nach dem Bereitstellen der Vielzahl diskreter Löcher und vor dem Ausführen eines Reflowprozesses, Seitenwände von wenigstens einem der Löcher sich zu einer Höhe größer als die oberste Oberfläche eines darin ausgebildeten ersten leitfähigen Höckers erstrecken.
  10. Verfahren nach Anspruch 1, wobei die Ausnehmung, in Draufsicht, den ersten Halbleiterchip umgibt.
  11. Verfahren nach Anspruch 1, wobei die Vorsprünge in Bezug auf einen vertikalen Querschnitt zwei erste Vorsprünge aufweisen, die sich entlang gegenüberliegender Seitenwände des ersten Halbleiterchips erstrecken und zwei zweite Vorsprünge an gegenüberliegenden Seiten des Halbleitergehäuses ausgebildet sind.
  12. Verfahren nach Anspruch 11, wobei jeder der zweiten Vorsprünge in Bezug auf den vertikalen Querschnitt vertikal von einem entsprechenden ersten leitfähigen Verbindungselement nicht mehr als 50 % der maximalen horizontalen Breite des entsprechenden ersten leitfähigen Verbindungselements entfernt ist.
  13. Verfahren nach Anspruch 1, wobei einer der Vorsprünge einen ersten Abschnitt mit einer horizontalen Breite, die sich in einer ersten Richtung erstreckt, und einen zweiten Abschnitt mit einer horizontalen Breite, die sich in einer zweiten Richtung senkrecht zur ersten Richtung erstreckt, umfasst, und wobei der erste Abschnitt und der zweite Abschnitt des einen Vorsprungs sich an einer Ecke des Halbleitergehäuses vereinen.
  14. Verfahren nach Anspruch 13, wobei nach außen zeigende Seitenwände des ersten Abschnitts und der zweite Abschnitt des einen Vorsprungs Abschnitte der entsprechenden Seiten des Halbleitergehäuses bilden.
  15. Verfahren nach Anspruch 14, wobei der eine Vorsprung in Bezug auf eine Draufsicht eine „L“-Form aufweist, mit einem inneren Winkel, der durch nach innen gerichtete Seitenwände der ersten und zweiten Abschnitte, die entsprechend den nach außen gerichteten Seitenwänden der ersten und zweiten Abschnitte entsprechen, gebildet wird.
  16. Verfahren nach Anspruch 15, wobei die leitfähigen Verbindungselemente in Bezug auf die Draufsicht in einem zwei-dimensionalen Raster gleichmäßig entfernt angeordnet sind mit einer Grenze des Rasters, die eine Ecke benachbart zu dem inneren Winkel des „L“-förmigen einen Vorsprungs enthält.
  17. Verfahren nach Anspruch 16, wobei die Grenze des Rasters im gleichen Abstand von der nach innen gerichteten Seitenwand des ersten Abschnitts des einen Vorsprungs entfernt ist, wie die Grenze des Rasters von der nach innen gerichteten Seitenwand des zweiten Abschnitts des einen Vorsprungs entfernt ist.
  18. Verfahren nach Anspruch 15, wobei die nach innen gerichteten Seitenwände in Bezug auf die Draufsicht jeweils einen oder mehrere konkave Abschnitte enthalten, wobei jeder konkave Abschnitt benachbart zu einem entsprechenden leitfähigen Verbindungselement angeordnet ist.
  19. Verfahren nach Anspruch 18, wobei jede der konkaven Abschnitte in Bezug auf die Draufsicht entfernt von einem entsprechendem leitfähigen Verbindungselement angeordnet ist, um einen Raum zu bilden, der konform um das entsprechende leitfähige Verbindungselement gebildet ist.
  20. Verfahren nach Anspruch 15, wobei jede der nach innen gerichteten Seitenwände in Bezug auf die Draufsicht ein wellenförmiges Profil aufweist.
  21. Verfahren nach Anspruch 20, wobei Wellentäler des wellenförmigen Profils Orten der entsprechenden leitfähigen Verbindungselemente entsprechen und Wellengipfel des wellenförmigen Profils Orten zwischen entsprechenden leitfähigen Verbindungselementen entsprechen.
  22. Verfahren nach Anspruch 1, wobei die Vorsprünge in Bezug auf einen vertikalen Querschnitt zwei erste Vorsprünge enthalten, die in einem ersten Abstand voneinander angeordnet sind, wobei die zweiten leitfähigen Höcker einen zweiten leitfähigen Höcker enthalten, der benachbart zu einem der beiden ersten Vorsprünge angeordnet ist und einen weiteren zweiten leitfähigen Höcker, der benachbart zu dem anderen der beiden ersten Vorsprünge angeordnet ist, wobei der eine zweite leitfähige Höcker in einem zweiten Abstand von dem anderen zweiten leitfähigen Höcker angeordnet ist, und wobei der Unterschied zwischen dem ersten Abstand und dem zweiten Abstand nicht größer ist als zweimal die maximale horizontale Breite der zweiten leitfähigen Höcker.
  23. Verfahren nach Anspruch 22, wobei der eine zweite leitfähige Höcker und der andere zweite leitfähige Höcker zwischen den zwei ersten Vorsprüngen angeordnet sind.
  24. Verfahren nach Anspruch 23, wobei die zwei ersten Vorsprünge zwischen dem einen zweiten leitfähigen Höcker und dem anderen zweiten leitfähigen Höcker angeordnet sind.
  25. Verfahren nach Anspruch 1, wobei ein erstes Paar an Vorsprüngen in einer ersten horizontalen Richtung in einem ersten Abstand entfernt angeordnet ist, der einem Abstand zwischen zweien der zweiten leitfähigen Höcker entspricht, die zwischen dem ersten Paar an Vorsprüngen angeordnet sind, um ein falsches Positionieren der zweiten leitfähigen Höcker in der ersten horizontalen Richtung zu vermeiden, wenn das Zwischenelement auf dem ersten Substrat angeordnet wird.
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