DE102014114630A1 - Metall-Platte für Lasermarkierung - Google Patents
Metall-Platte für Lasermarkierung Download PDFInfo
- Publication number
- DE102014114630A1 DE102014114630A1 DE102014114630.1A DE102014114630A DE102014114630A1 DE 102014114630 A1 DE102014114630 A1 DE 102014114630A1 DE 102014114630 A DE102014114630 A DE 102014114630A DE 102014114630 A1 DE102014114630 A1 DE 102014114630A1
- Authority
- DE
- Germany
- Prior art keywords
- housing
- laser marking
- laser
- dielectric layer
- redistribution lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000010330 laser marking Methods 0.000 title claims abstract description 124
- 229910052751 metal Inorganic materials 0.000 title claims description 55
- 239000002184 metal Substances 0.000 title claims description 55
- 229920000642 polymer Polymers 0.000 claims abstract description 27
- 150000001875 compounds Chemical class 0.000 claims abstract description 25
- 238000000465 moulding Methods 0.000 claims abstract description 25
- 239000004020 conductor Substances 0.000 claims abstract description 4
- 238000000034 method Methods 0.000 claims description 20
- 238000007789 sealing Methods 0.000 claims description 20
- 229910000679 solder Inorganic materials 0.000 claims description 12
- 238000005476 soldering Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 239000003550 marker Substances 0.000 claims description 4
- 238000007667 floating Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 75
- 239000000758 substrate Substances 0.000 description 12
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000010949 copper Substances 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 239000003989 dielectric material Substances 0.000 description 4
- 230000017525 heat dissipation Effects 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 3
- 229910052759 nickel Inorganic materials 0.000 description 3
- 229920002577 polybenzoxazole Polymers 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005266 casting Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000013007 heat curing Methods 0.000 description 1
- 239000004413 injection moulding compound Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000005272 metallurgy Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000012778 molding material Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 230000002787 reinforcement Effects 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
- H01L21/4814—Conductive parts
- H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
- H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49517—Additional leads
- H01L23/49527—Additional leads the additional leads being a multilayer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
- H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
- H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0651—Wire or wire-like electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
- H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1076—Shape of the containers
- H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/975—Substrate or mask aligning feature
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Laser Beam Processing (AREA)
Abstract
Ein Gehäuse umfasst einen Vorrichtungs-Die, eine Formmasse, in der der Vorrichtungs-Die gegossen ist, und mehrere Umverteilungsleitungen, die über dem Vorrichtungs-Die und der Formmasse liegen. Eine Lasermarkierungs-Platte ist mit einer der mehreren Umverteilungsleitungen koplanar, wobei die Lasermarkierungs-Platte und die eine der mehreren Umverteilungsleitungen aus dem gleichen leitenden Material ausgebildet sind. Eine Polymerschicht liegt über der Lasermarkierungs-Platte und den mehreren Umverteilungsleitungen. Ein Band ist an der Polymerschicht befestigt. Eine Lasermarkierung durchstößt das Band und die Polymerschicht. Die Lasermarkierung erstreckt sich zu einer oberen Fläche der Lasermarkierungs-Platte.
Description
- BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISE
- Diese Anmeldung beansprucht die Priorität der folgenden vorläufigen U.S.-Patentanmeldung: Serien-Nr. 62/005 692, eingereicht am 30. Mai 2014, mit dem Titel „Metal pad for Laser Marking”, und ist mit der U.S.-Patentamneldung mit der Serien-Nr. 14/192 341 verwandt, eingereicht am 27. Februar 2014, mit dem Titel „Laser Marking in Packages”; diese Anmeldungen sind hiermit durch Bezugnahme aufgenommen.
- HINTERGRUND
- Beim Kapseln von integrierten Schaltungen gibt es verschiedene Arten von Kapselungsverfahren und -strukturen. In einem herkömmlichen Package-on-Package-(POP)-Verfahren wird beispielsweise ein oberes Gehäuse mit einem unteren Gehäuse gebondet. Das obere Gehäuse und das untere Gehäuse können auch Vorrichtungs-Dies aufweisen, die darin gekapselt sind. Indem das PoP-Verfahren verwendet wird, wird der Integrationsgrad der Gehäuse vergrößert.
- In einem bestehenden PoP-Verfahren wird das untere Gehäuse zuerst ausgebildet, das einen Vorrichtungs-Die umfasst, der mit einem Gehäuse-Substrat gebondet ist. Eine Formmasse wird auf dem Gehäuse-Substrat gegossen, wobei der Vorrichtungs-Die in der Formmasse gegossen wird. Das Gehäuse-Substrat umfasst weiter Lötkugeln, die darauf ausgebildet sind, wobei die Lötkugeln und der Vorrichtungs-Die auf einer gleichen Seite des Gehäuse-Substrats liegen. Die Lötkugeln werden verwendet, um das obere Gehäuse mit dem unteren Gehäuse zu verbinden.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
-
1 bis7 zeigen die Schnittansichten von Zwischenstufen beim Ausbilden eines Gehäuses, in Übereinstimmung mit einigen Ausführungsformen; -
8 zeigt die Draufsicht eines Gehäuses in Übereinstimmung mit einigen Ausführungsformen, wobei mehrere Lasermarkierungs-Platten voneinander isoliert sind; -
9 zeigt eine Draufsicht eines Gehäuses in Übereinstimmung mit einigen Ausführungsformen, wobei eine Lasermarkierungs-Platte mit einer Durchkontaktierung verbunden ist; -
10 zeigt die Draufsicht eines Gehäuses in Übereinstimmung mit einigen Ausführungsformen, wobei eine Lasermarkierung und eine zugehörige Lasermarkierungs-Platte von einem Vorrichtungs-Die in dem Gehäuse verschoben sind; -
11 zeigt die Draufsicht eines Gehäuses in Übereinstimmung mit einigen Ausführungsformen, wobei mehrere Lasermarkierungen über einer großen Lasermarkierungs-Platte ausgebildet sind; und -
12 zeigt die Draufsicht eines Gehäuses in Übereinstimmung mit einigen Ausführungsformen, wobei eine große Lasermarkierungs-Platte mehrere Schlitze umfasst. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Ein Gehäuse und das Verfahren zum Ausbilden von Lasermarkierungen in dem Gehäuse sind in Übereinstimmung mit verschiedenen beispielhaften Ausführungsformen vorgesehen. Die Varianten der Ausführungsformen werden beschrieben. In den verschiedenen Ansichten und beispielhaften Ausführungsformen werden gleiche Bezugszeichen verwendet, um gleiche Elemente zu bezeichnen.
-
1 zeigt eine Schnittansicht des Gehäuses100 . In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Gehäuse100 einen Vorrichtungs-Die102 , wobei die Vorderseite des Vorrichtungs-Dies102 nach unten zeigt und mit Umverteilungsleitungen (engl. „redistribution lines”, RDLs)112 gebondet sind. In alternativen Ausführungsformen umfasst das Gehäuse100 mehr als einen Vorrichtungs-Die. Der Vorrichtungs-Die102 kann ein Halbleitersubstrat108 und integrierte Schaltungsvorrichtungen104 (etwa aktive Vorrichtungen, die beispielsweise Metalloxid-Halbleiter-(MOS)-Transistoren oder -Dioden umfassen können) auf der vorderen Fläche (der nach unten gerichteten Oberfläche) des Halbleitersubstrats108 umfassen. Der Vorrichtungs-Die102 kann ein Logik-Die wie ein Hauptprozessoreinheit-(CPU)-Die, ein Grafikprozessoreinheit-(GPU)-Die, ein Die für eine mobile Anwendung oder Ähnliches sein. In der Beschreibung der vorliegenden Offenbarung wird die Seite des Vorrichtungs-Dies102 , die in1 nach unten gerichtet ist, als Vorderseite des Vorrichtungs-Dies102 bezeichnet und die Seite des Vorrichtungs-Dies102 , die in1 nach oben gerichtet ist, wird als Rückseite des Vorrichtungs-Dies102 bezeichnet. Die Rückseite108A des Halbleitersubstrats108 ist auch die Rückseite des Vorrichtungs-Dies102 . - Der Vorrichtungs-Die
102 ist in einer Formmasse120 gegossen, die den Vorrichtungs-Die102 umgibt. Die Formmasse120 kann aus einer Spritzgussmasse, einer Spritzgussunterfüllung, einem Harz oder Ähnlichem bestehen. Die untere Fläche120A der Formmasse120 kann plan mit dem unteren Ende des Vorrichtungs-Dies102 sein. Die obere Fläche120B der Formmasse120 kann plan mit der Rückseite108A des Halbleitersubstrats108 oder höher als sie sein. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird die Rückseite108A des Halbleitersubstrats108 von dem Die-Befestigungs-Film110 überlappt und steht in Kontakt mit ihm, der ein dielektrischer Film ist, der den Vorrichtungs-Die102 an der darüber liegenden dielektrischen Schicht118 befestigt. Der Vorrichtungs-Die102 umfasst weiter Metallsäulen/-Platten106 (die beispielsweise Kupfersäulen umfassen können), die mit den RDLs112 in Kontakt stehen und mit ihnen gebondet sind. Die Metallsäulen106 können in einer dielektrischen Oberflächenschicht (nicht bezeichnet) des Vorrichtungs-Dies102 eingebettet sein. - Das Gehäuse
100 umfasst RDLs112 , die unter dem Vorrichtungs-Die102 liegen und RDLs116 , die über dem Vorrichtungs-Die102 liegen. Die RDLs112 werden auch als Vorderseiten-RDLs bezeichnet, da sie auf der Vorderseite des Vorrichtungs-Dies102 liegen. Die RDLs116 werden auch als Rückseiten-RDLs bezeichnet, da sie auf der Rückseite des Vorrichtungs-Dies102 liegen. Die Vorderseiten-RDLs112 werden in einer oder mehreren dielektrischen Schichten114 ausgebildet und die Rückseiten-RDLs116 werden in einer oder mehreren dielektrischen Schichten118 ausgebildet. Obwohl1 zeigt, dass es eine Schicht von Rückseiten-RDLs116 und mehrere Schichten von Vorderseiten-RDLs112 gibt, wird deutlich, dass die Anzahl von Schichten, in denen die RDLs112 und116 ausgebildet werden, von Routing-Anforderungen bestimmt werden und von denen abweichen können, die gezeigt sind. Die RDLs112 und116 können aus Kupfer, Aluminium, Nickel, Titan, Tantal, Legierungen davon und/oder Mehrschicht-Strukturen daraus ausgebildet sein. - In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten
114 und118 aus organischen Materialien wie Polymeren ausgebildet, die weiter Polybenzoxazole (PBO), Benzocyclobuten (BCB), Polyimid, Lötmasken oder Ähnliches umfassen können. In alternativen Ausführungsformen werden die dielektrischen Schichten114 und118 aus anorganischem Material ausgebildet, etwa Siliziumoxid, Siliziumnitrid, Siliziumoxinitrid oder Ähnlichem. Des Weiteren können manche der dielektrischen Schichten114 und118 aus einer Verbindungsschicht bestehen, die mehrere Unterschichten umfasst, die aus unterschiedlichen Materialien ausgebildet sind. Eine beispielhafte dielektrische Schicht114 oder118 kann beispielsweise eine Siliziumoxid-Schicht und eine Siliziumnitrid-Schicht umfassen. - In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden jeder der Schichten der RDLs
116 und der dielektrischen Schichten118 das Ausbilden einer leeren Keimschicht (nicht gezeigt) mittels physikalischer Gasphasenabscheidung (PVD), das Ausbilden und Strukturieren eines Photoresist (nicht gezeigt), um einige Abschnitte der leeren Keimschicht zu bedecken, das Plattieren der RDLs in den Öffnungen in dem Photoresist und dann das Entfernen des Photoresist und das Ätzen der Abschnitte der Keimschicht, die vorher von dem entfernten Photoresist bedeckt waren. - Durchkontaktierungen
122 werden ausgebildet, um die Formmasse120 zu durchstoßen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung haben die Durchkontaktierungen122 obere Flächen, die plan mit der oberen Fläche120B der Formmasse120 sind, und untere Flächen, die plan mit der unteren Fläche120A der Formmasse120 sind. Die Durchkontaktierungen122 verbinden Vorderseiten-RDLs112 mit Rückseiten-RDLs116 elektrisch. Die Durchkontaktierungen122 können auch in körperlichem Kontakt mit den Vorderseiten-RDLs112 und den Rückseiten-RDLs116 sein. Die Durchkontaktierungen122 können ausgebildet werden, indem eine strukturierte Maske (nicht gezeigt) mit Öffnungen darin ausgebildet wird und Durchkontaktierungen122 in den Öffnungen in der strukturierten Maske plattiert werden. Die Durchkontaktierungen122 können Kupfer, Aluminium, Titan, Nicke, Palladium oder Legierungen daraus umfassen. - Die Durchkontaktierungen
122 können in der Nähe des Randbereichs des Gehäuses100 ausgebildet werden, wie in8 bis12 gezeigt ist, obwohl die Durchkontaktierungen122 auch an jedem anderen Ort des Gehäuses100 ausgebildet werden können. Die Durchkontaktierungen122 können an einem Ring ausgerichtet sein, der die Lasermarkierungs-Platte128 umgibt, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung. - Elektrische Anschlussteile
124 , die aus metallischen Materialien ausgebildet werden, die kein Lot sind, werden an der unteren Oberfläche des Gehäuses100 ausgebildet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfassen die elektrischen Anschlussteile124 Under-Bump-Metallurgien (UBMs) oder Metall-Anschlussstellen. In alternativen Ausführungsformen umfassen die elektrischen Anschlussteile124 Metallsäulen, etwa Kupfersäulen. In der Beschreibung sind die elektrischen Anschlussteile124 Metall-Anschlussstellen124 , obwohl sie andere Formen haben können. Die Metall-Anschlussstellen können Kupfer, Aluminium, Titan, Nickel, Palladium, Gold oder Mehrschicht-Strukturen daraus umfassen. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ragen, wie in1 gezeigt ist, die unteren Flächen der Metall-Anschlussstellen124 über die untere Fläche der unteren dielektrischen Schicht114 hinaus. In alternativen Ausführungsformen sind die unteren Flächen der Metall-Anschlussstellen124 koplanar mit der unteren Fläche der unteren dielektrischen Schicht114 . Lötbereiche126 können an den unteren Flächen der Metall-Anschlussstellen124 befestigt sein. - Auf der Rückseite des Vorrichtungs-Dies
102 werden leitende Einrichtungen, etwa RDLs116 (einschließlich Metallwegen, Metall-Anschlussstellen und Metall-Durchkontaktierungen) ausgebildet. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung gibt es mehrere Schichten von RDLs116 , die unter einander durch mehrere Durchkontaktierungen verbunden sind. In Übereinstimmung mit alternativen Ausführungsformen gibt es eine einzige Schicht von RDLs116 . - Bezieht man sich weiter auf
1 , so wird eine Metallplatte128 ausgebildet. Die Metallplatte128 wird nachfolgend als Lasermarkierungs-Platte bezeichnet, da sie verwendet wird, um Lasermarkierungen auszubilden. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird die Lasermarkierungs-Platte128 in der oberen Schicht der RDLs116 ausgebildet. In Übereinstimmung mit alternativen Ausführungsformen wird die Lasermarkierungs-Platte128 in einer RDL-Schicht ausgebildet, die sich von der oberen Schicht unterscheidet. Die Lasermarkierungs-Platte128 kann elektrisch erdfrei sein. Alternativ ist die Lasermarkierungs-Platte128 mit anderen leitenden Einrichtungen wie den RDLs116 und/oder den Durchkontaktierungen122 durch einen Metallweg144 , der Teil der RDLs116 ist, elektrisch verbunden. Die Lasermarkierungs-Platte128 kann beispielsweise mit der elektrischen Erde verbunden sein. Die Lasermarkierungs-Platte128 wird gleichzeitig mit den RDLs116 in der gleichen Metallschicht ausgebildet. - In einigen beispielhaften Ausführungsformen wird ein Abdichtring
130 ausgebildet, um die Lasermarkierungs-Platte128 zu umgeben, wobei der beispielhafte Abdichtring130 in8 gefunden werden kann. Wie in1 gezeigt ist, wird der Abdichtring130 in der gleichen Metallschicht ausgebildet wie die Lasermarkierungs-Platte128 . In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird der Abdichtring130 in einer einzigen Schicht der RDLs116 ausgebildet. In alternativen Ausführungsformen erstreckt sich der Abdichtring130 in mehrere Schichten der RDLs116 . Der Abdichtring130 kann elektrisch erdfrei sein und kann vollständig von Dielektrika umschlossen sein. In alternativen Ausführungsformen ist der Abdichtring130 mit anderen leitenden Einrichtungen elektrisch verbunden, etwa den RDLs116 und/oder den Durchkontaktierungen122 . Der Abdichtring130 kann gleichzeitig ausgebildet werden, wenn die Lasermarkierungs-Platte128 ausgebildet wird. Somit können der Abdichtring130 , die RDLs116 und die Lasermarkierungs-Platte128 aus dem gleichen Material ausgebildet werden und die gleiche Zusammensetzung haben. Alternativ wird kein Abdichtring ausgebildet, um die Lasermarkierungs-Platte128 zu umschließen. - In Übereinstimmung mit einigen Ausführungsformen liegen die unteren Flächen der Lasermarkierungs-Platte
128 und des Abdichtrings130 höher als die obere Fläche des Die-Befestigungs-Films110 und die obere Fläche120B der Formmasse120 . Eine der dielektrischen Schichten118 (als118A in1 bezeichnet) wird unter der Lasermarkierungs-Platte128 und dem Abdichtring130 ausgebildet, wobei die obere Fläche der entsprechenden dielektrischen Schicht118A die unteren Flächen der Lasermarkierungs-Platte128 berührt. Die untere Fläche der dielektrischen Schicht118A kann in Kontakt mit der oberen Fläche des Die-Befestigungs-Films110 und der oberen Fläche der Formmasse120 stehen. - Wie auch in
1 gezeigt ist, wird eine dielektrische Schicht131 ausgebildet. Der Boden der dielektrischen Schicht131 ist in Kontakt mit der oberen Fläche der dielektrischen Schicht118 . Des Weiteren ist die untere Fläche der dielektrischen Schicht131 auch in Kontakt mit den oberen Flächen der RDLs116 und der Lasermarkierungs-Platte128 . In Übereinstimmung mit einigen beispielhaften Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht131 aus einem Polymer ausgebildet und wird in der Beschreibung daher als Polymerschicht131 bezeichnet. Man beachte, dass die dielektrische Schicht131 auch aus einem Material, das kein Polymer ist, ausgebildet werden kann. Die beispielhaften Kandidatenmaterialien zum Ausbilden der Polymerschicht131 umfassen, sind aber nicht eingeschränkt auf, PBO, BCB, Polyimid und Ähnliches. - Bezieht man sich auf
2 , wird ein Band133 auf die Polymerschicht131 laminiert und kann an der Polymerschicht131 durch Warmhärten befestigt werden. Das Band133 kann Schutz und Verstärkung für die darunter liegende Gehäusestruktur bereitstellen. Das Band133 blockiert auch Licht, so dass es nicht in die darunter liegende Gehäusestruktur eindringen kann, was seine negativen Auswirkungen verringert. Das Band133 trägt auch dazu bei, Abblättern während des nachfolgenden Vereinzelungsverfahrens des Gehäuses zu verringern. In Übereinstimmung mit einigen Ausführungsformen können das Band133 und die Polymerschicht131 aus unterschiedlichen Materialien ausgebildet sein. - Mit Bezug auf
3 wird eine Lasermarkierung ausgeführt, um Lasermarkierungen132 in dem Band133 und der dielektrischen Schicht131 auszubilden, wobei die Lasermarkierungen132 die Gräben umfassen, die in dem Band133 und der dielektrischen Schicht131 ausgebildet werden. Die Lasermarkierung wird mittels eines Laserstrahls134 ausgeführt, der Teile des Bandes133 und der dielektrischen Schicht131 verbrennt und entfernt. In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung überlappen die verbrannten Teile des Bandes133 und der dielektrischen Schicht131 die Lasermarkierungs-Platte128 . Die Lasermarkierungs-Platte128 dient als Schutzschicht, wobei der Laserstrahl134 nicht fähig ist, die Lasermarkierungs-Platte128 zu durchbrechen, um die Schichten und Vorrichtungen unter der Lasermarkierungs-Platte128 zu beschädigen. Daher hat die Lasermarkierungs-Platte128 die Aufgabe, zu verhindern, dass der Laserstrahl134 die darunter liegenden Vorrichtungs-Dies102 und die darunter liegenden RDLs116 , wenn vorhanden, erreicht. - Die Lasermarkierungen
132 können Buchstaben, Zahlen, Figuren oder andere Symbole umfassen, die zum Zweck der Identifizierung verwendet werden können.8 zeigt beispielsweise einige beispielhafte Lasermarkierungen134 , die Buchstaben und Zahlen umfassen. Die Lasermarkierungen132 können verwendet werden, um das Produkt, die Herstellungsreihenfolge, die Partienummer des entsprechenden Gehäuses oder jede andere Information zu identifizieren, die verwendet wird, um das entsprechende Gehäuse zu verfolgen. Nach der Lasermarkierung werden einige Abschnitte der Lasermarkierungs-Platten128 durch die Gräben freigelegt, die die Lasermarkierungen132 bilden. -
4 zeigt das Entfernen einiger Abschnitte des Bandes133 und der dielektrischen Schicht131 , um die Metall-Anschlussstellen116' freizulegen, die Teil der RDLs116 sein können. Im Ergebnis werden Öffnungen136 in der dielektrischen Schicht131 und dem Band133 ausgebildet. In Übereinstimmung mit einigen beispielhaften Ausführungsformen wird das Ausbilden der Öffnungen136 erreicht, indem das Band133 und die dielektrischen Schichten118 mittels eines Laserstrahls gebrannt werden. In Übereinstimmung mit alternativen Ausführungsformen werden die Öffnungen136 durch ein Photolithographieverfahren ausgebildet, bei dem das Band133 und die dielektrische Schicht131 geätzt werden. Bei der sich ergebenden Struktur können die unteren Flächen der Öffnungen136 und der Lasermarkierungen132 im Wesentlichen koplanar sein, das heißt, auf der gleichen Ebene liegen wie die oberen Flächen der Lasermarkierungs-Platte128 und der RDL-Anschlussstellen116' . -
5 zeigt das Ausbilden von Lötbereichen138 . In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung wird ein Lötkugel-Anordnungsschritt ausgeführt, um Lötkugeln in die Öffnungen136 (3 ) zu tropfen, gefolgt von einem Aufschmelzverfahren, um die Lötkugeln aufzuschmelzen, um Lötbereiche138 auszubilden. Die Lötbereiche138 umfassen Abschnitte, die die oberen Flächen der RDL-Anschlussstellen116' berühren, und können auch einige Abschnitte außerhalb der Öffnungen136 umfassen. In alternativen Ausführungsformen wird der Ausbildungsschritt der Lötbereiche übersprungen. Stattdessen wird das Lötmittel, das verwendet wird, um die Lötbereiche138' (6 ) auszubilden, durch die Lötbereiche bereitgestellt, die an der Gehäusekomponente200 befestigt sind, wie in6 gezeigt ist. -
6 zeigt das Bonden eines Gehäuses200 mit dem Gehäuse100 . In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Gehäuse200 ein Gehäusesubstrat202 und (einen) Vorrichtungs-Die(s)204 , die mit dem Gehäusesubstrat202 gebondet sind. Das Bonden der Vorrichtungs-Dies204 mit dem Gehäusesubstrat202 kann durch Drahtbonden, Flip-Chip-Bonden oder Ähnliches erreicht werden. In Übereinstimmung mit einigen beispielhaften Ausführungsformen umfassen die Vorrichtungs-Dies204 Speicher-Dies, etwa statische RAM-(SRAM)-Dies, dynamische RAM-(DRAM)-Dies oder Ähnliches. - Bei dem Bonding-Verfahren werden die Lötbereiche
138 , wie in5 gezeigt ist, aufgeschmolzen, um Lötbereiche138' wie in6 auszubilden. Nach dem Bonding-Verfahren gibt es eine Lücke zwischen dem Gehäuse200 und dem Gehäuse100 und die Lasermarkierungen132 sind gegenüber der Lücke freigelegt. - Mit Bezug auf
7 wird, in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung, nach dem Bonden des Gehäuses200 , eine Unterfüllung140 in die Lücke zwischen dem Gehäuse100 und dem Gehäuse200 gefüllt. In diesen Ausführungsformen werden die Gräben der Lasermarkierung132 (4 ) auch mit der Unterfüllung140 gefüllt. Somit werden die Abschnitte der Unterfüllung140 in den Gräben der Lasermarkierung132 alternativ als Lasermarkierungen132' bezeichnet. Die Lasermarkierungen132' können sich von der oberen Fläche des Bandes133 zu der oberen Fläche der Lasermarkierungs-Platte128 erstrecken. Des Weiteren können die Lasermarkierungen132' in körperlichem Kontakt mit der oberen Fläche der Lasermarkierungs-Platte128 stehen. In alternativen Ausführungsformen wird keine Unterfüllung in die Lücke zwischen den Gehäusen100 und200 gefüllt, und somit bleiben in dem endgültigen Gehäuse (beispielsweise zum Zeitpunkt, an dem das Gehäuse verwendet und angeschaltet wird) die Lasermarkierungen132 Gräben (man beziehe sich auf6 ). In diesen Ausführungsformen können einige Abschnitte der Lasermarkierungs-Platte128 durch die Lasermarkierungen132 der Luft ausgesetzt sein. - In dem Gehäuse, wie es in
7 gezeigt ist, kann die Lasermarkierungs-Platte128 vollständig von Dielektrika einschließlich der dielektrischen Schichten118 und131 sowie der Unterfüllung140 umschlossen sein und in Kontakt mit ihnen stehen. -
8 zeigt eine Draufsicht des Gehäuses100 , in Übereinstimmung mit einigen Ausführungsformen. Wie in8 gezeigt ist, können die Lasermarkierungen132 die Lasermarkierungs-Platte128 überlappen, wobei alle Lasermarkierungen132 auf der Lasermarkierungs-Platte128 ausgebildet sind. Der Abdichtring130 wird in Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung ausgebildet und bildet einen Ring, der die Lasermarkierungs-Platte128 umgibt. In einigen beispielhaften Ausführungsformen gibt es mehrere getrennte Lasermarkierungs-Platten128 , die körperlich voneinander getrennt sind. Die getrennten Lasermarkierungs-Platten128 können auch in Übereinstimmung mit einigen Ausführungsformen voneinander elektrisch isoliert sein. Die Größen der Lasermarkierungs-Platten128 können abhängig von der Größe des Gehäuses100 und der angestrebten Größen der Lasermarkierungen132 gewählt sein. Die Länge „a” und die Breite „b” der Lasermarkierungs-Platten kann beispielsweise im Bereich von etwa 1 mm bis etwa 5 mm liegen und die Abstände „S” zwischen benachbarten Lasermarkierungs-Platten128 kann größer als etwa 500 μm sein. Man beachte jedoch, dass die Werte, die in der Beschreibung angegeben sind, nur Beispiele sind und auf andere Werte geändert werden können. - In Übereinstimmung mit einigen beispielhaften Ausführungsformen ist, wie in
7 und8 gemeinsam gezeigt ist, jeder Teil der getrennten Lasermarkierungs-Platten128 vollständig in Dielektrika eingeschlossen, wobei in diesen beispielhaften Ausführungsformen keine Oberfläche der getrennten Lasermarkierungs-Platten128 in Kontakt mit leitenden Materialien steht. Die untere Fläche und die Seitenwand-Flächen der getrennten Lasermarkierungs-Platten128 sind beispielsweise in Kontakt mit den dielektrischen Schichten118 , wie in7 gezeigt ist. Die oberen Flächen der getrennten Lasermarkierungs-Platten128 sind in Kontakt mit der Polymerschicht131 . Des Weiteren sind einige Abschnitte der oberen Flächen der getrennten Lasermarkierungs-Platten128 in Kontakt mit der Unterfüllung140 , etwa in der Ausführungsform in7 , oder mit Luft, wie in der Ausführungsform in6 . - Während der Lasermarkierung wird Wärme erzeugt und führt dazu, dass die dielektrischen Schichten um die Lasermarkierungs-Platten
128 unerwünscht gebrannt werden, was zu Deformationen der dielektrischen Schichten118 und der RDLs116 sowie zu anderen Problemen mit der Zuverlässigkeit führt. Somit ist es wünschenswert, die Wärme, die in den Lasermarkierungs-Platten128 erzeugt wird, schnell zu anderen Bereichen und Einrichtungen abzuleiten, so dass die Temperatur der Lasermarkierungs-Platten128 unter der Brenn-/Deformationstemperatur der Schichten118 ,131 und133 gehalten wird. Der Abdichtring130 kann in einigen Ausführungsformen Wärme ableiten. Um die Wirksamkeit der Wärmeableitung zu verbessern, kann der Abdichtring130 eine größere Breite W1 haben, die beispielsweise größer als etwa 20 μm ist, um einen niedrigen Wärmewiderstand bereitzustellen, so dass ein überhitzter Abschnitt des Abdichtrings130 die Wärme schnell zu anderen Abschnitten des Abdichtrings130 ableiten kann. In alternativen Ausführungsformen wird kein Abdichtring130 ausgebildet. - Des Weiteren sind, um die Wirksamkeit der Wärmeableitung zu verbessern, einige oder alle der Lasermarkierungs-Platten
128 unter einander durch Metallwege142 verbunden, wie in den Ausführungsformen, die in9 gezeigt sind. Demnach kann, wenn Lasermarkierung ausgeführt wird, um (eine) Lasermarkierung(en)132 über einer der Lasermarkierungs-Platten128 auszubilden, die Wärme zu benachbarten Lasermarkierungs-Platten128 abgeleitet werden. In Übereinstimmung mit einigen beispielhaften Ausführungsformen ist die Breite W2 der Metallwege142 größer als etwa 20 μm oder etwa 100 μm oder mehr, um eine bessere Wärmeableitung bereitzustellen. Die Breit W2 ist weiter kleiner als die Breite b der Lasermarkierungs-Platten128 . - Zusätzlich zu den Metallwegen
142 können zusätzliche Metallwege144 ausgebildet werden, um Wärme weiter zu angrenzenden Einrichtungen abzuleiten. Die Metallwege144 verbinden beispielsweise, wie in9 gezeigt ist, die Metallplatten128 mit einigen Durchkontaktierungen122 (als122A bezeichnet), so dass während des Lasermarkierungs-Verfahrens die Durchkontaktierungen122A als Wärmesenken dienen, um dazu beizutragen, die Temperatur der Lasermarkierungs-Platten128 zu senken. Die beispielhaften Metallwege144 können auch in7 gefunden werden, die zeigt, dass eine der Lasermarkierungs-Platten128 mit der Durchkontaktierung122A verbunden ist. In Übereinstimmung mit einigen Ausführungsformen ist die Durchkontaktierung122A mit der elektrischen Erde verbunden. In alternativen Ausführungsformen ist die Durchkontaktierung122A eine Signal-Durchkontaktierung, die verwendet wird, um sich langsam ändernde Signale zu übertragen (mit einer niedrigen Frequenz, die beispielsweise niedriger als etwa 1 MHz oder 1 KHz ist). - In den
8 und9 werden die Lasermarkierungs-Platten128 und die Lasermarkierungen132 direkt über dem Vorrichtungs-Die102 ausgebildet und überlappen ihn. In alternativen Ausführungsformen sind, wie in10 gezeigt ist, die auch eine Draufsicht des Gehäuses100 zeigt, die Lasermarkierungs-Platten128 und die Lasermarkierungen132 nicht an dem Vorrichtungs-Die102 ausgerichtet. In diesen Ausführungsformen ist es aufgrund des vergrößerten Abstands zwischen den Lasermarkierungs-Platten128 und dem Vorrichtungs-Die102 weniger wahrscheinlich, dass Wärme, die von den Lasermarkierungs-Platten128 abgeleitet wird, den Vorrichtungs-Die102 negativ beeinflusst. -
11 und12 zeigen die Draufsichten von Gehäusen100 in Übereinstimmung mit zusätzlichen Ausführungsformen, wobei die Lasermarkierungs-Platte128 eine große Lasermarkierungs-Platte ist, die eine erhebliche Fläche des Gehäuses100 abdeckt, wobei eine Lasermarkierungs-Platte128 mehrere Lasermarkierungen132 aufweisen kann, die darauf ausgebildet sind. Wie in11 gezeigt ist, kann die Lasermarkierungs-Platte128 eine massive Metallplatte in diesen Ausführungsformen sein. In den Ausführungsformen, die in12 gezeigt sind, gibt es wieder eine einzige Lasermarkierungs-Platte128 , wobei mehrere Schlitze146 in der Lasermarkierungs-Platte128 ausgebildet sind. Die Schlitze146 durchstoßen die Lasermarkierungs-Platte128 . Die mehreren Schlitze146 tragen dazu bei, die Spannungen in dem Gehäuse100 zu verringern, wobei die Spannungen aufgrund des Unterschieds der Wärmeausdehnungskoeffizienten (CTEs) der Lasermarkierungs-Platte128 und der sie umgebenden Dielektrika118 ,131 und140 erzeugt werden. Die Ausführungsformen in11 und12 haben die vorteilhafte Eigenschaft einer guten Wärmeableitung in den Lasermarkierungen aufgrund der großen Fläche der Lasermarkierungs-Platte128 . - Die Fläche der Lasermarkierungs-Platte
128 und der Schlitze146 kann so angepasst werden, dass die Metalldichte in der Metallschicht der Lasermarkierungs-Platte128 nicht zu hoch ist. Die Metalldichte ist das Verhältnis der Gesamtfläche aller Metalleinrichtungen (einschließlich der RDLs116 und der Lasermarkierungs-Platte128 ) geteilt durch die Fläche des Gehäuses100 . In einigen beispielhaften Ausführungsformen wird die Metalldichte so gesteuert, dass sie niedriger als etwa 50 Prozent ist. - Die Ausführungsformen der vorliegenden Offenbarung haben mehrere vorteilhafte Eigenschaften. Indem die Lasermarkierungs-Platten ausgebildet werden, wird die Tiefe der Lasermarkierungen durch die Lasermarkierungs-Platten gesteuert. Die Vorrichtungs-Dies und die Umverteilungsleitungen in den Gehäusen sind von voraussichtlichen Schäden geschützt, die von der Lasermarkierung erzeugt werden. Die Ausführungsformen der vorliegenden Offenbarung führen nicht zu zusätzlichen Herstellungskosten, da die Lasermarkierungs-Platten zur gleichen Zeit ausgebildet werden können, an der die Umverteilungsleitungen des Gehäuses ausgebildet werden.
- In Übereinstimmung mit einigen Ausführungsformen der vorliegenden Offenbarung umfasst ein Gehäuse einen Vorrichtungs-Die, eine Formmasse, in der der Vorrichtungs-Die gegossen wird, und mehrere Umverteilungsleitungen, die über dem Vorrichtungs-Die und der Formmasse liegen. Eine Lasermarkierungs-Platte ist koplanar mit einer der mehreren Umverteilungsleitungen, wobei die Lasermarkierungs-Platte und die eine der mehreren Umverteilungsleitungen aus dem gleichen leitenden Material ausgebildet sind. Ein Band ist über der Polymerschicht befestigt. Eine Lasermarkierung durchstößt das Band und die Polymerschicht. Die Lasermarkierung erstreckt sich zu einer oberen Fläche der Lasermarkierungs-Platte.
- In Übereinstimmung mit alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Gehäuse ein erstes Gehäuse, das mindestens eine erste dielektrische Schicht aufweist, mehrere erste Umverteilungsleitungen in der mindestens einen ersten dielektrischen Schicht, einen Vorrichtungs-Die über den mehreren ersten Umverteilungsleitungen und mit ihnen elektrisch verbunden, eine Formmasse, in der der Vorrichtungs-Die gegossen ist, eine Durchkontaktierung, die die Formmasse durchstößt, mindestens eine zweite dielektrische Schicht über dem Vorrichtungs-Die, und mehrere zweite Umverteilungsleitungen in der mindestens einen zweiten dielektrischen Schicht. Eine der mehreren zweiten Umverteilungsleitungen ist mit einer der mehreren ersten Umverteilungsleitungen über die Durchkontaktierung elektrisch verbunden. Das Gehäuse umfasst weiter eine Metallplatte, die in der mindestens einen zweiten dielektrischen Schicht liegt, wobei die Metallplatte mit der Durchkontaktierung verbunden ist, eine dritte dielektrische Schicht, die über der mindestens einen zweiten dielektrischen Schicht liegt, eine Lasermarkierung, die sich von einer oberen Fläche der dritten dielektrischen Schicht zu einer oberen Fläche der Metallplatte erstreckt, und ein zweites Gehäuse über dem ersten Gehäuse und mit ihm gebondet.
- In Übereinstimmung mit noch alternativen Ausführungsformen der vorliegenden Offenbarung umfasst ein Verfahren das Ausbilden eines Gehäuses, das mindestens eine erste dielektrische Schicht, mehrere erste Umverteilungsleitungen in der mindestens einen ersten dielektrischen Schicht, einen Vorrichtungs-Die über den mehreren ersten Umverteilungsleitungen und elektrisch mit ihnen verbunden, eine Formmasse, in der der Vorrichtungs-Die gegossen ist, eine Durchkontaktierung, die die Formmasse durchstößt, mindestens eine zweite dielektrische Schicht über dem Vorrichtungs-Die, mehrere zweite Umverteilungsleitungen in der mindestens einen zweiten dielektrischen Schicht, wobei die mehreren zweiten Umverteilungsleitungen mit den mehreren ersten Umverteilungsleitungen über die Durchkontaktierung elektrisch verbunden sind, und eine Metall-Anschlussstelle in der mindestens einen zweiten dielektrischen Schicht umfasst. Eine Polymerschicht wird ausgebildet, die über der mindestens einen zweiten dielektrischen Schicht liegt, und ein Band wird über der Polymerschicht befestigt. Das Verfahren umfasst weiter das Ausführen einer Lasermarkierung, um eine Lasermarkierung in der Polymerschicht und dem Band auszubilden, wobei Abschnitte der Metallplatte gegenüber der Lasermarkierung freigelegt werden.
- Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Gehäuse, das Folgendes umfasst: ein erstes Gehäuse, das Folgendes umfasst: einen Vorrichtungs-Die; eine Formmasse, in der der Vorrichtungs-Die gegossen ist; mehrere Umverteilungsleitungen, die über dem Vorrichtungs-Die und der Formmasse liegen; eine Lasermarkierungs-Platte, die mit einer der mehreren Umverteilungsleitungen koplanar ist, wobei die Lasermarkierungs-Platte und die eine der mehreren Umverteilungsleitungen aus einem gleichen leitenden Material ausgebildet sind; eine Polymerschicht über der Lasermarkierungs-Platte und den mehreren Umverteilungsleitungen; ein Band über der Polymerschicht; und eine Lasermarkierung, die das Band und die Polymerschicht durchstößt, wobei die Lasermarkierung sich zu einer oberen Fläche der Lasermarkierungs-Platte erstreckt.
- Gehäuse nach Anspruch 1, das weiter Folgendes umfasst: eine Durchkontaktierung, die die Formmasse durchstößt; und einen Metallweg, der die Lasermarkierungs-Platte mit der Durchkontaktierung verbindet.
- Gehäuse nach Anspruch 2, wobei die Durchkontaktierung elektrisch geerdet ist.
- Gehäuse nach einem der vorangegangenen Ansprüche, wobei die Lasermarkierung Gräben umfasst, die in der Polymerschicht und dem Band ausgebildet sind, und wobei das Gehäuse weiter Folgendes umfasst: ein zweites Gehäuse über dem ersten Gehäuse; einen Lötbereich, der das erste Gehäuse mit dem zweiten Gehäuse bondet; und eine Unterfüllung in einer Lücke zwischen dem ersten Gehäuse und dem zweiten Gehäuse, wobei ein Abschnitt der Unterfüllung, der in den Gräben in der Polymerschicht und dem Band angeordnet ist, die Lasermarkierung bildet.
- Gehäuse nach einem der vorangegangenen Ansprüche, das weiter Folgendes umfasst: eine zusätzliche Lasermarkierungs-Platte; eine zusätzliche Lasermarkierung, die das Band und die Polymerschicht durchstößt, wobei die zusätzliche Lasermarkierung sich zu einer oberen Fläche der zusätzlichen Lasermarkierungs-Platte erstreckt; und einen Metallweg, der die Lasermarkierungs-Platte und die zusätzliche Lasermarkierungs-Platte verbindet, wobei der Metallweg schmaler als die Lasermarkierungs-Platte und die zusätzliche Lasermarkierung ist.
- Gehäuse nach einem der vorangegangenen Ansprüche, wobei die Lasermarkierungs-Platte mehrere Schlitze darin umfasst, wobei die mehreren Schlitze die Lasermarkierungs-Platte durchstoßen.
- Gehäuse nach einem der vorangegangenen Ansprüche, wobei sowohl die Lasermarkierungs-Platte als auch die Lasermarkierung gegenüber dem Vorrichtungs-Die verschoben sind.
- Gehäuse, das Folgendes umfasst: ein erstes Gehäuse, das Folgendes umfasst: mindestens eine erste dielektrische Schicht; mehrere erste Umverteilungsleitungen in der mindestens einen ersten dielektrischen Schicht; einen Vorrichtungs-Die über den mehreren ersten Umverteilungsleitungen und mit ihnen elektrisch verbunden; eine Formmasse, in der der Vorrichtungs-Die gegossen ist; eine Durchkontaktierung, die die Formmasse durchstößt; mindestens eine zweite dielektrische Schicht über dem Vorrichtungs-Die; mehrere zweite Umverteilungsleitungen in der mindestens einen zweiten dielektrischen Schicht, wobei eine der mehreren zweiten Umverteilungsleitungen mit einer der mehreren ersten Umverteilungsleitungen über die Durchkontaktierung elektrisch verbunden ist; eine Metallplatte in der mindestens einen zweiten dielektrischen Schicht, wobei die Metallplatte mit der Durchkontaktierung verbunden ist; eine dritte dielektrische Schicht, die über der mindestens einen zweiten dielektrischen Schicht liegt; und eine Lasermarkierung, die sich von einer oberen Fläche der dritten dielektrischen Schicht zu einer oberen Fläche der Metallplatte erstreckt; und ein zweites Gehäuse, das über dem ersten Gehäuse liegt und mit ihm gebondet ist.
- Gehäuse nach Anspruch 8, das weiter Folgendes umfasst: eine Unterfüllung in einer Lücke zwischen dem ersten Gehäuse und dem zweiten Gehäuse, wobei ein Abschnitt der Unterfüllung die Lasermarkierung füllt.
- Gehäuse nach Anspruch 9, wobei die Unterfüllung in körperlichem Kontakt mit einer oberen Fläche der Metallplatte ist.
- Gehäuse nach einem der Ansprüche 8 bis 10, wobei die Metallplatte elektrisch geerdet ist.
- Gehäuse nach einem der Ansprüche 8 bis 10, das weiter ein Band umfasst, das über der dritten dielektrischen Schicht liegt, wobei die Lasermarkierung das Band durchstößt.
- Gehäuse nach Anspruch 12, wobei das Band und die dielektrische Schicht aus unterschiedlichen Materialien ausgebildet sind.
- Gehäuse nach einem der Ansprüche 8 bis 13, das weiter einen Abdichtring umfasst, der die Metall-Anschlussstelle umgibt, wobei der Abdichtring und die Metall-Anschlussstelle in einer gleichen Metallschicht liegen und wobei der Abdichtring elektrisch erdfrei ist.
- Verfahren, das Folgendes umfasst: Ausbilden eines ersten Gehäuses, das Folgendes umfasst: mindestens eine erste dielektrische Schicht; mehrere erste Umverteilungsleitungen in der mindestens einen ersten dielektrischen Schicht; einen Vorrichtungs-Die über den mehreren ersten Umverteilungsleitungen und elektrisch mit ihnen verbunden; eine Formmasse, in der der Vorrichtungs-Die gegossen ist; eine Durchkontaktierung, die die Formmasse durchstößt; mindestens eine zweite dielektrische Schicht über dem Vorrichtungs-Die; mehrere zweite Umverteilungsleitungen in der mindestens einen zweiten dielektrischen Schicht, wobei die mehreren zweiten Umverteilungsleitungen mit den mehreren ersten Umverteilungsleitungen über die Durchkontaktierung elektrisch verbunden sind; und eine Metallplatte in der mindestens einen zweiten dielektrischen Schicht; Ausbilden einer Polymerschicht, die über der mindestens einen zweiten dielektrischen Schicht liegt; Befestigen eines Bandes über der Polymerschicht; und Ausführen einer Lasermarkierung, um eine Lasermarkierung in der Polymerschicht und dem Band auszubilden, wobei Abschnitte der Metallplatte gegenüber der Lasermarkierung freigelegt werden.
- Verfahren nach Anspruch 15, das weiter Folgendes umfasst: Ausbilden von Öffnungen in der Polymerschicht und dem Band, um mehrere Metallplatten freizulegen; und Ausbilden von Lötbereichen, die sich in die Öffnungen erstrecken, um mit den mehreren Metallplatten verbunden zu werden.
- Verfahren nach Anspruch 15 oder 16, das weiter Folgendes umfasst: Bonden eines zweiten Gehäuses mit dem ersten Gehäuse; und Füllen einer Unterfüllung in eine Lücke zwischen dem ersten Gehäuse und dem zweiten Gehäuse, wobei die Unterfüllung in der Lasermarkierung angeordnet ist.
- Verfahren nach Anspruch 17, wobei die Unterfüllung in körperlichem Kontakt mit der Metallplatte ist.
- Verfahren nach einem der Ansprüche 15 bis 18, wobei die Metallplatte einen Laserstrahl anhält, der bei der Lasermarkierung verwendet wird.
- Verfahren nach einem der Ansprüche 15 bis 18, wobei die Metallplatte mit der Durchkontaktierung über metallische Einrichtungen elektrisch verbunden ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201462005692P | 2014-05-30 | 2014-05-30 | |
US62/005,692 | 2014-05-30 | ||
US14/486,353 | 2014-09-15 | ||
US14/486,353 US9589900B2 (en) | 2014-02-27 | 2014-09-15 | Metal pad for laser marking |
Publications (2)
Publication Number | Publication Date |
---|---|
DE102014114630A1 true DE102014114630A1 (de) | 2015-12-03 |
DE102014114630B4 DE102014114630B4 (de) | 2021-03-25 |
Family
ID=54481200
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102014114630.1A Active DE102014114630B4 (de) | 2014-05-30 | 2014-10-09 | Metall-Platte für Lasermarkierung |
Country Status (4)
Country | Link |
---|---|
US (2) | US9589900B2 (de) |
KR (1) | KR101667115B1 (de) |
CN (1) | CN105321912B (de) |
DE (1) | DE102014114630B4 (de) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9679842B2 (en) * | 2014-10-01 | 2017-06-13 | Mediatek Inc. | Semiconductor package assembly |
KR102274742B1 (ko) * | 2014-10-06 | 2021-07-07 | 삼성전자주식회사 | 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치 |
KR20170044919A (ko) * | 2015-10-16 | 2017-04-26 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
US20170178990A1 (en) * | 2015-12-17 | 2017-06-22 | Intel Corporation | Through-mold structures |
US20170338204A1 (en) * | 2016-05-17 | 2017-11-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Device and Method for UBM/RDL Routing |
US10211161B2 (en) * | 2016-08-31 | 2019-02-19 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure having a protection layer |
KR102052900B1 (ko) * | 2016-10-04 | 2019-12-06 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
DE102017126028B4 (de) | 2017-06-30 | 2020-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gehäuse und Herstellungsverfahren mit einem Trennfilm als Isolierfilm |
US10170341B1 (en) * | 2017-06-30 | 2019-01-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Release film as isolation film in package |
US11201142B2 (en) * | 2017-07-27 | 2021-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package, package on package structure and method of froming package on package structure |
US10522526B2 (en) * | 2017-07-28 | 2019-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | LTHC as charging barrier in InFO package formation |
KR101982054B1 (ko) * | 2017-08-10 | 2019-05-24 | 삼성전기주식회사 | 팬-아웃 반도체 패키지 |
US10074618B1 (en) * | 2017-08-14 | 2018-09-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure and manufacturing method thereof |
US10741466B2 (en) | 2017-11-17 | 2020-08-11 | Infineon Technologies Ag | Formation of conductive connection tracks in package mold body using electroless plating |
US10777536B2 (en) | 2017-12-08 | 2020-09-15 | Infineon Technologies Ag | Semiconductor package with air cavity |
US10700008B2 (en) * | 2018-05-30 | 2020-06-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Package structure having redistribution layer structures |
US11114407B2 (en) * | 2018-06-15 | 2021-09-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated fan-out package and manufacturing method thereof |
KR102554017B1 (ko) * | 2018-10-02 | 2023-07-11 | 삼성전자주식회사 | 반도체 패키지 |
KR102543185B1 (ko) * | 2018-10-08 | 2023-06-14 | 삼성전자주식회사 | 반도체 패키지 |
TWI695472B (zh) * | 2018-11-07 | 2020-06-01 | 欣興電子股份有限公司 | 晶片封裝結構及其製造方法 |
US10867947B2 (en) * | 2018-11-29 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor packages and methods of manufacturing the same |
US10796981B1 (en) | 2019-04-04 | 2020-10-06 | Infineon Technologies Ag | Chip to lead interconnect in encapsulant of molded semiconductor package |
US11133281B2 (en) | 2019-04-04 | 2021-09-28 | Infineon Technologies Ag | Chip to chip interconnect in encapsulant of molded semiconductor package |
CN112018052A (zh) | 2019-05-31 | 2020-12-01 | 英飞凌科技奥地利有限公司 | 具有可激光活化模制化合物的半导体封装 |
US11342282B2 (en) * | 2020-02-21 | 2022-05-24 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package including a reinforcement structure on an electronic component and method of manufacturing the same |
US11587800B2 (en) | 2020-05-22 | 2023-02-21 | Infineon Technologies Ag | Semiconductor package with lead tip inspection feature |
KR20220027333A (ko) | 2020-08-26 | 2022-03-08 | 삼성전자주식회사 | 반도체 패키지 및 이의 제조 방법 |
KR20220070877A (ko) | 2020-11-23 | 2022-05-31 | 삼성전자주식회사 | 반도체 패키지 |
KR20230041860A (ko) * | 2021-09-17 | 2023-03-27 | 삼성전자주식회사 | 반도체 패키지 |
CN115000270B (zh) * | 2022-06-16 | 2023-12-01 | 惠州华星光电显示有限公司 | 光源模组及显示装置 |
Family Cites Families (55)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6121067A (en) * | 1998-02-02 | 2000-09-19 | Micron Electronics, Inc. | Method for additive de-marking of packaged integrated circuits and resulting packages |
KR100266138B1 (ko) * | 1998-06-24 | 2000-09-15 | 윤종용 | 칩 스케일 패키지의 제조 방법 |
JP3644859B2 (ja) * | 1999-12-02 | 2005-05-11 | 沖電気工業株式会社 | 半導体装置 |
US6909054B2 (en) | 2000-02-25 | 2005-06-21 | Ibiden Co., Ltd. | Multilayer printed wiring board and method for producing multilayer printed wiring board |
TW457545B (en) * | 2000-09-28 | 2001-10-01 | Advanced Semiconductor Eng | Substrate to form electronic package |
JP2002134660A (ja) * | 2000-10-26 | 2002-05-10 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
US7053495B2 (en) | 2001-09-17 | 2006-05-30 | Matsushita Electric Industrial Co., Ltd. | Semiconductor integrated circuit device and method for fabricating the same |
JP3670634B2 (ja) | 2001-09-17 | 2005-07-13 | 松下電器産業株式会社 | 半導体集積回路装置及びその製造方法 |
JP3989869B2 (ja) | 2003-04-14 | 2007-10-10 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
DE10320646A1 (de) | 2003-05-07 | 2004-09-16 | Infineon Technologies Ag | Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben |
US7944064B2 (en) | 2003-05-26 | 2011-05-17 | Casio Computer Co., Ltd. | Semiconductor device having alignment post electrode and method of manufacturing the same |
JP2007220870A (ja) | 2006-02-16 | 2007-08-30 | Casio Comput Co Ltd | 半導体基板および半導体素子の製造方法 |
CN100543953C (zh) | 2003-10-06 | 2009-09-23 | 日本电气株式会社 | 电子器件及其制造方法 |
US6927498B2 (en) * | 2003-11-19 | 2005-08-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Bond pad for flip chip package |
JP4467318B2 (ja) | 2004-01-28 | 2010-05-26 | Necエレクトロニクス株式会社 | 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法 |
US7928591B2 (en) | 2005-02-11 | 2011-04-19 | Wintec Industries, Inc. | Apparatus and method for predetermined component placement to a target platform |
KR20070051038A (ko) | 2005-11-14 | 2007-05-17 | 삼성전자주식회사 | 식별 마크를 갖는 반도체 소자 |
TWI311369B (en) * | 2006-03-24 | 2009-06-21 | Advanced Semiconductor Eng | Method for fabricating identification code on a substrate |
KR100809726B1 (ko) | 2007-05-14 | 2008-03-06 | 삼성전자주식회사 | 얼라인 마크, 상기 얼라인 마크를 구비하는 반도체 칩,상기 반도체 칩을 구비하는 반도체 패키지 및 상기 반도체칩과 상기 반도체 패키지의 제조방법들 |
US7619901B2 (en) | 2007-06-25 | 2009-11-17 | Epic Technologies, Inc. | Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system |
KR100878933B1 (ko) | 2007-06-26 | 2009-01-19 | 삼성전기주식회사 | 웨이퍼 레벨 패키지 및 그 제조 방법 |
TWI339432B (en) * | 2007-08-13 | 2011-03-21 | Ind Tech Res Inst | Magnetic shielding package structure of a magnetic memory device |
KR20100094504A (ko) * | 2007-12-10 | 2010-08-26 | 에이저 시스템즈 인크 | 상부 금속층을 이용하는 칩 식별 |
JP2009170476A (ja) * | 2008-01-11 | 2009-07-30 | Panasonic Corp | 半導体装置および半導体装置の製造方法 |
US7884472B2 (en) * | 2008-03-20 | 2011-02-08 | Powertech Technology Inc. | Semiconductor package having substrate ID code and its fabricating method |
JP5363034B2 (ja) | 2008-06-09 | 2013-12-11 | ラピスセミコンダクタ株式会社 | 半導体基板、及びその製造方法 |
US8350377B2 (en) * | 2008-09-25 | 2013-01-08 | Wen-Kun Yang | Semiconductor device package structure and method for the same |
US8237257B2 (en) | 2008-09-25 | 2012-08-07 | King Dragon International Inc. | Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same |
CN101740551A (zh) * | 2008-11-21 | 2010-06-16 | 育霈科技股份有限公司 | 用于半导体元件的叠层晶粒封装结构及其方法 |
US8354304B2 (en) | 2008-12-05 | 2013-01-15 | Stats Chippac, Ltd. | Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant |
US9082806B2 (en) | 2008-12-12 | 2015-07-14 | Stats Chippac, Ltd. | Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP |
US8168529B2 (en) * | 2009-01-26 | 2012-05-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Forming seal ring in an integrated circuit die |
US7943423B2 (en) | 2009-03-10 | 2011-05-17 | Infineon Technologies Ag | Reconfigured wafer alignment |
US20100283138A1 (en) * | 2009-05-06 | 2010-11-11 | Analog Devices, Inc. | Nickel-Based Bonding of Semiconductor Wafers |
TWI405306B (zh) | 2009-07-23 | 2013-08-11 | Advanced Semiconductor Eng | 半導體封裝件、其製造方法及重佈晶片封膠體 |
JP5342960B2 (ja) * | 2009-08-17 | 2013-11-13 | ラピスセミコンダクタ株式会社 | 半導体装置の製造方法及び半導体装置 |
TWI501376B (zh) | 2009-10-07 | 2015-09-21 | Xintec Inc | 晶片封裝體及其製造方法 |
US8169065B2 (en) * | 2009-12-22 | 2012-05-01 | Epic Technologies, Inc. | Stackable circuit structures and methods of fabrication thereof |
US8349658B2 (en) | 2010-05-26 | 2013-01-08 | Stats Chippac, Ltd. | Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe |
US8361842B2 (en) | 2010-07-30 | 2013-01-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Embedded wafer-level bonding approaches |
US8928159B2 (en) | 2010-09-02 | 2015-01-06 | Taiwan Semiconductor Manufacturing & Company, Ltd. | Alignment marks in substrate having through-substrate via (TSV) |
US8466544B2 (en) | 2011-02-25 | 2013-06-18 | Stats Chippac, Ltd. | Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP |
JP2012209635A (ja) * | 2011-03-29 | 2012-10-25 | Seiko Instruments Inc | 接合ガラスの切断方法、パッケージの製造方法、パッケージ、圧電振動子、発振器、電子機器及び電波時計 |
US9000584B2 (en) * | 2011-12-28 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaged semiconductor device with a molding compound and a method of forming the same |
US9401308B2 (en) | 2013-03-12 | 2016-07-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging devices, methods of manufacture thereof, and packaging methods |
JP5696076B2 (ja) | 2012-03-21 | 2015-04-08 | 株式会社東芝 | 半導体装置の検査装置及び半導体装置の検査方法 |
US8563403B1 (en) | 2012-06-27 | 2013-10-22 | International Business Machines Corporation | Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last |
US20140057394A1 (en) * | 2012-08-24 | 2014-02-27 | Stmicroelectronics Pte Ltd. | Method for making a double-sided fanout semiconductor package with embedded surface mount devices, and product made |
KR20140038116A (ko) | 2012-09-20 | 2014-03-28 | 제이앤제이 패밀리 주식회사 | Le d 램프 |
US9385102B2 (en) * | 2012-09-28 | 2016-07-05 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package |
US9721920B2 (en) | 2012-10-19 | 2017-08-01 | Infineon Technologies Ag | Embedded chip packages and methods for manufacturing an embedded chip package |
US20140175657A1 (en) * | 2012-12-21 | 2014-06-26 | Mihir A. Oka | Methods to improve laser mark contrast on die backside film in embedded die packages |
US9343386B2 (en) * | 2013-06-19 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment in the packaging of integrated circuits |
US9343434B2 (en) * | 2014-02-27 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laser marking in packages |
US10074631B2 (en) * | 2014-04-14 | 2018-09-11 | Taiwan Semiconductor Manufacturing Company | Packages and packaging methods for semiconductor devices, and packaged semiconductor devices |
-
2014
- 2014-09-15 US US14/486,353 patent/US9589900B2/en active Active
- 2014-10-09 DE DE102014114630.1A patent/DE102014114630B4/de active Active
- 2014-11-28 KR KR1020140168548A patent/KR101667115B1/ko active IP Right Grant
- 2014-12-31 CN CN201410848102.9A patent/CN105321912B/zh active Active
-
2017
- 2017-01-16 US US15/407,043 patent/US10096553B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN105321912A (zh) | 2016-02-10 |
DE102014114630B4 (de) | 2021-03-25 |
US10096553B2 (en) | 2018-10-09 |
US9589900B2 (en) | 2017-03-07 |
KR20150137964A (ko) | 2015-12-09 |
CN105321912B (zh) | 2018-05-25 |
KR101667115B1 (ko) | 2016-10-17 |
US20150348912A1 (en) | 2015-12-03 |
US20170125355A1 (en) | 2017-05-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102014114630B4 (de) | Metall-Platte für Lasermarkierung | |
DE102015106576B4 (de) | Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren | |
DE102014112860B4 (de) | Ringstrukturen in Vorrichtungs-Die und Verfahren | |
DE102019115275B4 (de) | Halbleiter-Interconnect-Struktur und Verfahren | |
DE102015108684B4 (de) | Beseitigen von durch sägen hervorgerufenes ablösen durch ausbilden von gräben | |
DE102014112433B4 (de) | Ausrichtungsmarkierungs-Design für Chipgehäuse und Verfahren | |
DE102016100378B4 (de) | Verringerung einer rissbildung durch einstellen einer öffnungsgrösse in pop-packages | |
DE102018130035B4 (de) | Package und verfahren | |
DE102015113085A1 (de) | Umverteilungsleitungen mit gestapelten Durchkontaktierungen | |
DE102015104710A1 (de) | Lösung zum Verringern schlechten Kontakts in Info-Gehäusen | |
DE102019109592B4 (de) | Die-stapel und deren ausbildungsverfahren | |
DE102015105990A1 (de) | Halbleiterbauelement und Herstellungsverfahren | |
DE102015116822A1 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE102018111574A1 (de) | Ausrichten von kontaktierhügeln in einem fan-out-häusungsprozes | |
DE102015106723A1 (de) | Struktur zur Chip-Sondierung | |
DE102015113437A1 (de) | Halbleitervorrichtung und ihr Herstellungsverfahren | |
DE102015105855A1 (de) | Halbleitergehäuse und Verfahren zu ihrer Ausbildung | |
DE102013104397A1 (de) | Halbleiterpackage und Verfahren zur Herstellung desselben | |
DE102019116376B4 (de) | Package mit integrierter Schaltung und Verfahren zu seinem Bilden | |
DE102014113698A1 (de) | Kontaktstelle für Halbleitervorrichtung | |
DE102015106733A1 (de) | Struktur und herangehensweise zum verhindern von dünnwaferriss | |
DE102015105981A1 (de) | Gehäuse und Verfahren zum Bilden von Gehäusen | |
DE102019118362A1 (de) | Strukturieren einer polymerschicht zum reduzieren von spannung | |
DE102018110866A1 (de) | Ausrichtungsmarke mit Gitterstrukturen und Verfahren zum Ausbilden von dieser | |
DE102014117649A1 (de) | Halbleiter-Gehäusesystem und -Verfahren |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R018 | Grant decision by examination section/examining division | ||
R020 | Patent grant now final |