KR101667115B1 - 레이저 마킹을 위한 금속 패드 - Google Patents

레이저 마킹을 위한 금속 패드 Download PDF

Info

Publication number
KR101667115B1
KR101667115B1 KR1020140168548A KR20140168548A KR101667115B1 KR 101667115 B1 KR101667115 B1 KR 101667115B1 KR 1020140168548 A KR1020140168548 A KR 1020140168548A KR 20140168548 A KR20140168548 A KR 20140168548A KR 101667115 B1 KR101667115 B1 KR 101667115B1
Authority
KR
South Korea
Prior art keywords
package
laser mark
redistribution lines
pad
dielectric layer
Prior art date
Application number
KR1020140168548A
Other languages
English (en)
Other versions
KR20150137964A (ko
Inventor
안치 수
시엔웨이 천
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20150137964A publication Critical patent/KR20150137964A/ko
Application granted granted Critical
Publication of KR101667115B1 publication Critical patent/KR101667115B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4842—Mechanical treatment, e.g. punching, cutting, deforming, cold welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49503—Lead-frames or other flat leads characterised by the die pad
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49527—Additional leads the additional leads being a multilayer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54433—Marks applied to semiconductor devices or parts containing identification or tracking information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48235—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06548—Conductive via connections through the substrate, container, or encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06568—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking the devices decreasing in size, e.g. pyramidical stack
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1047—Details of electrical connections between containers
    • H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1076—Shape of the containers
    • H01L2225/1082—Shape of the containers for improving alignment between containers, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/975—Substrate or mask aligning feature

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Laser Beam Processing (AREA)

Abstract

패키지는 디바이스 다이, 디바이스 다이를 몰딩하는 몰딩 물질, 및 디바이스 다이와 몰딩 물질 위에 있는 복수의 재분배 라인들을 포함한다. 레이저 마크 패드는 복수의 재분배 라인들 중 하나와 동일평면상에 있으며, 복수의 재분배 라인들 중 하나와 레이저 마크 패드는 동일한 도전성 물질로 형성된다. 폴리머층은 복수의 재분배 라인들과 레이저 마크 패드 위에 있다. 테이프가 폴리머층 위에 부착된다. 레이저 마크는 테이프와 폴리머층을 관통한다. 레이저 마크는 레이저 마크 패드의 최상단면으로 연장한다.

Description

레이저 마킹을 위한 금속 패드{METAL PAD FOR LASER MARKING}
본 출원은 “Metal pad for Laser Marking”이라는 명칭으로 2014년 5월 30일에 가출원되었고, "Laser Marking in Packages"이라는 명칭으로 2014년 2월 27일에 출원된 미국 특허 출원 제14/192,341호와 관련이 있는 미국 특허 출원 제62/005,692호에 대해 우선권을 주장하며, 이 출원들은 여기서 참조로서 병합된다.
집적 회로들의 패키징에 있어서, 다양한 유형들의 패키징 방법 및 구조물들이 존재한다. 예를 들어, 통상적인 패키지 온 패키지(Package-on-Package; POP) 공정에서는, 최상단 패키지가 바닥 패키지에 접합된다. 최상단 패키지와 바닥 패키지는 또한 디바이스 다이들을 그 안에 패키지화할 수 있다. PoP 공정을 채용함으로써, 패키지들의 집적 레벨은 증가한다.
현존하는 PoP 공정에서, 바닥 패키지가 제일먼저 형성되는데, 이 바닥 패키지는 패키지 기판에 접합된 디바이스 다이를 포함한다. 몰딩 화합물이 패키지 기판 상에서 몰딩되며, 디바이스 다이는 몰딩 화합물 내에 몰딩된다. 패키지 기판은 패키지 기판 상에 형성된 솔더 볼들을 더 포함하는데, 솔더 볼들과 디바이스 다이는 패키지 기판의 동일한 측면 상에 있다. 솔더 볼들은 최상단 패키지를 바닥 패키지에 연결시키는데 이용된다.
본 발명개시의 몇몇의 실시예들에 따르면, 패키지는 디바이스 다이, 디바이스 다이를 내부에 몰딩하는 몰딩 물질, 및 디바이스 다이와 몰딩 물질 위에 있는 복수의 재분배 라인들을 포함한다. 레이저 마크 패드는 복수의 재분배 라인들 중 하나와 동일평면상에 있으며, 복수의 재분배 라인들 중 하나와 레이저 마크 패드는 동일한 도전성 물질로 형성된다. 테이프가 폴리머층 위에 부착된다. 레이저 마크는 테이프와 폴리머층을 관통한다. 레이저 마크는 레이저 마크 패드의 최상단면으로 연장한다.
본 발명개시의 대안적인 실시예들에 따르면, 패키지는, 적어도 하나의 제1 유전체층, 적어도 하나의 제1 유전체층 내에 있는 복수의 제1 재분배 라인들, 복수의 제1 재분배 라인들에 전기적으로 결합되고 이 복수의 제1 재분배 라인들 위에 있는 디바이스 다이, 디바이스 다이를 내부에 몰딩하는 몰딩 물질, 몰딩 물질을 관통하는 쓰루 비아, 디바이스 다이 위에 있는 적어도 하나의 제2 유전체층, 및 적어도 하나의 제2 유전체층 내에 있는 복수의 제2 재분배 라인들을 포함하는 제1 패키지를 포함한다. 복수의 제2 재분배 라인들 중 하나는 쓰루 비아를 통해 복수의 제1 재분배 라인들 중 하나에 전기적으로 결합된다. 패키지는, 쓰루 비아에 연결되어 있으며 적어도 하나의 제2 유전체층 내에 있는 금속 패드, 적어도 하나의 제2 유전체층 위에 있는 제3 유전체층, 제3 유전체층의 최상단면에서부터 금속 패드의 최상단면까지 연장하는 레이저 마크, 및 제1 패키지 위에서 이 제1 패키지에 접합된 제2 패키지를 더 포함한다.
본 발명개시의 또다른 대안적인 실시예들에 따르면, 방법은 패키지를 형성하는 단계를 포함하며, 이 패키지는, 적어도 하나의 제1 유전체층, 적어도 하나의 제1 유전체층 내에 있는 복수의 제1 재분배 라인들, 복수의 제1 재분배 라인들에 전기적으로 결합되고 이 복수의 제1 재분배 라인들 위에 있는 디바이스 다이, 디바이스 다이를 내부에 몰딩하는 몰딩 물질, 몰딩 물질을 관통하는 쓰루 비아, 디바이스 다이 위에 있는 적어도 하나의 제2 유전체층, 적어도 하나의 제2 유전체층 내에 있는 복수의 제2 재분배 라인들로서, 복수의 제2 재분배 라인들은 쓰루 비아를 통해 복수의 제1 재분배 라인들에 전기적으로 결합되어 있는 것인, 상기 복수의 제2 재분배 라인들, 및 적어도 하나의 제2 유전체층 내에 있는 금속 패드를 포함한다. 적어도 하나의 제2 유전체층 위에 폴리머층이 형성되며, 이 폴리머층 위에 테이프가 부착된다. 본 방법은 폴리머층과 테이프 내에 레이저 마크를 형성하기 위해 레이저 마킹을 수행하는 단계를 더 포함하며, 금속 패드의 일부분들은 레이저 마크에 노출된다.
본 발명개시의 실시예들은 여러가지 이로운 특징들을 갖는다. 레이저 마크 패드들을 형성함으로써, 레이저 마킹의 깊이는 레이저 마크 패드들에 의해 제어된다. 패키지들 내의 디바이스 다이들과 재분배 라인들은 레이저 마킹에 의해 야기될 수도 있을 손상으로부터 보호된다. 본 발명개시의 실시예들은 레이저 마크 패드들이 패키지의 재분배 라인들이 형성될 때와 동시에 형성될 수 있기 때문에 추가적인 제조 비용들을 발생시키지 않는다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료화를 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 7은 몇몇의 실시예들에 따른 패키지의 형성에 있어서의 중간 단계들의 단면도들을 나타낸다.
도 8은 몇몇의 실시예들에 따른 패키지의 평면도를 나타내며, 여기서는 복수의 레이저 마크 패드들이 서로 격리되어 있다.
도 9는 몇몇의 실시예들에 따른 패키지의 평면도를 나타내며, 여기서는 레이저 마크 패드가 쓰루 비아에 연결되어 있다.
도 10은 몇몇의 실시예들에 따른 패키지의 평면도를 나타내며, 여기서는 레이저 마크와 각각의 레이저 마크 패드가 패키지 내에서 디바이스 다이와 오정렬(misalign)되어 있다.
도 11은 몇몇의 실시예들에 따른 패키지의 평면도를 나타내며, 여기서는 복수의 레이저 마크들이 대형 레이저 마크 패드 위에 형성되어 있다.
도 12는 몇몇의 실시예들에 따른 패키지의 평면도를 나타내며, 여기서는 대형 레이저 마크 패드가 복수의 슬롯들을 포함하고 있다.
아래의 발명개시는 본 발명의 여러 특징들을 구현하는 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
패키지 및 패키지 내에서 레이저 마크들을 형성하는 방법이 다양한 예시적인 실시예들에 따라 제공된다. 본 실시예들의 변형들을 논의한다. 다양한 도면들과 예시적인 실시예들 전반에 걸쳐, 동일한 엘리먼트들을 지정하기 위해 동일한 참조 번호들이 이용된다.
도 1은 패키지(100)의 단면도를 나타낸다. 본 발명개시의 몇몇의 실시예들에 따르면, 패키지(100)는 디바이스 다이(102)를 포함하며, 디바이스 다이(102)의 전측면은 재분배 라인(Redistribution Line; RDL)들(112)에 하향(facing down) 접합된다. 대안적인 실시예들에서, 패키지(100)는 하나보다 많은 디바이스 다이를 포함한다. 디바이스 다이(102)는 반도체 기판(108)과, 반도체 기판(108)의 전면(하향면) 상에 있는 (예컨대 금속 산화물 반도체(Metal Oxide Semiconductor; MOS) 트랜지스터들 또는 다이오드들을 포함할 수 있는 능동 디바이스들과 같은) 집적 회로 디바이스들(104)을 포함할 수 있다. 디바이스 다이(102)는 중앙 처리 장치(CPU) 다이, 그래픽 처리 장치(GPU) 다이, 모바일 애플리케이션 다이 등과 같은 로직 다이일 수 있다. 본 발명개시의 설명 전반에 걸쳐, 도 1에서 하향하고 있는 디바이스 다이(102)의 측면을 디바이스 다이(102)의 전측면이라고 부르며, 도 1에서 상향하고 있는 디바이스 다이(102)의 측면을 디바이스 다이(102)의 후측면이라고 부른다. 반도체 기판(108)의 후면(108A)은 또한 디바이스 다이(102)의 후면이다.
디바이스 다이(102)는 디바이스 다이(102)를 에워싸는 몰딩 물질(120) 내에 몰딩된다. 몰딩 물질(120)은 몰딩 화합물, 몰딩 언더필, 수지 등일 수 있다. 몰딩 물질(120)의 바닥면(120A)은 디바이스 다이(102)의 바닥 종단부와 동일한 높이에 있을 수 있다. 몰딩 물질(120)의 최상단면(120B)은 반도체 기판(108)의 후면(108A)과 동일한 높이에 있을 수 있거나 또는 이보다 높게 위치할 수 있다. 본 발명개시의 몇몇의 실시예들에 따르면, 반도체 기판(108)의 후면(108A)은 다이 부착막(110)과 오버랩하면서 이 다이 부착막(110)과 접촉해 있고, 이 다이 부착막(110)은 디바이스 다이(102)를 그 위에 있는 유전체층(118)에 붙게하는 유전체 막이다. 디바이스 다이(102)는 RDL들(112)과 접촉하여 이 RDL들(112)에 접합된 금속 기둥들/패드들(106)(예컨대, 구리 기둥들을 포함할 수 있음)을 더 포함한다. 금속 기둥들(106)은 디바이스 다이(102)의 표면 유전체층(미표시됨) 내에 임베딩될 수 있다.
패키지(100)는 디바이스 다이(102) 아래에 있는 RDL들(112)과 디바이스 다이들(102) 위에 있는 RDL들(116)을 포함한다. RDL들(112)은 디바이스 다이(102)의 전측면 상에 있기 때문에 이들을 또한 전측면 RDL들이라고도 부른다. RDL들(116)은 디바이스 다이(102)의 후측면 상에 있기 때문에 이들을 또한 후측면 RDL들이라고도 부른다. 전측면 RDL들(112)은 하나 또는 복수의 유전체층들(114) 내에 형성되고, 후측면 RDL들(116)은 하나 또는 복수의 유전체층들(118) 내에 형성된다. 도 1은 한 개 층의 후측면 RDL들(116)과 복수개 층들의 전측면 RDL들(112)이 있는 것을 나타내지만, RDL들(112, 116)을 구축하는 층들의 개수는 라우팅 요건들에 의해 결정되며 도면에서 나타난 것과는 상이할 수 있다는 것을 알 것이다. RDL들(112, 116)은 구리, 알루미늄, 니켈, 티타늄, 탄탈륨, 이들의 합금들, 및/또는 이들의 다중층들로 형성될 수 있다.
본 발명개시의 몇몇의 실시예들에 따르면, 유전체층들(114, 118)은 폴리머와 같은 유기 물질들로 형성되며, 이러한 폴리머에는 폴리벤조사졸(PBO), 벤조사이클로부텐(BCB), 폴리이미드, 솔더 마스크 등이 더 포함될 수 있다. 대안적인 실시예들에서, 유전체층들(114, 118)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물 등과 같은 무기 물질로 형성된다. 또한, 유전체층들(114, 118) 중 몇몇은 상이한 물질들로 형성된 복수의 서브층들을 포함한 복합층일 수 있다. 예를 들어, 하나의 예시적인 유전체층(114 또는 118)은 실리콘 산화물층과 실리콘 질화물층을 포함할 수 있다.
본 발명개시의 몇몇의 실시예들에 따르면, RDL들(116)과 유전체층들(118)의 각각의 층의 형성은, 물리적 기상 증착(PVD)을 이용한 블랭킷(blanket) 시드층(미도시됨)의 형성, 블랭킷 시드층의 몇몇의 일부분들을 덮기 위한 포토레지스트(미도시됨)의 형성과 패터닝, 포토레지스트 내의 개구들에서의 RDL들의 도금, 및 그 후 포토레지스트의 제거 및 제거된 포토레지스트에 의해 이전에 덮혀졌던 시드층의 일부분들의 에칭을 포함한다.
쓰루 비아들(122)이 몰딩 물질(120)을 관통하도록 형성된다. 본 발명개시의 몇몇의 실시예들에 따르면, 쓰루 비아들(122)은 몰딩 물질(120)의 최상단면(120B)과 동일한 높이에 있는 최상단면들과, 몰딩 물질(120)의 바닥면(120A)과 동일한 높이에 있는 바닥면들을 갖는다. 쓰루 비아들(122)은 전측면 RDL들(112)을 후측면 RDL들(116)에 전기적으로 연결시킨다. 쓰루 비아들(122)은 또한 전측면 RDL들(112) 및 후측면 RDL들(116)과 물리적으로 접촉해 있을 수 있다. 쓰루 비아들(122)은, 개구들을 갖는 패터닝된 마스크(미도시됨)를 형성하고, 패터닝된 마스크 내의 개구들에 쓰루 비아들(122)을 도금하여 형성될 수 있다. 쓰루 비아들(122)은 구리, 알루미늄, 티타늄, 니켈, 팔라듐, 또는 이들의 합금들을 포함할 수 있다.
쓰루 비아들(122)은 도 8 내지 도 12에서 도시된 바와 같이, 패키지(100)의 주변 근처에 형성될 수 있지만, 쓰루 비아들(122)은 또한 패키지(100)의 임의의 다른 위치들에서 형성될 수 있다. 본 발명개시의 몇몇의 실시예들에 따라 쓰루 비아들(122)은 레이저 마크 패드(128)를 에워싸는 링에 정렬될 수 있다.
비 솔더(non-solder) 금속성 물질들로 형성된 전기적 커넥터들(124)이 패키지(100)의 바닥면에서 형성된다. 본 발명개시의 몇몇의 실시예들에 따르면, 전기적 커넥터들(124)은 언더 범프 금속부(Under-Bump Metallurgy; UBM)들 또는 금속 패드들을 포함한다. 대안적인 실시예들에서, 전기적 커넥터들(124)은 구리 기둥들과 같은 금속 기둥들을 포함한다. 본 설명 전반에 걸쳐, 전기적 커넥터들(124)은 금속 패드들(124)이지만, 이것들은 다른 형태들을 가질 수 있다. 금속 패드들(124)은 구리, 알루미늄, 티타늄, 니켈, 팔라듐, 금, 또는 이들의 다중층들을 포함할 수 있다. 본 발명개시의 몇몇의 실시예들에 따르면, 도 1에서 도시된 바와 같이, 금속 패드들(124)의 바닥면들은 바닥 유전체층(114)의 바닥면을 넘어 돌출해 있다. 대안적인 실시예들에서, 금속 패드들(124)의 바닥면들은 바닥 유전체층(114)의 바닥면과 동일평면을 이룬다. 솔더 영역들(126)이 금속 패드들(124)의 바닥면들에 부착될 수 있다.
디바이스 다이(102)의 후측면 상에, (금속 트레이스들, 금속 패드들, 및 금속 비아들을 비롯한) RDL들(116)과 같은 도전성 피처들이 형성된다. 본 발명개시의 몇몇의 실시예들에 따르면, 복수의 비아들을 통해 상호연결된 복수의 RDL(116) 층들이 존재한다. 대안적인 실시예들에 따르면, 단일 RDL(116) 층이 존재한다.
도 1을 계속해서 참조하면, 금속 패드(128)가 형성된다. 금속 패드(128)는 레이저 마크들을 형성하는데 이용되기 때문에 이후부터는 이것을 레이저 마크 패드라고 부른다. 본 발명개시의 몇몇의 실시예들에 따르면, 레이저 마크 패드(128)는 RDL들(116)의 최상단층에 형성된다. 대안적인 실시예들에 따르면, 레이저 마크 패드(128)는 최상단층 이외의 다른 RDL 층에 형성된다. 레이저 마크 패드(128)는 전기적으로 플로우팅(floating)될 수 있다. 대안적으로, 레이저 마크 패드(128)는 RDL들(116)의 일부분인 금속 트레이스(144)를 통해 RDL들(116) 및/또는 쓰루 비아들(122)과 같은 다른 도전성 피처들에 전기적으로 연결된다. 예를 들어, 레이저 마크 패드(128)는 전기적 접지에 연결될 수 있다. 레이저 마크 패드(128)는 동일한 금속층에서 RDL들(116)과 동시적으로 형성된다.
몇몇의 예시적인 실시예들에서, 밀봉 링(seal ring)(130)이 레이저 마크 패드(128)를 에워싸도록 형성되며, 예시적인 밀봉 링(130)은 도 8에서 발견될 수 있다. 도 1에서 도시된 바와 같이, 밀봉 링(130)은 레이저 마크 패드(128)와 동일한 금속층에서 형성된다. 본 발명개시의 몇몇의 실시예들에 따르면, 밀봉 링(130)은 단일 RDL(116) 층에서 형성된다. 대안적인 실시예들에서, 밀봉 링(30)은 복수의 RDL들(116)의 층들 내로 연장한다. 밀봉 링(130)은 전기적으로 플로우팅될 수 있고, 유전체 물질들에 의해 완전히 에워싸여질 수 있다. 대안적인 실시예들에서, 밀봉 링(130)은 RDL들(116) 및/또는 쓰루 비아들(122)과 같은 다른 도전성 피처들에 전기적으로 결합된다. 밀봉 링(130)은 레이저 마크 패드(128)가 형성될 때와 동시에 형성될 수 있다. 이에 따라, 밀봉 링(130), RDL들(116), 및 레이저 마크 패드(128)는 동일한 물질로 형성되고 동일한 조성을 가질 수 있다. 대안적으로, 레이저 마크 패드(128)를 에워싸는 밀봉 링은 형성되지 않는다.
몇몇의 실시예들에 따르면, 밀봉 링(130)과 레이저 마크 패드(128)의 바닥면들은 몰딩 물질(120)의 최상단면(120B) 및 다이 부착막(110)의 최상단면보다 높게 위치한다. 유전체층들(118) 중 하나(도 1에서 참조번호 118A로서 표시됨)는 레이저 마크 패드(128)와 밀봉 링(130) 아래에 형성되며, 각각의 유전체층(118A)의 최상단면은 레이저 마크 패드(128)의 바닥면들과 접촉한다. 유전체층(118A)의 바닥면은 몰딩 물질(120)의 최상단면 및 다이 부착막(110)의 최상단면과 접촉할 수 있다.
도 1에서 또한 도시된 바와 같이, 유전체층(131)이 형성된다. 유전체층(131)의 바닥은 유전체층(118)의 최상단면과 접촉해 있다. 또한, 유전체층(131)의 바닥면은 또한 레이저 마크 패드(128) 및 RDL들(116)의 최상단면들과 접촉해 있다. 본 발명개시의 몇몇의 예시적인 실시예들에 따르면, 유전체층(131)은 폴리머로 형성되며, 이에 따라 이것을 본 설명 전반에 걸쳐 폴리머층(131)이라고 부른다. 유전체층(131)은 또한 비 폴리머 물질로 형성될 수 있다는 것을 알 것이다. 폴리머층(131)을 형성하기 위한 예시적인 후보 물질들은, 비제한적인 예시로서, PBO, BCB, 폴리이미드 등을 포함한다.
도 2를 참조하면, 테이프(133)가 폴리머층(131) 상에 라미네이팅(laminate)되며, 테이프(133)는 열 경화를 거쳐 폴리머층(131)에 달라붙을 수 있다. 테이프(133)는 아래에 있는 패키지 구조물에 대한 보호 및 강화를 제공할 수 있다. 테이프(133)는 또한 아래에 있는 패키지 구조물에 빛이 침투하는 것을 막아서 패키지 구조물의 악영향을 감소시킨다. 테이프(133)는 또한 패키지의 후속 다이싱 공정 동안 칩핑(chipping)을 감소시키는데 도움을 준다. 몇몇의 실시예들에 따르면, 테이프(133)와 폴리머층(131)은 상이한 물질들로 형성될 수 있다.
도 3을 참조하면, 테이프(133)와 유전체층(131)에서 레이저 마크들(132)을 형성하기 위해 레이저 마킹이 수행되며, 레이저 마크들(132)은 테이프(133)와 유전체층(131) 내에 형성된 트렌치들을 포함한다. 레이저 마킹은 테이프(133)와 유전체층(131)의 일부분들을 연소시켜서 제거시키는 레이저 빔(134)을 이용하여 수행된다. 본 발명개시의 몇몇의 실시예들에 따르면, 테이프(133)와 유전체층(131)의 연소된 부분들은 레이저 마크 패드(128)와 오버랩한다. 레이저 마크 패드(128)는 보호층으로서 역할을 하는데, 이 때 레이저 빔(134)은 레이저 마크 패드(128)를 침투하지 못하여 레이저 마크 패드(128) 아래에 있는 층들과 디바이스들을 손상시키는 것이 불가능하다. 따라서, 레이저 마크 패드(128)는 아래에 있는 디바이스 다이(102)와 아래에 있는 RDL들(116)이 존재하는 경우, 이것들에 레이저 빔(134)이 도달하는 것을 막는 기능을 갖는다.
레이저 마크들(132)은 글자, 숫자, 도형, 또는 식별 목적으로 이용될 수 있는 임의의 다른 기호들을 포함할 수 있다. 예를 들어, 도 8은 글자와 숫자를 포함하는 몇몇의 예시적인 레이저 마크들(134)을 나타낸다. 레이저 마크들(132)은 제품, 제조 시퀀스, 각각의 패키지의 로트 번호, 또는 각각의 패키지를 추적하는데 이용되는 임의의 다른 정보를 식별하는데 이용될 수 있다. 레이저 마킹 이후, 레이저 마크 패드(128)의 일부분들은 레이저 마크들(132)을 형성하는 트렌치들을 통해 노출된다.
도 4는 RDL들(116)의 일부분들일 수 있는, 금속 패드들(116')을 노출시키기 위한 테이프(133)와 유전체층(131)의 일부분들의 제거를 나타낸다. 그 결과로서, 개구들(136)이 유전체층(131)과 테이프(133)에서 형성된다. 몇몇의 예시적인 실시예들에 따르면, 개구들(136)의 형성은 레이저 빔을 이용하여 테이프(133)와 유전체층(118)들을 연소시키는 것을 통해 달성된다. 대안적인 실시예들에 따르면, 개구들(136)은 테이프(133)와 유전체층(131)이 에칭되는 포토리소그래피 공정을 통해 형성된다. 결과적인 구조물에서, 개구들(136)과 레이저 마크들(132)의 바닥면들은 실질적으로 동일평면을 이룰 수 있는데, 즉 레이저 마크 패드(128)와 RDL 패드들(116')의 최상단면들과 동일한 높이에 있을 수 있다.
도 5는 솔더 영역들(138)의 형성을 나타낸다. 본 발명개시의 몇몇의 실시예들에 따르면, 볼 배치 단계는 솔더 볼들을 개구들(136)(도 3) 내에 떨어트린 후, 리플로우 공정에 의해 솔더 볼들을 리플로우시켜서 솔더 영역들(138)을 형성하기 위해 수행된다. 솔더 영역들(138)은 RDL 패드들(116')의 최상단면들과 접촉하는 부분들을 포함하며, 이것은 또한 개구들(136)의 외부에 있는 일부분들을 포함할 수 있다. 대안적인 실시예들에서, 솔더 영역 형성 단계는 건너뛴다. 이보다는, 도 6에서 도시된 바와 같이, 솔더 영역들(138')(도 6)을 형성하는데 이용되는 솔더는 패키지 컴포넌트(200)에 부착된 솔더 영역들에 의해 제공된다.
도 6은 패키지(100)와 패키지(200)의 접합을 나타낸다. 본 발명개시의 몇몇의 실시예들에 따르면, 패키지(200)는 패키지 기판(202)에 접합되는, 패키지 기판(202)과 디바이스 다이(들)(204)을 포함한다. 패키지 기판(202)으로의 디바이스 다이들(204)의 접합은 배선 접합, 플립칩 접합 등을 통해 달성될 수 있다. 몇몇의 예시적인 실시예들에 따르면, 디바이스 다이들(204)은 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM) 다이들, 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM) 다이들 등과 같은 메모리 다이들을 포함한다.
접합 공정에서, 도 5에서 도시된 솔더 영역들(138)은 리플로우되어 도 6에서와 같은 솔더 영역들(138')을 형성한다. 접합 공정 이후, 패키지(200)와 패키지(100) 사이에 갭이 존재하며, 레이저 마크들(132)은 이러한 갭에 노출된다.
도 7을 참조하면, 본 발명개시의 몇몇의 실시예들에 따라, 패키지(200)의 접합 이후, 패키지(200)와 패키지(100) 사이의 갭 내로 언더필(140)이 채워진다. 이러한 실시예들에서, 레이저 마크(132)(도 4)의 트렌치들이 또한 언더필(140)로 채워진다. 따라서, 레이저 마크(132)의 트렌치들 내에 있는 언더필(140)의 부분들을 레이저 마크들(132')로서 달리 부른다. 레이저 마크들(132')은 테이프(133)의 최상단면에서부터 레이저 마크 패드(128)의 최상단면까지 연장할 수 있다. 또한, 레이저 마크들(132')은 레이저 마크 패드(128)의 최상단면과 물리적으로 접촉할 수 있다. 대안적인 실시예들에서, 패키지들(100, 200) 사이의 갭에 어떠한 언더필도 채워지지 않으며, 이에 따라 최종적인 패키지(예컨대, 패키지가 이용되고 구동되는 시점)에서, 레이저 마크들(132)은 트렌치들(도 6 참조)로 남아있다. 이러한 실시예들에서, 레이저 마크 패드(128)의 일부분들은 레이저 마크들(132)을 통해 대기(air)에 노출될 수 있다.
도 7에서 도시된 패키지에서, 레이저 마크 패드(128)는 언더필(140)뿐만이 아니라 유전체층들(118, 131)을 비롯한 유전체 물질들과 접촉하면서 이들에 의해 완전히 에워싸여질 수 있다.
도 8은 몇몇의 실시예들에 따른 패키지(100)의 평면도를 나타낸다. 도 8에서 도시된 바와 같이, 레이저 마크들(132)은 레이저 마크 패드(128)와 오버랩할 수 있으며, 모든 레이저 마크들(132)이 레이저 마크 패드(128) 상에 형성된다. 본 발명개시의 몇몇의 실시예들에 따라 밀봉 링(130)이 형성되어 레이저 마크 패드(128)를 에워싸는 링을 형성한다. 몇몇의 예시적인 실시예들에서, 서로 물리적으로 분리되어 있는 복수의 개별적인 레이저 마크 패드들(128)이 존재한다. 몇몇의 실시예들에 따라 개별적인 레이저 마크 패드들(128)은 또한 서로 전기적으로 격리될 수 있다. 레이저 마크 패드들(128)의 크기들은 패키지(100)의 크기와 레이저 마크들(132)의 희망하는 크기들에 의존하여 선택될 수 있다. 예를 들어, 레이저 마크 패드들의 길이 "a"와 폭 "b"는 약 1㎜ 내지 약 5㎜의 범위에 있을 수 있고, 이웃해 있는 레이저 마크 패드들(128) 사이의 간격 "S"는 약 500㎛보다 클 수 있다. 하지만, 본 설명 전반에 걸쳐 언급된 값들은 단지 예시적인 것에 불과하며, 이 값들은 다른 값들로 변경될 수 있다는 것을 알 것이다.
몇몇의 예시적인 실시예들에 따르면, 도 7과 도 8의 조합에서 도시된 바와 같이, 이러한 예시적인 실시예들에서, 개별적인 레이저 마크 패드들(128)의 각각의 부분은 유전체 물질들로 완전히 에워싸여져 있으며, 개별적인 레이저 마크 패드들(128)의 어떠한 표면도 도전성 물질들과 접촉해 있지 않다. 예를 들어, 개별적인 레이저 마크 패드들(128)의 바닥면과 측벽면들은, 도 7에서 도시된 바와 같이, 유전체층들(118)과 접촉해 있다. 개별적인 레이저 마크 패드들(128)의 최상단면들은 폴리머층(131)과 접촉해 있다. 또한, 개별적인 레이저 마크 패드들(128)의 최상단면들의 일부분들은 도 7에서의 실시예에서와 같이 언더필(140)과 접촉해 있거나, 또는 도 6에서의 실시예에서와 같이 대기와 접촉해 있다.
레이저 마킹 동안, 열이 발생되어 레이저 마크 패드들(128) 주변에 있는 유전체층들이 바람직하지 못하게 연소되어, 유전체층들(118)과 RDL들(116)의 변형뿐만이 아니라 다른 신뢰성 문제들을 야기시키는 결과를 초래한다. 따라서, 레이저 마크 패드들(128)에서 발생한 열을 다른 영역들과 피처들로 신속하게 방산시켜서 레이저 마크 패드들(128)의 온도가 층들(118, 131, 133)의 연소/변형 온도 아래로 제한되도록 하는 것이 바람직하다. 몇몇의 실시예들에서 밀봉 링(130)이 열을 방산시킬 수 있다. 열 방산의 효율성을 개선시키기 위해, 밀봉 링(130)의 과열된 부분이 신속하게 열을 밀봉 링(130)의 다른 부분들로 방산시킬 수 있도록, 밀봉 링(130)은 낮은 열 저항을 제공하기 위해 예컨대 약 20㎛보다 큰 커다란 폭 W1을 가질 수 있다. 대안적인 실시예들에서는, 밀봉 링(130)이 형성되지 않는다.
또한, 열 방산 효율성을 개선시키기 위해, 도 9에서 도시된 실시예들에서와 같이, 레이저 마크 패드들(128) 모두 또는 그 일부는 금속 트레이스들(142)을 통해 상호연결된다. 따라서, 레이저 마킹이 수행되어 레이저 마크 패드들(128) 중 하나 위에 레이저 마크(들)(132)을 형성할 때, 열은 이웃하는 레이저 마크 패드들(128)로 방산될 수 있다. 몇몇의 예시적인 실시예들에 따르면, 금속 트레이스들(142)의 폭 W2은 보다 나은 열 방산을 제공하기 위해 약 20㎛보다 크거나 또는 약 100㎛ 이상이다. 폭 W2은 레이저 마크 패드들(128)의 폭 b보다 훨씬 작다.
금속 트레이스들(142)에 더하여, 근처의 피처들로 열을 더욱 방산시키기 위해 추가적인 금속 트레이스들(144)이 형성될 수 있다. 예를 들어, 도 9에서 도시된 바와 같이, 레이저 마킹 공정 동안, 쓰루 비아들(122A)이 열 싱크들로서 역할을 하여 레이저 마크 패드들(128)의 온도를 감소시키는데 도움을 주도록, 금속 트레이스들(144)은 금속 패드들(128)을 일부 쓰루 비아들(122)(참조번호 122A로서 표시됨)에 연결시킨다. 예시적인 금속 트레이스들(144)은 또한 도 7에서 발견될 수 있는데, 도 7은 레이저 마크 패드들(128) 중 하나가 쓰루 비아(122A)에 연결되어 있는 것을 보여준다. 몇몇의 실시예들에 따르면, 쓰루 비아(122A)는 전기적 접지에 연결된다. 대안적인 실시예들에서, 쓰루 비아(122A)는 (예컨대, 약 1MHz 또는 1kHz보다 낮은 저주파수를 갖는)저속 변화 시그널들을 실어나르는데 이용되는 시그널 비아이다.
도 8과 도 9에서, 레이저 마크 패드들(128)과 레이저 마크들(132)은 디바이스 다이(102) 바로 위에 형성되고, 디바이스 다이(102)와 오버랩한다. 대안적인 실시예들에서, 패키지(100)의 평면도를 또한 나타내는 도 10에서 도시된 바와 같이, 레이저 마크 패드들(128)과 레이저 마크들(132)은 디바이스 다이(102)에 대해 정렬되지 않는다. 이러한 실시예들에서, 레이저 마크 패드들(128)로부터 방산된 열은 레이저 마크 패드들(128)과 디바이스 다이(102) 사이의 증가된 거리로 인해 디바이스 다이(102)에 악영향을 미칠 가능성이 작다.
도 11과 도 12는 추가적인 실시예들에 따른 패키지(100)의 평면도들을 나타내며, 여기서는 레이저 마크 패드(128)가 패키지(100)의 상당한 면적을 차지하는 대형 레이저 마크 패드이며, 레이저 마크 패드(128)에는 복수의 레이저 마크들(132)이 형성되어 있을 수 있다. 도 11에서 도시된 바와 같이, 이러한 실시예들에서 대형 레이저 마크 패드(128)는 고체 금속 패드일 수 있다. 도 12에서 도시된 실시예들에서, 단일 레이저 마크 패드(128)가 다시 존재하는데, 이 레이저 마크 패드(128)에는 복수의 슬롯들(146)이 형성되어 있다. 슬롯들(146)은 레이저 마크 패드(128)를 관통한다. 복수의 슬롯들(146)은 패키지(100) 내의 응력을 감소시키는데 도움을 주는데, 이러한 응력은 레이저 마크 패드(128)와 둘러싸고 있는 유전체 물질들(118, 131, 140)의 열 팽창 계수(Coefficient of Thermal Expansion; CTE)들간의 차이로 인해 발생한다. 도 11과 도 12에서의 실시예들은 커다란 면적의 레이저 마크 패드(128)로 인해 레이저 마킹시의 우수한 열 방산의 이로운 특징을 갖는다.
레이저 마크 패드(128)와 슬롯들(146)의 면적은 레이저 마크 패드(128)의 금속층에서의 금속 밀도가 과도하게 높지 않도록 조정될 수 있다. 금속 밀도는 (RDL들(116)과 레이저 마크 패드들(128)을 비롯한) 모든 금속 피처들의 총 면적을 패키지(100)의 면적으로 나눈 비율이다. 몇몇의 예시적인 실시예들에서, 금속 밀도는 약 50퍼센트보다 낮도록 제어된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. 패키지에 있어서,
    제1 패키지를 포함하며, 상기 제1 패키지는,
    디바이스 다이;
    상기 디바이스 다이를 내부에 몰딩하는 몰딩 물질;
    상기 디바이스 다이와 상기 몰딩 물질 위에 있는 복수의 재분배 라인들;
    상기 복수의 재분배 라인들 중 하나와 동일평면상에 있는 레이저 마크 패드로서, 상기 복수의 재분배 라인들 중 하나와 상기 레이저 마크 패드는 동일한 도전성 물질로 형성되고, 상기 레이저 마크 패드는 그 내부에 복수의 슬롯들을 포함하며, 상기 복수의 슬롯들은 상기 레이저 마크 패드를 관통하는 것인, 상기 레이저 마크 패드;
    상기 복수의 재분배 라인들과 상기 레이저 마크 패드 위에 있는 폴리머층;
    상기 폴리머층 위에 있는 테이프;
    상기 테이프와 상기 폴리머층을 관통하는 레이저 마크로서, 상기 레이저 마크는 상기 레이저 마크 패드의 최상단면까지 연장하고, 상기 레이저 마크는 글자 또는 숫자 중 적어도 하나를 포함하는 것인, 상기 레이저 마크; 및
    상기 제1 패키지 위에서 상기 제1 패키지에 접합된 제2 패키지로서, 상기 제2 패키지는 상기 레이저 마크와 오버랩하는 것인, 상기 제2 패키지를 포함하는 것인, 패키지.
  2. 제1항에 있어서,
    상기 몰딩 물질을 관통하는 쓰루 비아; 및
    상기 레이저 마크 패드를 상기 쓰루 비아에 연결시키는 금속 트레이스
    를 더 포함하는, 패키지.
  3. 제2항에 있어서, 상기 쓰루 비아는 전기적으로 접지된 것인, 패키지.
  4. 제1항에 있어서, 상기 레이저 마크는 상기 폴리머층과 상기 테이프 내에 형성된 트렌치들을 포함하며, 상기 패키지는,
    상기 제1 패키지와 상기 제2 패키지 사이의 갭 내의 언더필
    을 더 포함하며,
    상기 언더필의 일부분은 상기 폴리머층과 상기 테이프 내의 트렌치들에 배치되어 상기 레이저 마크를 형성하는 것인, 패키지.
  5. 제1항에 있어서,
    추가적인 레이저 마크 패드;
    상기 테이프와 상기 폴리머층을 관통하는 추가적인 레이저 마크로서, 상기 추가적인 레이저 마크는 상기 추가적인 레이저 마크 패드의 최상단면까지 연장하는 것인, 상기 추가적인 레이저 마크; 및
    상기 레이저 마크와 상기 추가적인 레이저 마크 패드를 상호연결시키는 금속 트레이스
    를 더 포함하며,
    상기 금속 트레이스는 상기 레이저 마크 패드와 상기 추가적인 레이저 마크보다 좁은 것인, 패키지.
  6. 삭제
  7. 제1항에 있어서, 상기 레이저 마크 패드와 상기 레이저 마크는 상기 디바이스 다이와 오정렬(misalign)된 것인, 패키지.
  8. 패키지에 있어서,
    제1 패키지로서, 상기 제1 패키지는,
    적어도 하나의 제1 유전체층;
    상기 적어도 하나의 제1 유전체층 내에 있는 복수의 제1 재분배 라인들;
    상기 복수의 제1 재분배 라인들에 전기적으로 결합되고 상기 복수의 제1 재분배 라인들 위에 있는 디바이스 다이;
    상기 디바이스 다이를 내부에 몰딩하는 몰딩 물질;
    상기 몰딩 물질을 관통하는 쓰루 비아;
    상기 디바이스 다이 위에 있는 적어도 하나의 제2 유전체층;
    상기 적어도 하나의 제2 유전체층 내에 있는 복수의 제2 재분배 라인들로서, 상기 복수의 제2 재분배 라인들 중 하나는 상기 쓰루 비아를 통해 상기 복수의 제1 재분배 라인들 중 하나에 전기적으로 결합된 것인, 상기 복수의 제2 재분배 라인들;
    상기 적어도 하나의 제2 유전체층 내에 있으며 상기 쓰루 비아에 연결된 금속 패드로서, 상기 금속 패드는 그 내부에 복수의 슬롯들을 포함하며, 상기 복수의 슬롯들은 상기 금속 패드를 관통하는 것인, 상기 금속 패드;
    상기 적어도 하나의 제2 유전체층 위에 있는 제3 유전체층; 및
    상기 제3 유전체층의 최상단면에서부터 상기 금속 패드의 최상단면까지 연장하는 레이저 마크로서, 상기 레이저 마크는 글자 또는 숫자 중 적어도 하나를 포함하는 것인, 상기 레이저 마크
    를 포함하는 것인, 상기 제1 패키지; 및
    상기 제1 패키지 위에서 상기 제1 패키지에 접합된 제2 패키지로서, 상기 제2 패키지는 상기 레이저 마크와 오버랩하는 것인, 상기 제2 패키지
    를 포함하는 패키지.
  9. 제8항에 있어서, 상기 금속 패드를 에워싸는 밀봉 링을 더 포함하고, 상기 밀봉 링과 상기 금속 패드는 동일한 금속층 내에 있으며, 상기 밀봉 링은 전기적으로 플로우팅(floating)된 것인, 패키지.
  10. 패키지를 형성하는 방법에 있어서,
    제1 패키지를 형성하는 단계로서, 상기 제1 패키지는,
    적어도 하나의 제1 유전체층;
    상기 적어도 하나의 제1 유전체층 내에 있는 복수의 제1 재분배 라인들;
    상기 복수의 제1 재분배 라인들에 전기적으로 결합되고 상기 복수의 제1 재분배 라인들 위에 있는 디바이스 다이;
    상기 디바이스 다이를 몰딩하는 몰딩 물질;
    상기 몰딩 물질을 관통하는 쓰루 비아;
    상기 디바이스 다이 위에 있는 적어도 하나의 제2 유전체층;
    상기 적어도 하나의 제2 유전체층 내에 있는 복수의 제2 재분배 라인들로서, 상기 복수의 제2 재분배 라인들은 상기 쓰루 비아를 통해 상기 복수의 제1 재분배 라인들에 전기적으로 결합된 것인, 상기 복수의 제2 재분배 라인들; 및
    상기 적어도 하나의 제2 유전체층 내에 있는 금속 패드로서, 상기 금속 패드는 그 내부에 복수의 슬롯들을 포함하며, 상기 복수의 슬롯들은 상기 금속 패드를 관통하는 것인, 상기 금속 패드
    를 포함한 것인, 상기 제1 패키지를 형성하는 단계;
    상기 적어도 하나의 제2 유전체층 위에 폴리머층을 형성하는 단계;
    상기 폴리머층 위에 테이프를 부착시키는 단계;
    상기 폴리머층과 상기 테이프 내에 레이저 마크를 형성하기 위해 레이저 마킹을 수행하는 단계로서, 상기 금속 패드의 일부분들은 상기 레이저 마크에 노출되고, 상기 레이저 마크는 글자 또는 숫자 중 적어도 하나를 포함하는 것인, 상기 레이저 마킹을 수행하는 단계; 및
    상기 레이저 마크와 오버랩하는 제2 패키지를 상기 제1 패키지에 접합시키는 단계
    를 포함하는 것인, 패키지를 형성하는 방법.
KR1020140168548A 2014-05-30 2014-11-28 레이저 마킹을 위한 금속 패드 KR101667115B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201462005692P 2014-05-30 2014-05-30
US62/005,692 2014-05-30
US14/486,353 2014-09-15
US14/486,353 US9589900B2 (en) 2014-02-27 2014-09-15 Metal pad for laser marking

Publications (2)

Publication Number Publication Date
KR20150137964A KR20150137964A (ko) 2015-12-09
KR101667115B1 true KR101667115B1 (ko) 2016-10-17

Family

ID=54481200

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140168548A KR101667115B1 (ko) 2014-05-30 2014-11-28 레이저 마킹을 위한 금속 패드

Country Status (4)

Country Link
US (2) US9589900B2 (ko)
KR (1) KR101667115B1 (ko)
CN (1) CN105321912B (ko)
DE (1) DE102014114630B4 (ko)

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679842B2 (en) * 2014-10-01 2017-06-13 Mediatek Inc. Semiconductor package assembly
KR102274742B1 (ko) * 2014-10-06 2021-07-07 삼성전자주식회사 패키지 온 패키지와 이를 포함하는 컴퓨팅 장치
KR20170044919A (ko) * 2015-10-16 2017-04-26 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
US20170178990A1 (en) 2015-12-17 2017-06-22 Intel Corporation Through-mold structures
US20170338204A1 (en) * 2016-05-17 2017-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Device and Method for UBM/RDL Routing
US10211161B2 (en) * 2016-08-31 2019-02-19 Advanced Semiconductor Engineering, Inc. Semiconductor package structure having a protection layer
KR102052900B1 (ko) * 2016-10-04 2019-12-06 삼성전자주식회사 팬-아웃 반도체 패키지
DE102017126028B4 (de) 2017-06-30 2020-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Gehäuse und Herstellungsverfahren mit einem Trennfilm als Isolierfilm
US10170341B1 (en) * 2017-06-30 2019-01-01 Taiwan Semiconductor Manufacturing Company, Ltd. Release film as isolation film in package
US11201142B2 (en) * 2017-07-27 2021-12-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package, package on package structure and method of froming package on package structure
US10522526B2 (en) 2017-07-28 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. LTHC as charging barrier in InFO package formation
KR101982054B1 (ko) * 2017-08-10 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
US10074618B1 (en) * 2017-08-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof
US10741466B2 (en) 2017-11-17 2020-08-11 Infineon Technologies Ag Formation of conductive connection tracks in package mold body using electroless plating
KR102605122B1 (ko) 2017-12-08 2023-11-24 인피니언 테크놀로지스 아게 공기 캐비티를 갖는 반도체 패키지
US10700008B2 (en) * 2018-05-30 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure having redistribution layer structures
US11114407B2 (en) * 2018-06-15 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and manufacturing method thereof
KR102554017B1 (ko) * 2018-10-02 2023-07-11 삼성전자주식회사 반도체 패키지
KR102543185B1 (ko) * 2018-10-08 2023-06-14 삼성전자주식회사 반도체 패키지
TWI695472B (zh) * 2018-11-07 2020-06-01 欣興電子股份有限公司 晶片封裝結構及其製造方法
US10867947B2 (en) * 2018-11-29 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of manufacturing the same
US10796981B1 (en) 2019-04-04 2020-10-06 Infineon Technologies Ag Chip to lead interconnect in encapsulant of molded semiconductor package
US11133281B2 (en) 2019-04-04 2021-09-28 Infineon Technologies Ag Chip to chip interconnect in encapsulant of molded semiconductor package
CN112018052A (zh) 2019-05-31 2020-12-01 英飞凌科技奥地利有限公司 具有可激光活化模制化合物的半导体封装
US11342282B2 (en) * 2020-02-21 2022-05-24 Advanced Semiconductor Engineering, Inc. Semiconductor device package including a reinforcement structure on an electronic component and method of manufacturing the same
US11587800B2 (en) 2020-05-22 2023-02-21 Infineon Technologies Ag Semiconductor package with lead tip inspection feature
KR20220027333A (ko) 2020-08-26 2022-03-08 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR20220070877A (ko) 2020-11-23 2022-05-31 삼성전자주식회사 반도체 패키지
KR20230041860A (ko) * 2021-09-17 2023-03-27 삼성전자주식회사 반도체 패키지
CN115000270B (zh) * 2022-06-16 2023-12-01 惠州华星光电显示有限公司 光源模组及显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090045488A1 (en) 2007-08-13 2009-02-19 Industrial Technology Research Institute Magnetic shielding package structure of a magnetic memory device
US20110147911A1 (en) * 2009-12-22 2011-06-23 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
US20140057394A1 (en) * 2012-08-24 2014-02-27 Stmicroelectronics Pte Ltd. Method for making a double-sided fanout semiconductor package with embedded surface mount devices, and product made

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6121067A (en) * 1998-02-02 2000-09-19 Micron Electronics, Inc. Method for additive de-marking of packaged integrated circuits and resulting packages
KR100266138B1 (ko) * 1998-06-24 2000-09-15 윤종용 칩 스케일 패키지의 제조 방법
JP3644859B2 (ja) * 1999-12-02 2005-05-11 沖電気工業株式会社 半導体装置
EP1990833A3 (en) 2000-02-25 2010-09-29 Ibiden Co., Ltd. Multilayer printed circuit board and multilayer printed circuit board manufacturing method
TW457545B (en) * 2000-09-28 2001-10-01 Advanced Semiconductor Eng Substrate to form electronic package
JP2002134660A (ja) * 2000-10-26 2002-05-10 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP3670634B2 (ja) 2001-09-17 2005-07-13 松下電器産業株式会社 半導体集積回路装置及びその製造方法
US7053495B2 (en) 2001-09-17 2006-05-30 Matsushita Electric Industrial Co., Ltd. Semiconductor integrated circuit device and method for fabricating the same
JP3989869B2 (ja) 2003-04-14 2007-10-10 沖電気工業株式会社 半導体装置及びその製造方法
DE10320646A1 (de) 2003-05-07 2004-09-16 Infineon Technologies Ag Elektronisches Bauteil, sowie Systemträger und Nutzen zur Herstellung desselben
JP2007220870A (ja) 2006-02-16 2007-08-30 Casio Comput Co Ltd 半導体基板および半導体素子の製造方法
US7944064B2 (en) 2003-05-26 2011-05-17 Casio Computer Co., Ltd. Semiconductor device having alignment post electrode and method of manufacturing the same
US20070075436A1 (en) 2003-10-06 2007-04-05 Nec Corporation Electronic device and manufacturing method of the same
US6927498B2 (en) * 2003-11-19 2005-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Bond pad for flip chip package
JP4467318B2 (ja) 2004-01-28 2010-05-26 Ｎｅｃエレクトロニクス株式会社 半導体装置、マルチチップ半導体装置用チップのアライメント方法およびマルチチップ半導体装置用チップの製造方法
US7928591B2 (en) 2005-02-11 2011-04-19 Wintec Industries, Inc. Apparatus and method for predetermined component placement to a target platform
KR20070051038A (ko) 2005-11-14 2007-05-17 삼성전자주식회사 식별 마크를 갖는 반도체 소자
TWI311369B (en) * 2006-03-24 2009-06-21 Advanced Semiconductor Eng Method for fabricating identification code on a substrate
KR100809726B1 (ko) 2007-05-14 2008-03-06 삼성전자주식회사 얼라인 마크, 상기 얼라인 마크를 구비하는 반도체 칩,상기 반도체 칩을 구비하는 반도체 패키지 및 상기 반도체칩과 상기 반도체 패키지의 제조방법들
US7619901B2 (en) 2007-06-25 2009-11-17 Epic Technologies, Inc. Integrated structures and fabrication methods thereof implementing a cell phone or other electronic system
KR100878933B1 (ko) 2007-06-26 2009-01-19 삼성전기주식회사 웨이퍼 레벨 패키지 및 그 제조 방법
JP2011507265A (ja) * 2007-12-10 2011-03-03 アギア システムズ インコーポレーテッド 頂部金属層を用いるチップ識別
JP2009170476A (ja) * 2008-01-11 2009-07-30 Panasonic Corp 半導体装置および半導体装置の製造方法
US7884472B2 (en) * 2008-03-20 2011-02-08 Powertech Technology Inc. Semiconductor package having substrate ID code and its fabricating method
JP5363034B2 (ja) 2008-06-09 2013-12-11 ラピスセミコンダクタ株式会社 半導体基板、及びその製造方法
US8237257B2 (en) 2008-09-25 2012-08-07 King Dragon International Inc. Substrate structure with die embedded inside and dual build-up layers over both side surfaces and method of the same
US8350377B2 (en) * 2008-09-25 2013-01-08 Wen-Kun Yang Semiconductor device package structure and method for the same
CN101740551A (zh) * 2008-11-21 2010-06-16 育霈科技股份有限公司 用于半导体元件的叠层晶粒封装结构及其方法
US8354304B2 (en) 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US9082806B2 (en) 2008-12-12 2015-07-14 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US8168529B2 (en) * 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
US7943423B2 (en) 2009-03-10 2011-05-17 Infineon Technologies Ag Reconfigured wafer alignment
US20100283138A1 (en) * 2009-05-06 2010-11-11 Analog Devices, Inc. Nickel-Based Bonding of Semiconductor Wafers
TWI405306B (zh) 2009-07-23 2013-08-11 Advanced Semiconductor Eng 半導體封裝件、其製造方法及重佈晶片封膠體
JP5342960B2 (ja) * 2009-08-17 2013-11-13 ラピスセミコンダクタ株式会社 半導体装置の製造方法及び半導体装置
TWI501376B (zh) 2009-10-07 2015-09-21 Xintec Inc 晶片封裝體及其製造方法
US8349658B2 (en) 2010-05-26 2013-01-08 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts and heat sink over semiconductor die using leadframe
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US8928159B2 (en) 2010-09-02 2015-01-06 Taiwan Semiconductor Manufacturing & Company, Ltd. Alignment marks in substrate having through-substrate via (TSV)
US8466544B2 (en) 2011-02-25 2013-06-18 Stats Chippac, Ltd. Semiconductor device and method of forming interposer and opposing build-up interconnect structure with connecting conductive TMV for electrical interconnect of Fo-WLCSP
JP2012209635A (ja) * 2011-03-29 2012-10-25 Seiko Instruments Inc 接合ガラスの切断方法、パッケージの製造方法、パッケージ、圧電振動子、発振器、電子機器及び電波時計
US9000584B2 (en) * 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9401308B2 (en) 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging devices, methods of manufacture thereof, and packaging methods
JP5696076B2 (ja) 2012-03-21 2015-04-08 株式会社東芝 半導体装置の検査装置及び半導体装置の検査方法
US8563403B1 (en) 2012-06-27 2013-10-22 International Business Machines Corporation Three dimensional integrated circuit integration using alignment via/dielectric bonding first and through via formation last
KR20140038116A (ko) 2012-09-20 2014-03-28 제이앤제이 패밀리 주식회사 Ｌｅ ｄ 램프
US9385102B2 (en) 2012-09-28 2016-07-05 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming supporting layer over semiconductor die in thin fan-out wafer level chip scale package
US9721920B2 (en) 2012-10-19 2017-08-01 Infineon Technologies Ag Embedded chip packages and methods for manufacturing an embedded chip package
US20140175657A1 (en) * 2012-12-21 2014-06-26 Mihir A. Oka Methods to improve laser mark contrast on die backside film in embedded die packages
US9343386B2 (en) * 2013-06-19 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment in the packaging of integrated circuits
US9343434B2 (en) * 2014-02-27 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
US10074631B2 (en) * 2014-04-14 2018-09-11 Taiwan Semiconductor Manufacturing Company Packages and packaging methods for semiconductor devices, and packaged semiconductor devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090045488A1 (en) 2007-08-13 2009-02-19 Industrial Technology Research Institute Magnetic shielding package structure of a magnetic memory device
US20110147911A1 (en) * 2009-12-22 2011-06-23 Epic Technologies, Inc. Stackable circuit structures and methods of fabrication thereof
US20140057394A1 (en) * 2012-08-24 2014-02-27 Stmicroelectronics Pte Ltd. Method for making a double-sided fanout semiconductor package with embedded surface mount devices, and product made

Also Published As

Publication number Publication date
CN105321912A (zh) 2016-02-10
US20150348912A1 (en) 2015-12-03
CN105321912B (zh) 2018-05-25
US9589900B2 (en) 2017-03-07
US10096553B2 (en) 2018-10-09
KR20150137964A (ko) 2015-12-09
US20170125355A1 (en) 2017-05-04
DE102014114630A1 (de) 2015-12-03
DE102014114630B4 (de) 2021-03-25

Similar Documents

Publication Publication Date Title
KR101667115B1 (ko) 레이저 마킹을 위한 금속 패드
KR101792942B1 (ko) 패키지
US11600587B2 (en) Pad design for reliability enhancement in packages
KR101759770B1 (ko) 정렬 마크 설계를 위한 패키지 제조 방법
KR101731684B1 (ko) 디바이스 다이의 링 구조물
US10157888B1 (en) Integrated fan-out packages and methods of forming the same
US9761540B2 (en) Wafer level package and fabrication method thereof
US20210066151A1 (en) Package structure and method of fabricating the same
TWI591797B (zh) 用於雷射標記的金屬墊
KR102133879B1 (ko) 반도체 다이 개별화 및 이에 의해 형성된 구조물
US11164824B2 (en) Package structure and method of fabricating the same
US11587900B2 (en) Package structure including IPD and method of forming the same
US20210366826A1 (en) Semiconductor devices and methods of manufacturing the same
KR20210065353A (ko) 반도체 패키지
KR20210042212A (ko) 반도체 패키지
US20230260899A1 (en) Semiconductor package and manufacturing method thereof
US11201142B2 (en) Semiconductor package, package on package structure and method of froming package on package structure
US11961796B2 (en) Semiconductor package dielectric substrate including a trench
US20220359476A1 (en) Package structure and method of fabricating the same
US20240178090A1 (en) Package structure
US20240071855A1 (en) Package structure
US20240096781A1 (en) Package structure
KR20230006295A (ko) 재배선 기판을 포함하는 반도체 패키지 및 그 제조 방법
KR20240022157A (ko) 반도체 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant