DE102014113698A1 - Kontaktstelle für Halbleitervorrichtung - Google Patents
Kontaktstelle für Halbleitervorrichtung Download PDFInfo
- Publication number
- DE102014113698A1 DE102014113698A1 DE102014113698.5A DE102014113698A DE102014113698A1 DE 102014113698 A1 DE102014113698 A1 DE 102014113698A1 DE 102014113698 A DE102014113698 A DE 102014113698A DE 102014113698 A1 DE102014113698 A1 DE 102014113698A1
- Authority
- DE
- Germany
- Prior art keywords
- die
- auxiliary
- pads
- auxiliary disk
- molding compound
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title description 11
- 150000001875 compounds Chemical class 0.000 claims abstract description 36
- 238000000465 moulding Methods 0.000 claims abstract description 35
- 238000000034 method Methods 0.000 claims description 50
- 239000000758 substrate Substances 0.000 claims description 42
- 229910000679 solder Inorganic materials 0.000 claims description 14
- 239000000463 material Substances 0.000 claims description 13
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 85
- 238000001465 metallisation Methods 0.000 description 14
- 230000008569 process Effects 0.000 description 9
- 239000012778 molding material Substances 0.000 description 7
- 239000011241 protective layer Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000007747 plating Methods 0.000 description 6
- 229920002577 polybenzoxazole Polymers 0.000 description 6
- 239000004642 Polyimide Substances 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 229920000642 polymer Polymers 0.000 description 5
- 229910052709 silver Inorganic materials 0.000 description 5
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- UMIVXZPTRXBADB-UHFFFAOYSA-N benzocyclobutene Chemical compound C1=CC=C2CCC2=C1 UMIVXZPTRXBADB-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 239000004020 conductor Substances 0.000 description 4
- 229910052802 copper Inorganic materials 0.000 description 4
- 239000010949 copper Substances 0.000 description 4
- 230000032798 delamination Effects 0.000 description 4
- 238000001746 injection moulding Methods 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- 239000011135 tin Substances 0.000 description 4
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 239000003989 dielectric material Substances 0.000 description 3
- 230000005496 eutectics Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- KXGFMDJXCMQABM-UHFFFAOYSA-N 2-methoxy-6-methylphenol Chemical compound [CH]OC1=CC=CC([CH])=C1O KXGFMDJXCMQABM-UHFFFAOYSA-N 0.000 description 2
- 239000004593 Epoxy Substances 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 150000001252 acrylic acid derivatives Chemical class 0.000 description 2
- 239000000853 adhesive Substances 0.000 description 2
- 239000012790 adhesive layer Substances 0.000 description 2
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000001351 cycling effect Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 150000002118 epoxides Chemical class 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 229920002313 fluoropolymer Polymers 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 239000005011 phenolic resin Substances 0.000 description 2
- 229920001568 phenolic resin Polymers 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920000636 poly(norbornene) polymer Polymers 0.000 description 2
- 229920001296 polysiloxane Polymers 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 1
- 229910020220 Pb—Sn Inorganic materials 0.000 description 1
- 229910020836 Sn-Ag Inorganic materials 0.000 description 1
- 229910008433 SnCU Inorganic materials 0.000 description 1
- 229910020988 Sn—Ag Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 238000000748 compression moulding Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 238000005538 encapsulation Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012549 training Methods 0.000 description 1
- 238000001721 transfer moulding Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/565—Moulds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3157—Partial encapsulation or coating
- H01L23/3185—Partial encapsulation or coating the coating covering also the sidewalls of the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
- H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
- H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
- H01L2221/68359—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during manufacture of interconnect decals or build up layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
- H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/0346—Plating
- H01L2224/03462—Electroplating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/0346—Plating
- H01L2224/03464—Electroless plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0501—Shape
- H01L2224/05012—Shape in top view
- H01L2224/05015—Shape in top view being circular or elliptic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/0502—Disposition
- H01L2224/05024—Disposition the internal layer being disposed on a redistribution layer on the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05124—Aluminium [Al] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05139—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05164—Palladium [Pd] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05181—Tantalum [Ta] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05555—Shape in top view being circular or elliptic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/0613—Square or rectangular array
- H01L2224/06131—Square or rectangular array being uniform, i.e. having a uniform pitch across the array
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/061—Disposition
- H01L2224/0612—Layout
- H01L2224/06179—Corner adaptations, i.e. disposition of the bonding areas at the corners of the semiconductor or solid-state body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0651—Function
- H01L2224/06515—Bonding areas having different functions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
- H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
- H01L2224/11334—Manufacturing methods by local deposition of the material of the bump connector in solid form using preformed bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
- H01L2224/118—Post-treatment of the bump connector
- H01L2224/11848—Thermal treatments, e.g. annealing, controlled cooling
- H01L2224/11849—Reflowing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13111—Tin [Sn] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
- H01L2224/13116—Lead [Pb] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13139—Silver [Ag] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13147—Copper [Cu] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
- H01L2224/19—Manufacturing methods of high density interconnect preforms
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73267—Layer and HDI connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/818—Bonding techniques
- H01L2224/81801—Soldering or alloying
- H01L2224/81805—Soldering or alloying involving forming a eutectic alloy at the bonding interface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/83001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus
- H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
- H01L2224/838—Bonding techniques
- H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
- H01L2224/83855—Hardening the adhesive by curing, i.e. thermosetting
- H01L2224/83874—Ultraviolet [UV] curing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
- H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
- H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
- H01L2225/1047—Details of electrical connections between containers
- H01L2225/1058—Bump or bump-like electrical connections, e.g. balls, pillars, posts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
- H01L24/92—Specific sequence of method steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
- H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/014—Solder alloys
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0494—4th Group
- H01L2924/04941—TiN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/049—Nitrides composed of metals from groups of the periodic table
- H01L2924/0495—5th Group
- H01L2924/04953—TaN
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/20—Parameters
- H01L2924/206—Length ranges
- H01L2924/2064—Length ranges larger or equal to 1 micron less than 100 microns
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
- H01L2924/3512—Cracking
- H01L2924/35121—Peeling or delaminating
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Es ist eine Vorrichtung und ein Verfahren zu ihrer Herstellung vorgesehen, die eine Hilfsscheiben-Einrichtung angrenzend an Kontaktstellen verwenden. Die Kontaktstellen können Kontaktstellen in einem integrierten Fan-Out-Gehäuse sein, bei dem eine Formmasse entlang Seitenwänden eines Dies angeordnet ist und die Kontaktstellen sich über den Die und die Formmasse erstrecken. Die Kontaktstellen sind mit dem Die mittels einer oder mehreren Umverteilungsschichten elektrisch verbunden. Die Hilfsscheiben-Einrichtungen sind von den Kontaktstellen elektrisch isoliert. In einigen Ausführungsformen umgeben die Hilfsscheiben-Einrichtungen die Kontaktstellen teilweise und liegen in einem Eckbereich der Formmasse, einem Eckbereich des Dies und/oder einem Grenzflächen-Bereich zwischen einem Rand des Dies und der Formmasse.
Description
- BEANSPRUCHUNG DER PRIORITÄT UND QUERVERWEISE
- Diese Anmeldung beansprucht die Priorität der vorläufigen U.S.-Anmeldung Nr. 62/003 979, eingereicht am 28. Mai 2014, mit dem Titel „InFO RDL Routing Capability Improvement Design”; diese Anmeldung ist hiermit durch Bezugnahme aufgenommen.
- HINTERGRUND
- Halbleitervorrichtungen werden in einer Vielzahl von elektronischen Anwendungen verwendet, wie beispielsweise PCs, Mobiltelefonen, Digitalkameras und anderen elektronischen Geräten. Halbleitervorrichtungen werden üblicherweise hergestellt, indem aufeinander folgend isolierende oder dielektrische Schichten, leitende Schichten und Halbleiterschichten aus verschiedenen Materialien über einem Halbleitersubstrat abgelagert werden und die verschiedenen Materialschichten mittels Lithographie strukturiert werden, um Schaltungskomponenten und -elemente darauf auszubilden. Dutzende oder Hunderte von integrierten Schaltungen werden üblicherweise auf einem einzigen Halbleiterwafer hergestellt. Die einzelnen Dies werden vereinzelt, indem die integrierten Schaltungen entlang einer Risslinie gesägt werden. Die einzelnen Dies werden dann getrennt, beispielsweise in Mehr-Chip-Modulen oder anderen Arten von Gehäusen, verpackt.
- Die Halbleiterbranche verbessert weiterhin die Integrationsdichte von verschiedenen elektronischen Komponenten (z. B. Transistoren, Dioden, Widerständen, Kondensatoren etc.) durch kontinuierliche Verringerung der minimalen Einrichtungsgröße, was es erlaubt, mehr Komponenten in eine vorgegebene Fläche zu integrieren. Diese kleineren elektronischen Komponenten, wie integrierte Schaltungs-Dies, können auch in manchen Anwendungen kleinere Gehäuse erfordern, die weniger Fläche als frühere Gehäuse benötigen.
- Integrierte Fan-Out-(InFO)-Kapselungstechnologie wird immer beliebter, insbesondere wenn sie mit Wafer-Level-Packaging-(WLP)-Technologie kombiniert wird, bei der integrierte Schaltungen in Gehäusen gekapselt werden, die üblicherweise eine Umverteilungsschicht (RDL) oder Post-Passivierungs-Verbindung (engl. „post passivation interconnect”, PPI) umfassen, die verwendet wird, um Verdrahtung für Kontaktstellen des Gehäuses zu verteilen, so dass elektrische Kontakte mit einem größeren Mittenabstand hergestellt werden können als Kontaktstellen der integrierten Schaltung. Solche sich ergebenden Gehäusestrukturen sorgen für eine hohe Funktionsdichte mit Gehäusen mit relativ niedrigen Kosten und hoher Leistungsfähigkeit.
- KURZE BESCHREIBUNG DER ZEICHNUNGEN
- Aspekte der vorliegenden Offenbarung werden am besten aus der folgenden detaillierten Beschreibung verstanden, wenn sie mit den beigefügten Figuren gelesen wird. Man beachte, dass in Übereinstimmung mit dem üblichen Vorgehen in der Branche verschiedene Einrichtungen nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Einrichtungen zur Klarheit der Beschreibung beliebig vergrößert oder verkleinert sein.
-
1 ist eine Draufsicht eines Abschnitts eines integrierten Fan-Out-Gehäuses, in Übereinstimmung mit einigen Ausführungsformen. -
2 ist eine Draufsicht einer Kontaktstelle, die eine Hilfsscheiben-Einrichtung aufweist, in Übereinstimmung mit einigen Ausführungsformen. -
3A –3J zeigen verschiedene Zwischen-Verfahrensschritte bei der Herstellung eines Gehäuses, das eine Kontaktstelle aufweist, in Übereinstimmung mit einigen Ausführungsformen. -
4 ist ein Flussdiagramm, das Schritte zeigt, die ausgeführt werden können, um eine Vorrichtung herzustellen, in Übereinstimmung mit einigen Ausführungsformen. - DETAILLIERTE BESCHREIBUNG
- Die folgende Offenbarung sieht viele verschiedene Ausführungsformen oder Beispiele vor, um verschiedene Einrichtungen der Erfindung zu implementieren. Spezielle Beispiele von Komponenten und Anordnungen sind unten beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind natürlich nur Beispiele und sollen nicht einschränkend wirken. Das Ausbilden einer ersten Einrichtung über oder auf einer zweiten Einrichtung in der folgenden Beschreibung kann beispielsweise Ausführungsformen umfassen, in denen die erste und die zweite Einrichtung in direktem Kontakt ausgebildet sind, und kann auch Ausführungsformen umfassen, in denen zusätzliche Einrichtungen zwischen der ersten und der zweiten Einrichtung ausgebildet sein können, so dass die erste und die zweite Einrichtung nicht in direktem Kontakt sein müssen. Zusätzlich kann die vorliegende Offenbarung Bezugszeichen und/oder Buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient der Einfachheit und Klarheit und erzwingt als solche keine Beziehung zwischen den verschiedenen beschriebenen Ausführungsformen und/oder Konfigurationen.
- Weiter können räumlich relative Begriffe, wie „unten”, „unter”, „unterer”, „über”, „oberer” und ähnliche, hier zur Einfachheit der Beschreibung verwendet werden, um die Beziehung eines Elements oder einer Einrichtung mit einem oder mehreren anderen Elementen oder Einrichtungen zu beschreiben, wie sie in den Figuren gezeigt sind. Die räumlich relativen Begriffe sollen verschiedene Orientierungen der Vorrichtung, die verwendet oder betrieben wird, zusätzlich zu der in den Figuren gezeigten Orientierung umfassen. Die Vorrichtung kann anders orientiert sein (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Begriffe, die hier verwendet werden, können ebenfalls demgemäß interpretiert werden.
- Einige Ausführungsformen der vorliegenden Offenbarung betreffen Kapselungsvorrichtungen und Verfahren zur ihrer Herstellung für Halbleitervorrichtungen. Ausführungsformen wie diejenigen, die hier beschrieben sind, sehen beispielsweise eine Kontaktstellen-Struktur und -Anordnung vor, die beispielsweise für integrierte Fan-Out-(InFO)-Gehäuse nützlich sein kann. In einigen Ausführungsformen werden die Kontaktstellen-Größen verringert, um zusätzliche Fläche für Leitungsrouting bereitzustellen, etwa das, das in Umverteilungsschichten (RDLs) bereitgestellt wird. Als solche erweitern Ausführungsformen wie diejenigen, die hier offenbart sind, Routing-Fähigkeiten von Umverteilungsschichten, indem sie die Größe von Kontaktstellen verringern, ohne dass zusätzliche Probleme mit der Zuverlässigkeit auftreten. Große RDL-Kontaktstellen decken üblicherweise einen hohen Anteil der Fläche einer einzelnen RDL-Schicht ab, wodurch die Routing-Fähigkeit begrenzt ist und häufig eine zusätzliche Schicht oder Schichten erforderlich ist, um die Routing-Integrität sicherzustellen, was wiederum die Kosten erhöht. Des Weiteren führt die Verkleinerung der kritischen Abmessung von Kontaktstellen häufig zu Zuverlässigkeitsproblemen auf dielektrischen (z. B. Polymer-)Schichten an bestimmten kritischen Orten, etwa Ecken von Dies von Ball-Grid-Array-Anordnungen. Ähnliche Probleme wurden auch in Flip-Chip-Gehäusen beobachtet.
- Um diese Probleme zu lösen, umfassen manche Ausführungsformen eine Hilfsscheiben-Einrichtung, etwa eine Hilfs-Metalleinrichtung, die an eine Kontaktstelle angrenzt und entlang eines Randes der Under-Bump-Metallization (UBM) liegt. Im Allgemeinen ist, wie unten detaillierter beschrieben ist, die Hilfsscheiben-Einrichtung eine Einrichtung, etwa eine Metalleinrichtung, die von der Kontaktstelle getrennt ist und die Kontaktstelle teilweise umgibt. In einigen Ausführungsformen ist die Hilfsscheiben-Einrichtung ein Hilfsring, der die Kontaktstelle teilweise umgibt. Die Hilfsscheibe ist mit der Kontaktstelle nicht elektrisch verbunden.
- Die Hilfsscheiben-Einrichtung kann vorgesehen sein, wenn es für ein bestimmtes Design angemessen ist. In einigen Ausführungsformen ist die Hilfsscheiben-Einrichtung beispielsweise in Ecken von Dies einer Ball-Grid-Array-(BGA)-Konfiguration vorgesehen, um Zuverlässigkeitsprobleme zu verringern oder zu vermeiden, insbesondere wenn sie von der Verringerung von RDL-Kontaktstellen-Größen und Polymeröffnungsgrößen begleitet ist. Zusätzlich ist in einigen Ausführungsformen die Hilfsscheiben-Einrichtung in einem kleinen Bereich entlang Ecken von Dies und Ecken von Gehäusen vorgesehen. In einigen Ausführungsformen umfasst ein 3 × 3-Bereich eines BGA-Arrays entlang der Ecken eines Dies und der Ecken eines Gehäuses die Hilfsscheiben-Einrichtung. Hilfsscheiben-Einrichtungen können auch entlang einer Grenzfläche zwischen dem Die und einer Formmasse vorgesehen sein.
- Wie unten beschrieben ist, sind Ausführungsformen offenbart, die eine Hilfsscheiben-Einrichtung und eine Kontaktstellen-Struktur zum Zweck des Befestigens eines Substrats an einem anderen Substrat verwenden, wobei jedes der Substrate ein Die, ein Wafer, eine Leiterplatte, ein Kapselungssubstrat oder Ähnliches sein kann, was dadurch eine Die zu Die-, Wafer zu Die-, Wafer zu Wafer-, Die oder Wafer zu Leiterplatte- oder Kapselungssubstrat-Verbindung oder Ähnliches ermöglicht.
- Bezieht man sich jetzt auf
1 , so ist eine Draufsicht eines Abschnitts eines InFO-Gehäuses gezeigt, in Übereinstimmung mit einigen Ausführungsformen. Das InFO-Gehäuse, das in1 gezeigt ist, umfasst einen Die-Bereich102 und einen Formmasse-Bereich104 . In Ausführungsformen wie diesen weist ein Die (als der Die-Bereich102 wiedergegeben) eine Formmasse (wiedergegeben durch den Formmasse-Bereich104 ) entlang Seitenwänden des Dies auf. Kontaktstellen106 bieten eine externe elektrische Verbindung zu einem weiteren Substrat, etwa einem Die, einem Wafer, einem Kapselungssubstrat, einer Leiterplatte, einem Interposer oder Ähnlichem. Darüber liegende Schichten, etwa Umverteilungsschichten, Under-Bump-Metallization-(UBM)-Schichten und Ähnliches, sind nicht gezeigt, um Einrichtung einer Ausführungsform besser darzustellen. - Wie in
1 gezeigt ist, liegt eine Breite W1 der Kontaktstellen bei etwa 100 μm bis etwa 200 μm, z. B. etwa 140 μm. Diese verringerte Größe der Kontaktstellen, verglichen mit Kontaktstellen, die eine Breite von etwa 240 μm oder mehr haben, bietet eine größere Fläche für Umverteilungsleitungen. In einigen Ausführungsformen erlaubt die zusätzliche Fläche für die Umverteilungsleitungen, dass weniger Routing-Schichten verwendet werden, was die Kosten der Herstellung verringert. -
1 zeigt weiter drei Hilfsbereiche108a ,108b und108c (die gemeinsam als Hilfsbereiche108 bezeichnet werden), die durch gestrichelte Rechtecke angezeigt sind und die Bereiche wiedergeben, in denen die Hilfsscheiben-Einrichtungen110 (unten mit Bezug auf2 beschrieben) vorgesehen sind, in Übereinstimmung mit einigen Ausführungsformen. Die Hilfsbereiche108 zeigen Bonding-Bereiche, die einem höheren Spannungspegel unterliegen, beispielsweise während Temperaturwechsel auf der Platte (engl. „thermal cycling on board, TCoB), etwa Temperaturwechsel eines Gehäuses, das auf einer Leiterplatte befestigt ist. Das Einbeziehen der Hilfsscheiben-Einrichtung110 verringert die Spannung und das Risiko von Delaminierung oder anderer Ausfälle. - Der erste Hilfsbereich
108a liegt entlang einer Ecke des Gehäuses. In der Ausführungsform, die in1 gezeigt ist, umfasst die Ecke des Gehäuses Kontaktstellen106 , die über der Formmasse104 entlang der Ecke angeordnet sind. In einer Ausführungsform umfasst der erste Hilfsbereich108a einen Bereich von 3 × 3 Kontaktstellen, die über der Formmasse104 entlang einer Ecke des Gehäuses angeordnet sind, obwohl andere Größen verwendet werden können. In einer Ausführungsform umfasst der zweite Hilfsbereich108b einen Bereich von 4 × 4 Kontaktstellen, die über einer Ecke einer Grenzfläche zwischen dem Die-Bereich102 und dem Formmasse-Bereich104 entlang einer Ecke des Dies angeordnet sind, obwohl andere Größen verwendet werden können. Wie in1 gezeigt ist, kann der zweite Hilfsbereich108b die Kontaktstellen in dem Die-Bereich102 und dem Formmasse-Bereich104 überlappen. In einer Ausführungsform umfasst der dritte Hilfsbereich108c einen Bereich von 3 Kontaktstellen entlang einer Grenzfläche zwischen dem Die-Bereich102 und dem Formmasse-Bereich104 entlang eines Randes des Dies, obwohl andere Größen verwendet werden können. Wie in1 gezeigt ist, kann der dritte Hilfsbereich108c die Kontaktstellen in dem Die-Bereich102 und dem Formmasse-Bereich104 überlappen. Die Hilfsscheiben-Einrichtungen110 , etwa wie in den Ausführungsformen, die hier offenbart sind, können in diesen Bereichen oder anderen Bereichen teilweise nützlich sein, die einem höheren Spannungspegel, Delaminierung und/oder anderen Ausfällen unterliegen. -
2 zeigt eine vergrößerte Draufsicht der Kontaktstellen106 und Hilfsscheiben-Einrichtungen, in Übereinstimmung mit einigen Ausführungsformen.2 zeigt auch Teile von Abschnitten einer Umverteilungsschicht112 . Die Umverteilungsschicht112 ist eine Leiterbahn, die die elektrischen Signale mit den erwünschten Orten der Kontaktstellen106 verbindet. In der Ausführungsform, die in2 gezeigt ist, bilden die Hilfsscheiben-Einrichtungen110 Ringe, die die Kontaktstellen106 teilweise umgeben. In einigen Ausführungsformen liegen die Hilfsscheiben-Einrichtungen110 von dem Die oder der Mitte des Dies aus gesehen auf einer gegenüberliegenden Seite der Kontaktstelle106 . - In einigen Ausführungsformen liegt eine Breite W2 der Hilfsscheiben-Einrichtungen bei etwa 15 μm bis etwa 30 μm, z. B. etwa 20 μm. Eine Breite der Hilfsscheiben-Einrichtungen kann gemäß den Anforderungen eines bestimmten Designs und Kontaktstellen-Layouts angepasst sein. In einigen Ausführungsformen stellt eine Breite von 15 μm oder mehr eine erhebliche Verringerung der Spannungs- und Bruchprobleme bereit, insbesondere in den Polymerbereichen um die Kontaktstellen. Des Weiteren bietet in einigen Ausführungsformen eine Breite von mehr als 30 μm wenig oder keine zusätzlichen Vorteile und kann in einigen Ausführungsformen zusätzlichen Raum erfordern. Andere Ausführungsformen können andere Abmessungen verwenden.
-
3A bis3J zeigen verschiedene Schnittansichten von Zwischenschritten bei der Herstellung einer Halbleitervorrichtung wie der, die oben mit Bezug auf1 und2 beschrieben ist, in Übereinstimmung mit einigen Ausführungsformen. Bezieht man sich zuerst auf3A , so ist ein Trägersubstrat302 gezeigt, das eine oder mehrere optionale rückseitige Umverteilungsschichten304 aufweist, die darauf ausgebildet sind. Wie unten detaillierter beschrieben ist, wird ein Die auf dem Trägersubstrat302 angeordnet, wobei die Kontaktstellen nach oben zeigen. Die rückseitigen Umverteilungsschichten304 sorgen für elektrische Verbindungen auf beiden Seiten des Gehäuses, was gestapelte Gehäuse ermöglicht (z. B. Package-on-Package-(POP)-Konfigurationen). Alternativ können die rückseitigen Umverteilungsschichten304 fehlen, wenn ein Die, ein Gehäuse oder ein anderes Substrat nicht auf dem vorliegenden Gehäuse gestapelt wird. - Im Allgemeinen stellt das Trägersubstrat
302 zeitweilige mechanische und strukturelle Befestigung während nachfolgender Verarbeitungsschritte bereit. Zusätzlich stellt das Trägersubstrat302 , wie in3A gezeigt ist, eine Oberfläche bereit, auf der die rückseitigen Umverteilungsschichten304 ausgebildet werden. Das Trägersubstrat302 kann beispielsweise Glas, Siliziumoxid, Aluminiumoxid oder Ähnliches umfassen. - Die rückseitigen Umverteilungsschichten
304 umfassen eine oder mehrere Schichten von Dielektrika mit leitenden Einrichtungen (z. B. Leiterbahnen und Durchkontaktierungen), die darin ausgebildet sind. Die eine oder mehreren Schichten aus Dielektrika werden gemeinsam als rückseitige dielektrische Schichten304a bezeichnet und die leitenden Einrichtungen werden gemeinsam als rückseitige leitende Einrichtungen304b bezeichnet. - Die eine oder mehreren rückseitigen dielektrischen Schichten
304a können aus jedem geeigneten Material (z. B. Polyimid (PI), Polybenzoxazole (PBO), BCB, Epoxid, Silikon, Akrylaten, nanogefülltem Phenolharz, Siloxan, einem fluorierten Polymer, Polynorbonen, einem Oxid, einem Nitrid und Ähnlichem) mittels jedes geeigneten Verfahrens (z. B. einer Rotationsbeschichtungstechnik, Sputtern und Ähnlichem) ausgebildet werden. Das Ausbilden der rückseitigen leitenden Einrichtungen304b kann das Strukturieren der rückseitigen dielektrischen Schichten304a (z. B. mittels Photolithographie- und/oder Ätzverfahren) und das Ausbilden von rückseitigen leitenden Einrichtungen304b in den strukturierten rückseitigen dielektrischen Schichten304a umfassen (z. B. durch Abscheiden einer Keimschicht, Verwenden einer Maskenschicht, um die Form der leitenden Einrichtungen zu definieren, und Verwenden eines stromlosen/elektrochemischen Plattierverfahrens). -
3B zeigt das Ausbilden von optionalen Durchkontaktierungen310 , in Übereinstimmung mit einigen Ausführungsformen. Die optionalen Durchkontaktierungen310 stellen eine elektrische Verbindung von einer Seite des Gehäuses zu einer anderen Seite des Gehäuses her. Ein Die wird, wie unten detaillierter beschrieben ist, beispielsweise auf den rückseitigen Umverteilungsschichten304 befestigt und eine Formmasse wird um die Durchkontaktierungen und den Die ausgebildet. Nachfolgend kann eine weitere Vorrichtung, etwa ein weiterer Die, ein weiteres Gehäuse, Substrat oder Ähnliches, an dem Die und der Formmasse befestigt werden. Die Durchkontaktierungen310 stellen eine elektrische Verbindung zwischen der weiteren Vorrichtung und den rückseitigen Umverteilungsschichten304 her, ohne dass elektrische Signale durch den Die geleitet werden müssen, der auf den rückseitigen Umverteilungsschichten304 befestigt ist. - Die Durchkontaktierungen können beispielsweise ausgebildet werden, indem eine leitende Keimschicht (nicht gezeigt) über den rückseitigen Umverteilungsschichten
304 ausgebildet wird. Eine Maske, etwa eine strukturierte Photoresistschicht, kann abgeschieden und strukturiert werden, um die Form der Durchkontaktierungen310 zu definieren, wobei Öffnungen in der Maske die Keimschicht freilegen. Die Öffnungen können mit einem leitenden Material gefüllt werden, indem beispielsweise ein stromloses Plattierverfahren oder ein elektrochemisches Plattierverfahren verwendet wird. Das Plattierverfahren kann die Öffnungen in dem strukturierten Photoresist unidirektional füllen (z. B. von der Keimschicht nach oben). Unidirektionales Füllen kann es ermöglichen, dass solche Öffnungen gleichförmiger gefüllt werden, insbesondere für Durchkontaktierungen mit hohem Seitenverhältnis. Alternativ kann eine Keimschicht auf Seitenwänden von Öffnungen in dem strukturierten Photoresist ausgebildet werden und diese Öffnungen können multidirektional gefüllt werden. Nachfolgend kann das Photoresist in einem Plasmaätz- und/oder nassen Entfernungsverfahren entfernt werden, was die Durchkontaktierungen310 über den rückseitigen Umverteilungsschichten304 und mit ihnen elektrisch verbunden belässt, wie in3B gezeigt ist. Die Durchkontaktierungen310 können auch mit Metalldraht-Stiften realisiert werden, die durch ein Drahtbonding-Verfahren angeordnet werden, etwa einem Kupferdrahtbonding-Verfahren. Die Verwendung eines Drahtbonding-Verfahrens kann den Bedarf für das Abscheiden einer Keimschicht, das Abscheiden und Strukturieren eines Photoresist und das Plattieren, um die Durchkontaktierungen310 auszubilden, beseitigen. - Bezieht man sich jetzt auf
3C , so ist ein Die312 gezeigt, der an den rückseitigen Umverteilungsschichten304 befestigt ist, in Übereinstimmung mit einigen Ausführungsformen. Der Die312 kann ein Substrat umfassen, das jede Art von Schaltung aufweist, die für eine bestimmte Anwendung geeignet ist und die darauf ausgebildet ist. Die elektrischen Schaltungen können beispielsweise verschiedene n-Metalloxid-Halbleiter-(NMOS)- und/oder p-Metalloxid-Halbleiter.(PMOS)-Vorrichtungen umfassen, etwa Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen und Ähnliches, die mit einander verbunden sind, um eine oder mehrere Funktionen auszuführen. Die Funktionen können Speicherstrukturen, Verarbeitungsstrukturen, Sensoren, Verstärker, Stromversorgung, Eingabe-/Ausgabe-Schaltungen oder Ähnliches umfassen. Ein Fachmann wird erkennen, dass die obigen Beispiele nur der Beschreibung halber angegeben sind, um Anwendungen von einigen beispielhaften Ausführungsformen weiter zu beschreiben, und die Offenbarung nicht in irgendeiner Weise einschränken sollen. Andere Schaltungen können verwendet werden, die für eine gegebene Anwendung geeignet sind. - Der Die
312 kann eine oder mehrere dielektrische Schichten umfassen, die über den elektrischen Vorrichtungen liegen, und Metallschichten können zwischen dielektrischen Schichten ausgebildet sein, um elektrische Signale zwischen den elektrischen Vorrichtungen zu verbinden. Elektrische Vorrichtungen können auch in einer oder mehreren dielektrischen Schichten ausgebildet sein. Der Die312 umfasst externe Kontakte, etwa Kontakte314 , in der obersten dielektrischen Schicht, um externe elektrische Verbindungen zu den elektrischen Schaltungen herzustellen. In einer Ausführungsform sind die Kontakte314 Aluminium-Kontaktstellen oder Aluminium-Kupfer-Kontaktstellen, obwohl andere metallische Materialien verwendet werden können. Die Kontakte314 können Kontaktstellen, Säulen, Lotkugeln, Drahtstifte oder eine andere leitende elektrische Verbindung zu den elektrischen Schaltungen des Dies312 sein. - Der Die
312 kann an der rückseitigen Umverteilungsschicht304 beispielsweise mittels einer Haftschicht316 (z. B. eines Die-Befestigungs-Films (DAF)) befestigt sein, die auf einer Rückseite angeordnet ist. In einer Ausführungsform kann die Haftschicht316 aus jedem geeigneten Klebstoff bestehen, etwa ultraviolettem (UV) Kleber, der seine Hafteigenschaften verliert, wenn er UV-Licht ausgesetzt wird. -
3D zeigt ein Spritzgussverfahren und ein Rückschleifen der Formmasse, in Übereinstimmung mit einigen Ausführungsformen. In einigen Ausführungsformen ist das Spritzgussverfahren ein Spritzgussverfahren auf Wafer-Ebene. Eine Formmasse320 wird beispielsweise aufgetragen, um Lücken zwischen dem Die312 und den Durchkontaktierungen310 zu füllen. Die Formmasse320 kann jedes geeignete Material umfassen, etwa ein Epoxidharz, eine Gussunterfüllung oder Ähnliches. Geeignete Verfahren zum Ausbilden der Formmasse320 umfassen Formpressen, Spritzpressen, Spritzguss mit flüssiger Formmasse und Ähnliches. Die Formmasse320 kann beispielsweise zwischen dem Die312 und den Durchkontaktierungen310 in flüssiger Form aufgebracht werden. Nachfolgend wird ein Aushärteverfahren ausgeführt, um die Formmasse320 zu festigen. Das Füllen der Formmasse320 kann den Die312 und die Durchkontaktierungen310 überfüllen, so dass die Formmasse320 obere Flächen des Dies312 und der Durchkontaktierungen310 bedeckt. Eine mechanische Schleif-, chemisch-mechanische Polier-(CMP)- oder andere Zurückätztechnik kann angewendet werden, um überschüssige Teile der Formmasse320 zu entfernen und die Kontakte314 des Dies312 freizulegen. Nach einer Planarisierung können obere Flächen der Formmasse320 , des Dies312 und der Durchkontaktierungen310 im Wesentlichen plan sein. - Bezieht man sich als nächstes auf
3E , so sind eine oder mehrere vorderseitige Umverteilungsschichten330 gezeigt, in Übereinstimmung mit einigen Ausführungsformen. Die vorderseitigen Umverteilungsschichten330 können im Wesentlichen den rückseitigen Umverteilungsschichten304 sowohl bei dem Ausbildungsverfahren als auch in der Zusammensetzung gleichen. Die vorderseitigen Umverteilungsschichten330 können beispielsweise eine oder mehrere Schichten aus Dielektrika (z. B. dielektrische Schichten330a ) mit leitenden Einrichtungen (z. B. Leiterbahnen und Durchkontaktierungen330b ) umfassen, die darin ausgebildet sind. Die eine oder mehreren dielektrischen Schichten können aus jedem geeigneten Material (z. B. Polyimid (PI), Polybenzoxazole (PBO), BCB, Epoxid, Silikon, Akrylaten, nanogefülltem Phenolharz, Siloxan, einem fluorierten Polymer, Polynorbonen, einem Oxid, einem Nitrid und Ähnlichem) mittels jedes geeigneten Verfahrens (z. B. einer Rotationsbeschichtungstechnik, Sputtern und Ähnlichem) ausgebildet werden. Das Ausbilden der vorderseitigen Umverteilungsschichten330 kann das Strukturieren der dielektrischen Schichten beispielsweise mittels Photolithographie- und/oder Ätzverfahren und das Ausbilden von leitenden Einrichtungen in den strukturierten dielektrischen Schichten umfassen, indem beispielsweise ein leitendes Material in den Öffnungen der strukturierten dielektrischen Schichten ausgebildet wird. -
3F zeigt eine vergrößerte Ansicht eines Referenzbereichs317 , der in3E durch das gepunktete Rechteck gekennzeichnet ist. Wie in3E gezeigt ist, umfasst der Referenzbereich317 einen Bereich, der zu dem dritten Hilfsbereich108c gehört, und einen Bereich, der an den dritten Hilfsbereich108c angrenzt, wie oben mit Bezug auf1 beschrieben ist.3F zeigt zwei Kontaktstellen318a und318b (gemeinsam als Kontaktstellen318 bezeichnet) zum Zweck der Beschreibung, wobei eine erste Kontaktstelle318a außerhalb des dritten Hilfsbereichs108c liegt und eine zweite Kontaktstelle318b innerhalb des dritten Hilfsbereichs108c liegt. Es versteht sich, dass viel mehr Kontaktstellen vorhanden sein können und dass ähnliche Verfahren und Materialien in anderen Bereichen des Bonding-Bereichs verwendet werden können, etwa in dem ersten Hilfsbereich108a und dem zweiten Hilfsbereich108b , die oben mit Bezug auf1 beschrieben sind. - Bezieht man sich wieder auf
3F , so sind zwei Kontaktstellen318a und318b gezeigt, die beide verwendet werden können, um einen elektrischen Kontakt herzustellen. Wie in3F gezeigt ist, ist eine Hilfsscheiben-Einrichtung332 angrenzend an die Kontaktstelle318b ausgebildet. Zur Bezugnahme ist das Ausbilden der Kontaktstelle318b und der Hilfsscheiben-Einrichtung332 entlang der Linie A-A von2 gezeigt. - Die Kontaktstellen
318 und die Hilfsscheiben-Einrichtung332 können mit jedem geeigneten Verfahren und allen geeigneten Materialien ausgebildet werden. In einer Ausführungsform wird beispielsweise eine Keimschicht (nicht gezeigt) über einer Oberfläche der vorderseitigen Umverteilungsschichten330 abgeschieden. Danach wird eine strukturierte Maskenschicht, etwa eine Photoresistschicht, die abgeschieden, belichtet und entwickelt wurde, über der Keimschicht ausgebildet, die Öffnungen aufweist, die die angestrebte Form der Kontaktstellen318 und der Hilfsscheiben-Einrichtung332 definieren. Es versteht sich, dass die Öffnungen weiter eine Umverteilungsleitung definieren können, um die Kontaktstellen mit dem angestrebten Ort zu verbinden, wie in2 gezeigt ist. Ein Plattierverfahren kann verwendet werden, um die Kontaktstellen318 und die Hilfsscheiben-Einrichtung332 über der Keimschicht in den Öffnungen der strukturierten Maskenschicht auszubilden. Es kann beispielsweise ein stromloses Plattierverfahren oder ein elektrochemisches Plattierverfahren verwendet werden. Danach kann die strukturierte Maskenschicht entfernt werden und belichtete Abschnitte der Keimschicht können mittels der Kontaktstellen und der Hilfsscheiben-Einrichtung332 als Maske entfernt werden. In einigen Ausführungsformen sind die Kontaktstellen318 und die Hilfsscheiben-Einrichtung332 Aluminium-Kontaktstellen oder Aluminium-Kupfer-Kontaktstellen, obwohl andere metallische Materialien verwendet werden können. - Wie in
3F gezeigt ist, haben die Kontaktstellen318 eine Breite W3 von etwa 100 μm bis etwa 200 μm und die Hilfsscheiben-Einrichtung332 hat eine Breite W4 von etwa 15 μm bis etwa 30 μm. In einigen Ausführungsformen hat die Hilfsscheiben-Einrichtung332 einen Abstand von der Kontaktstelle318b von D1. Der Abstand D1 kann eine solche Größe haben, dass eine Überlappung zwischen der Hilfsscheiben-Einrichtung332 und einer nachfolgend ausgebildeten Under-Bump-Metallization (unten detaillierter beschrieben) beibehalten werden kann. In einigen Ausführungsformen kann die Hilfsscheiben-Einrichtung332 eine Dicke von etwa 2 μm bis etwa 10 μm haben. Es wurde herausgefunden, dass Abmessungen wie diese Spannungen verringern während sie eine kleinere Kontaktstellen-Größe ermöglichen. Die Hilfsscheiben-Einrichtung332 kann auch als Mittel gegen Risse dienen. - Es versteht sich, dass die Kontaktstellen
318 eine elektrische Verbindung zwischen einem weiteren Substrat, das nachfolgend befestigt werden soll (siehe z. B.3I ) und dem Die102 und/oder den Durchkontaktierungen310 herstellen. Auf der anderen Seite stellen die Hilfsscheiben-Einrichtungen332 keine elektrischen Verbindungen her und sind keine Komponenten der elektrischen Schaltungen. Wie in3F gezeigt ist, sind die Kontaktstellen318 von den Hilfsscheiben-Einrichtungen332 getrennt. Als solche sind die Hilfsscheiben-Einrichtungen332 Einrichtungen, die hinzugefügt werden, um Spannungen zu verringern und stellen keine elektrischen Verbindungen her. -
3G zeigt eine oder mehrere Schutzschichten322 , die über den vorderseitigen Umverteilungsschichten330 ausgebildet sind, in Übereinstimmung mit einigen Ausführungsformen. Die Schutzschichten322 können aus einem Polymer wie einem Epoxid, Polyimid, Benzocyclobuten (BCB), Polybenzoxazole (PBO) und Ähnlichem ausgebildet sein. Die Ausbildungsverfahren können beispielsweise Rotationsbeschichtung umfassen. Die Schutzschichten322 werden strukturiert, um eine Öffnung auszubilden, durch die die Kontaktstellen318 freigelegt werden. Das Strukturieren der Schutzschichten322 kann Photolithographietechniken umfassen. Ein Aushärteschritt kann ausgeführt werden, um die Schutzschichten322 auszuhärten. -
3H zeigt eine Under-Bump-Metallization (UBM)324 , die über der einen oder den mehreren Schutzschichten322 ausgebildet und strukturiert wird und sich durch die eine oder mehreren Schutzschichten322 erstreckt, wodurch eine elektrische Verbindung mit den Kontaktstellen318 ausgebildet wird. Die Under-Bump-Metallization324 stellt eine elektrische Verbindung bereit, auf der ein elektrisches Anschlussteil, z. B. eine Lotkugel/ein Bondhügel, angeordnet sein kann. In einer Ausführungsform umfasst die Under-Bump-Metallization324 eine Diffusionsbarriere-Schicht, eine Keimschicht oder eine Kombination daraus. Die Diffusionsbarriere-Schicht kann Ti, TiN, Ta, TaN oder Kombinationen daraus umfassen. Die Keimschicht kann Kupfer oder Kupferlegierungen umfassen. Andere Metalle wie Nickel, Palladium, Silber, Gold, Aluminium, Kombinationen daraus und Mehrschicht-Strukturen davon können jedoch auch vorgesehen sein. In einer Ausführungsform wird die Under-Bump-Metallization324 mittels Sputtern ausgebildet. In anderen Ausführungsformen kann Elektroplattieren verwendet werden. - In einigen Ausführungsformen überlappt die Under-Bump-Metallization
324 seitlich die Hilfsscheiben-Einrichtungen, wie in3H gezeigt ist. In einigen Ausführungsformen überlappt die Under-Bump-Metallization324 die Hilfsscheiben-Einrichtungen seitlich um einen Abstand D2 von mehr als etwa 7,5 μm. In einigen Ausführungsformen beispielsweise, in denen die Breite der Hilfsscheiben-Einrichtungen etwa 15 μm beträgt, überlappt die Under-Bump-Metallization etwa 50% der Hilfsscheiben-Einrichtungen. Das Überlappen der Under-Bump-Metallization324 und der Hilfsscheiben-Einrichtungen trägt dazu bei, die Spannungen weiter zu verringern, einschließlich der Spannungen in der Polymerschicht am Rand der Under-Bump-Metallization, etwa Spannungen die während Temperaturwechseln hervorgerufen werden. In einigen Ausführungsformen wird die Spannung um etwa 30% gesenkt. - Bezieht man sich als nächstes auf
31 , so wird ein Anschlussteil340 über der Under-Bump-Metallization324 ausgebildet, in Übereinstimmung mit einigen Ausführungsformen. In einer Ausführungsform umfasst das Anschlussteil340 ein eutektisches Material und kann einen Bondhügel oder eine Lotkugel als Beispiele umfassen. Das Lötmaterial kann beispielsweise aus bleibasierten oder bleifreien Lötmitteln bestehen, etwa Pb-Sn-Zusammensetzungen für bleibasierte Lötmittel; bleifreie Lötmittel einschließlich InSb; Zinn-, Silber- und Kupfer-(SAC)-Zusammensetzungen; und andere eutektische Materialien, die einen gemeinsamen Schmelzpunkt haben und leitende Lötmittel-Verbindungen in elektrischen Anwendungen ausbilden. Für ein bleifreies Lötmittel können SAC-Lötmittel mit verschiedenen Zusammensetzungen verwendet werden, etwa SAC105 (Sn 98%, Ag 1,0%, Cu 0,5%), SAC305 und SAC405 , als Beispiele. Bleifreie Anschlussteile wie Lotkugeln können auch aus SnCu-Verbindungen ausgebildet werden, ohne die Verwendung von Silber (Ag). Alternativ können bleifreie Lötmittel-Anschlussteile Zinn und Silber, Sn-Ag, ohne die Verwendung von Kupfer umfassen. Die Anschlussteile340 können aus einer eines Arrays von Anschlussteilen bestehen, die als Gitter ausgebildet sind, etwa ein Ball-Grid-Array (BGA). Das Anschlussteil340 umfasst eine leitende Kugel, die in einigen Ausführungsformen die Form einer Teilkugel haben kann. Alternativ kann das Anschlussteil340 andere Formen aufweisen. Das Anschlussteil340 kann beispielsweise auch nicht-kugelförmige leitende Anschlussteile umfassen. - Das Anschlussteil
340 wird in einigen Ausführungsformen mittels eines Lotkugel-Tropfverfahrens befestigt. Während des Befestigungsverfahrens des Anschlussteils340 oder nach dem Befestigungsverfahren des leitenden Materials kann das eutektische Material des leitenden Materials340 aufgeschmolzen werden. -
3J zeigt das Entfernen des Trägersubstrats302 und das Befestigen eines oberen Substrats350 und eines unteren Substrats352 , in Übereinstimmung mit einigen Ausführungsformen. Sowohl das obere Substrat350 als auch das untere Substrat352 können ein Die, ein Wafer, ein Kapselungssubstrat, ein Motherboard, eine Leiterplatte oder Ähnliches sein. In einigen Ausführungsformen wird eine Package-on-Package-Struktur ausgebildet. Das obere Substrat350 kann beispielsweise ein weiteres Gehäuse sei, wobei der Die312 ein Prozessor ist und das obere Substrat350 ein weiteres Gehäuse sein kann, das Speicher bereitstellt. In dieser Ausführungsform kann das untere Substrat352 eine Leiterplatte oder ein Kapselungssubstrat sein. - Wie in
3H gezeigt ist, werden in einigen Ausführungsformen die Hilfsscheiben-Einrichtungen (z. B. die Hilfsscheiben-Einrichtung332 ) nicht freigelegt. Aufgrund von Unterschieden im Wärmeausdehnungskoeffizienten (CTE) zwischen dem oberen Substrat350 und den anderen Komponenten können Spannungen zwischen dem Anschlussteil340 und den Kontaktstellen318 zu Delaminierung oder anderen unerwünschten Problemen führen. Wie oben erwähnt, vergrößert sich die Spannung an den Kontaktstellen318 , wenn sich die Größe der Kontaktstellen verringert, was wiederum zu Delaminierung oder anderen Ausfällen führen kann. Diese Spannung kann in den Hilfsbereichen108 besonders hoch sein, z. B. entlang den Ecken des Gehäuses und entlang der Grenzfläche zwischen dem Die312 und der Formmasse320 . - Die Hilfsscheiben-Einrichtungen
332 sorgen für einen Abbau der Spannungen, indem sie die Spannung verringern, die auf die Kontaktstellen318 ausgeübt wird. Das Hinzufügen der Hilfsscheiben-Einrichtungen332 ermöglicht es, dass die Kontaktstellen in der Größe verkleinert werden, was eine Vergrößerung der Fläche für das Routen von Verbindungsleitungen erlaubt. Diese vergrößerte Routing-Fläche kann es erlauben, dass weniger Schichten nötig sind, was die Kosten senkt. - Wie in
3J gezeigt ist, können die Hilfsscheiben-Einrichtungen332 auch auf den rückseitigen Umverteilungsschichten304 vorgesehen sein. - Ausführungsformen wie die, die oben beschrieben sind, wurden mit Bezug auf ein Fan-Out-Gehäuse mit rückseitigen und vorderseitigen Umverteilungsschicht zum Zweck der Beschreibung dargestellt. Andere Ausführungsformen können die offenbarten Einrichtungen in anderen Konfigurationen verwenden. Die rückseitigen Umverteilungsschichten, die Durchkontaktierungen und Ähnliches müssen beispielsweise nicht in allen Ausführungsformen vorhanden sein. Des Weiteren müssen Ausführungsformen keine Fan-Out-Konfiguration verwenden. In noch anderen Ausführungsformen können die Hilfsscheiben-Einrichtungen auf den rückseitigen Umverteilungsschichten sowie auf den vorderseitigen Umverteilungsschichten verwendet werden. Zusätzlich kann eine einzige Umverteilungsschicht in einer oder beiden der rückseitigen und der vorderseitigen Umverteilungsschicht verwendet werden.
-
4 ist ein Flussdiagramm, das Schritte eines Verfahrens zum Ausbilden einer Vorrichtung zeigt, in Übereinstimmung mit einigen Ausführungsformen. Das Verfahren beginnt bei Schritt402 , in dem ein Substrat bereitgestellt wird. In einigen Ausführungsformen ist das Substrat ein integriertes Fan-Out-Gehäuse, wie oben mit Bezug auf3A –3E beschrieben ist, obwohl andere Arten von Substraten verwendet werden können. In Schritt404 werden Kontaktstellen auf dem Substrat ausgebildet und in Schritt406 werden Hilfsscheiben-Bereiche ausgebildet, wie oben mit Bezug auf3F beschrieben ist. In einigen Ausführungsformen können die Kontaktstellen und die Hilfsscheiben gleichzeitig ausgebildet werden. Die Hilfsscheiben-Bereiche können in Bereichen mit hoher Spannung ausgebildet werden, wie oben beschrieben ist, wodurch zusätzliche Verdrahtungs-Routing-Flächen bereitgestellt werden. In Schritt408 werden externe Anschlussteile ausgebildet, wie diejenigen, die oben mit Bezug auf3G –3I beschrieben sind. Passivierungsschichten und Under-Bump-Metallization-Schichten können auch ausgebildet werden. Danach kann in Schritt410 die Struktur mit einem weiteren Substrat gebondet werden, wie oben mit Bezug auf3J beschrieben ist. - In einer Ausführungsform ist ein Verfahren vorgesehen. Das Verfahren umfasst das Bereitstellen eines Substrats und das Ausbilden von Kontaktstellen auf dem Substrat. Die Kontaktstellen stellen elektrische Verbindungen mit Schaltungen auf dem Substrat her. Eine Hilfsscheiben-Einrichtung wird angrenzend an eine erste Kontaktstelle ausgebildet, so dass die Hilfsscheiben-Einrichtung vollständig über der dielektrischen Oberfläche liegt und keine elektrischen Verbindungen herstellt. Ein externes elektrisches Anschlussteil wird auf der ersten Kontaktstelle ausgebildet.
- In einer weiteren Ausführungsform ist ein weiteres Verfahren vorgesehen. Das Verfahren umfasst das Bereitstellen eines Dies und das Ausbilden einer Formmasse entlang Seitenwänden des Dies. Kontaktstellen werden über dem Die und der Formmasse ausgebildet. Hilfsscheiben-Einrichtungen werden angrenzend an eine Untermenge der Kontaktstellen ausgebildet, wobei die Hilfsscheiben-Einrichtungen von den Kontaktstellen elektrisch isoliert sind. Elektrische Anschlussteile werden auf den Kontaktstellen ausgebildet und ein Substrat wird an den elektrischen Anschlussteilen befestigt.
- In noch einer weiteren Ausführungsform ist eine Vorrichtung vorgesehen. Die Vorrichtung umfasst einen Die und eine Formmasse entlang Seitenwänden des Dies. Kontaktstellen liegen über dem Die und der Formmasse. Hilfsscheiben-Einrichtungen liegen angrenzend an ausgewählte der Kontaktstellen, wobei die Hilfsscheiben-Einrichtungen keine elektrischen Verbindungen herstellen.
- Das Vorangegangene beschreibt Merkmale von mehreren Ausführungsformen, so dass der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte anerkennen, dass er die vorliegende Offenbarung leicht als Basis verwenden kann, um andere Verfahren und Strukturen zu entwerfen oder modifizieren, um die gleichen Ziele zu erreichen und/oder die gleichen Vorteile der hier eingeführten Ausführungsformen zu realisieren. Der Fachmann sollte auch erkennen, dass solche äquivalenten Konstruktionen nicht von dem Geist und Schutzumfang der vorliegenden Offenbarung abweichen und dass er verschiedene Änderungen, Ersetzungen und Modifikationen hier vornehmen kann, ohne von dem Geist und Schutzumfang der vorliegenden Offenbarung abzuweichen.
Claims (20)
- Verfahren, das Folgendes umfasst: Bereitstellen eines Substrats; Ausbilden von Kontaktstellen auf dem Substrat, wobei die Kontaktstellen eine erste Kontaktstelle umfassen, wobei die Kontaktstellen elektrische Verbindungen mit Schaltungen auf dem Substrat herstellen; Ausbilden einer Hilfsscheiben-Einrichtung angrenzend an die erste Kontaktstelle, wobei die Hilfsscheiben-Einrichtung keine elektrischen Verbindungen herstellt; und Ausbilden eines externen elektrischen Anschlussteils auf der ersten Kontaktstelle.
- Verfahren nach Anspruch 1, wobei das externe elektrische Anschlussteil eine Lotkugel umfasst.
- Verfahren nach Anspruch 1 oder 2, wobei die Hilfsscheiben-Einrichtung ein Metall umfasst.
- Verfahren nach einem der Ansprüche 1 bis 3, wobei die Hilfsscheiben-Einrichtung einen Ring umfasst, der die erste Kontaktstelle in einer Draufsicht teilweise umgibt.
- Verfahren nach einem der Ansprüche 1 bis 4, wobei die erste Kontaktstelle und die Hilfsscheiben-Einrichtung über einer Formmasse in einer Ecke des Gehäuses ausgebildet werden.
- Verfahren nach einem der Ansprüche 1 bis 4, wobei die erste Kontaktstelle und die Hilfsscheiben-Einrichtung über einem Grenzflächen-Bereich zwischen einem Die und einer Formmasse ausgebildet werden.
- Verfahren nach einem der Ansprüche 1 bis 6, wobei die Hilfsscheiben-Einrichtung auf einer Seite der Kontaktstelle gegenüber einer Mitte eines Dies angeordnet ist.
- Verfahren, das Folgendes umfasst: Bereitstellen eines Dies; Ausbilden einer Formmasse entlang Seitenwänden des Dies; Ausbilden von Kontaktstellen über dem Die und der Formmasse; Ausbilden von Hilfsscheiben-Einrichtungen angrenzend an eine Untermenge der Kontaktstellen, wobei die Hilfsscheiben-Einrichtungen von den Kontaktstellen elektrisch isoliert sind; Ausbilden von elektrischen Anschlussteilen auf den Kontaktstellen; und Befestigen eines Substrats an den elektrischen Anschlussteilen.
- Verfahren nach Anspruch 8, wobei die Hilfsscheiben-Einrichtungen in einem Eckbereich der Formmasse angeordnet sind.
- Verfahren nach Anspruch 8, wobei die Hilfsscheiben-Einrichtungen in einem Eckbereich des Dies angeordnet sind.
- Verfahren nach Anspruch 8, wobei die Hilfsscheiben-Einrichtungen in einem Grenzflächen-Bereich zwischen dem Die und der Formmasse entlang Rändern des Dies angeordnet sind.
- Verfahren nach einem der Ansprüche 8 bis 11, wobei die Hilfsscheiben-Einrichtungen aus einem gleichen Material wie die Kontaktstellen ausgebildet sind.
- Verfahren nach einem der Ansprüche 8 bis 11, wobei jede der Hilfsscheiben-Einrichtungen einen Ring bildet, der eine zugehörige der Kontaktstellen teilweise umgibt.
- Vorrichtung, die Folgendes umfasst: einen Die; eine Formmasse entlang Seitenwänden des Dies; Kontaktstellen über dem Die und der Formmasse; und Hilfsscheiben-Einrichtungen angrenzend an ausgewählte der Kontaktstellen, wobei die Hilfsscheiben-Einrichtungen keine elektrischen Verbindungen herstellen.
- Vorrichtung nach Anspruch 14, wobei die Hilfsscheiben-Einrichtungen in einem äußeren Eckbereich der Formmasse angeordnet sind.
- Vorrichtung nach Anspruch 14, wobei die Hilfsscheiben-Einrichtungen in einem Eckbereich des Dies angeordnet sind.
- Vorrichtung nach Anspruch 14, wobei die Hilfsscheiben-Einrichtungen in einem Grenzflächen-Bereich zwischen einem Rand des Dies und der Formmasse angeordnet sind.
- Vorrichtung nach einem der Ansprüche 14 bis 17, wobei die Hilfsscheiben-Einrichtungen einen Ring umfassen, der die Kontaktstellen teilweise umgibt.
- Vorrichtung nach einem der Ansprüche 14 bis 18, wobei die Hilfsscheiben-Einrichtungen ein Metall umfassen.
- Vorrichtung nach einem der Ansprüche 14 bis 19, die weiter ein Substrat umfasst, das mit den Kontaktstellen mittels eines elektrischen Anschlussteils elektrisch verbunden ist.
Applications Claiming Priority (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201462003979P | 2014-05-28 | 2014-05-28 | |
US62/003,979 | 2014-05-28 | ||
US14/475,169 | 2014-09-02 | ||
US14/475,169 US9691686B2 (en) | 2014-05-28 | 2014-09-02 | Contact pad for semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
DE102014113698A1 true DE102014113698A1 (de) | 2015-12-03 |
Family
ID=54481199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE102014113698.5A Pending DE102014113698A1 (de) | 2014-05-28 | 2014-09-23 | Kontaktstelle für Halbleitervorrichtung |
Country Status (5)
Country | Link |
---|---|
US (5) | US9691686B2 (de) |
KR (1) | KR101802570B1 (de) |
CN (1) | CN105280599B (de) |
DE (1) | DE102014113698A1 (de) |
TW (1) | TWI598966B (de) |
Families Citing this family (33)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10043769B2 (en) * | 2015-06-03 | 2018-08-07 | Micron Technology, Inc. | Semiconductor devices including dummy chips |
FR3041625B1 (fr) * | 2015-09-29 | 2021-07-30 | Tronics Microsystems | Dispositif de fixation de deux elements tels qu'une puce, un interposeur et un support |
US9773764B2 (en) * | 2015-12-22 | 2017-09-26 | Intel Corporation | Solid state device miniaturization |
US10165682B2 (en) | 2015-12-28 | 2018-12-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Opening in the pad for bonding integrated passive device in InFO package |
US9935080B2 (en) * | 2016-04-29 | 2018-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Three-layer Package-on-Package structure and method forming same |
TWI573232B (zh) * | 2016-05-18 | 2017-03-01 | 矽品精密工業股份有限公司 | 電子封裝件 |
US10600748B2 (en) | 2016-06-20 | 2020-03-24 | Samsung Electronics Co., Ltd. | Fan-out semiconductor package |
US9741690B1 (en) * | 2016-09-09 | 2017-08-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Redistribution layers in semiconductor packages and methods of forming same |
KR102634946B1 (ko) * | 2016-11-14 | 2024-02-07 | 삼성전자주식회사 | 반도체 칩 |
KR102019468B1 (ko) | 2016-11-29 | 2019-09-06 | 주식회사 엘지화학 | 반도체용 접착 필름 및 반도체 장치 |
KR102009905B1 (ko) | 2017-02-21 | 2019-08-12 | 삼성전자주식회사 | 팬-아웃 반도체 패키지 |
US10420211B2 (en) * | 2017-08-09 | 2019-09-17 | Advanced Semiconductor Engineering, Inc. | Semiconductor package device |
US10515178B2 (en) * | 2017-08-30 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Merged pillar structures and method of generating layout diagram of same |
KR102432627B1 (ko) * | 2018-01-11 | 2022-08-17 | 삼성전자주식회사 | 반도체 패키지 |
JP7100980B2 (ja) * | 2018-01-22 | 2022-07-14 | ローム株式会社 | Ledパッケージ |
KR102395199B1 (ko) | 2018-02-22 | 2022-05-06 | 삼성전자주식회사 | 반도체 패키지 |
US10867793B2 (en) * | 2018-10-30 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and method of fabricating the same |
JP7253946B2 (ja) * | 2019-03-20 | 2023-04-07 | 新光電気工業株式会社 | 配線基板及びその製造方法、半導体パッケージ |
CN111863756B (zh) * | 2019-04-24 | 2022-08-26 | 江苏长电科技股份有限公司 | 封装结构及具有其的半导体器件 |
CN111863633B (zh) * | 2019-04-25 | 2022-01-25 | 深圳市鼎华芯泰科技有限公司 | 一种封装载板、封装体及其工艺 |
US11342291B2 (en) * | 2019-05-07 | 2022-05-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor packages with crack preventing structure |
KR20210005436A (ko) | 2019-07-05 | 2021-01-14 | 삼성전자주식회사 | 반도체 패키지 |
KR102615198B1 (ko) | 2019-10-15 | 2023-12-18 | 삼성전자주식회사 | 반도체 패키지 |
TWI717155B (zh) | 2019-12-17 | 2021-01-21 | 財團法人工業技術研究院 | 晶片封裝結構 |
CN111354647B (zh) * | 2020-03-10 | 2021-12-28 | 芯创(天门)电子科技有限公司 | 一种多芯片堆叠封装结构及其制造方法 |
TWI744825B (zh) * | 2020-03-18 | 2021-11-01 | 南茂科技股份有限公司 | 晶片嵌入式基板結構與晶片封裝結構及其製造方法 |
DE102020135087A1 (de) | 2020-03-27 | 2021-09-30 | Samsung Electronics Co., Ltd. | Halbleitergehäuse |
KR20220033636A (ko) | 2020-09-09 | 2022-03-17 | 삼성전자주식회사 | 반도체 패키지 |
KR20220036598A (ko) * | 2020-09-16 | 2022-03-23 | 삼성전자주식회사 | 반도체 패키지 장치 |
US20220302081A1 (en) * | 2021-03-18 | 2022-09-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor package and method of manufacturing the same |
TWI805216B (zh) * | 2022-02-09 | 2023-06-11 | 矽品精密工業股份有限公司 | 電子封裝件及其基板結構 |
TWI792942B (zh) * | 2022-03-11 | 2023-02-11 | 瑞昱半導體股份有限公司 | 積體電路封裝基板 |
CN117832099A (zh) * | 2024-01-05 | 2024-04-05 | 成都电科星拓科技有限公司 | 一种能够实现双面焊接的bga封装方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118180A (en) * | 1997-11-03 | 2000-09-12 | Lsi Logic Corporation | Semiconductor die metal layout for flip chip packaging |
DE102009012524A1 (de) * | 2008-03-12 | 2009-10-01 | Infineon Technologies Ag | Halbleitermodul |
Family Cites Families (61)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5222014A (en) * | 1992-03-02 | 1993-06-22 | Motorola, Inc. | Three-dimensional multi-chip pad array carrier |
JP3269171B2 (ja) * | 1993-04-08 | 2002-03-25 | セイコーエプソン株式会社 | 半導体装置およびそれを有した時計 |
US5969417A (en) * | 1996-08-27 | 1999-10-19 | Nec Corporation | Chip package device mountable on a mother board in whichever of facedown and wire bonding manners |
US5969424A (en) * | 1997-03-19 | 1999-10-19 | Fujitsu Limited | Semiconductor device with pad structure |
EP1895589A3 (de) | 1997-10-17 | 2013-04-03 | Ibiden Co., Ltd. | Substrat für eine Halbleiterpackung |
US6522018B1 (en) * | 2000-05-16 | 2003-02-18 | Micron Technology, Inc. | Ball grid array chip packages having improved testing and stacking characteristics |
US7138653B1 (en) * | 2000-06-08 | 2006-11-21 | Micron Technology, Inc. | Structures for stabilizing semiconductor devices relative to test substrates and methods for fabricating the stabilizers |
US6448639B1 (en) * | 2000-09-18 | 2002-09-10 | Advanced Semiconductor Engineering, Inc. | Substrate having specific pad distribution |
US6534853B2 (en) * | 2001-06-05 | 2003-03-18 | Chipmos Technologies Inc. | Semiconductor wafer designed to avoid probed marks while testing |
US6890828B2 (en) * | 2003-06-05 | 2005-05-10 | International Business Machines Corporation | Method for supporting a bond pad in a multilevel interconnect structure and support structure formed thereby |
TWI228814B (en) | 2003-06-26 | 2005-03-01 | United Microelectronics Corp | Parasitic capacitance-preventing dummy solder bump structure and method of making the same |
US7026233B2 (en) * | 2003-08-06 | 2006-04-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for reducing defects in post passivation interconnect process |
US6987314B1 (en) * | 2004-06-08 | 2006-01-17 | Amkor Technology, Inc. | Stackable semiconductor package with solder on pads on which second semiconductor package is stacked |
JP3774468B2 (ja) * | 2004-07-26 | 2006-05-17 | 株式会社システム・ファブリケーション・テクノロジーズ | 半導体装置 |
US8546929B2 (en) * | 2006-04-19 | 2013-10-01 | Stats Chippac Ltd. | Embedded integrated circuit package-on-package system |
US7659612B2 (en) * | 2006-04-24 | 2010-02-09 | Micron Technology, Inc. | Semiconductor components having encapsulated through wire interconnects (TWI) |
TWI294654B (en) * | 2006-04-24 | 2008-03-11 | Siliconware Precision Industries Co Ltd | Stack structure for semiconductor package and method for fabricating the same |
EP2104949A2 (de) * | 2006-10-09 | 2009-09-30 | Nxp B.V. | System aus einem chip und einem substrat sowie montageverfahren dafür |
US9460951B2 (en) * | 2007-12-03 | 2016-10-04 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of wafer level package integration |
US8525333B2 (en) * | 2008-03-17 | 2013-09-03 | Renesas Electronics Corporation | Electronic device and manufacturing method therefor |
US7920770B2 (en) * | 2008-05-01 | 2011-04-05 | Massachusetts Institute Of Technology | Reduction of substrate optical leakage in integrated photonic circuits through localized substrate removal |
FR2931586B1 (fr) * | 2008-05-22 | 2010-08-13 | St Microelectronics Grenoble | Procede de fabrication et de test d'un circuit electronique integre |
US8013333B2 (en) * | 2008-11-07 | 2011-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor test pad structures |
US8581423B2 (en) * | 2008-11-17 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Double solid metal pad with reduced area |
US7838337B2 (en) * | 2008-12-01 | 2010-11-23 | Stats Chippac, Ltd. | Semiconductor device and method of forming an interposer package with through silicon vias |
US7989959B1 (en) * | 2009-01-29 | 2011-08-02 | Xilinx, Inc. | Method of forming stacked-die integrated circuit |
KR20100105147A (ko) * | 2009-03-20 | 2010-09-29 | 삼성전자주식회사 | 멀티 칩 패키지 및 관련된 장치 |
KR101624973B1 (ko) * | 2009-09-23 | 2016-05-30 | 삼성전자주식회사 | 패키지 온 패키지 타입의 반도체 패키지 및 그 제조방법 |
US8138014B2 (en) | 2010-01-29 | 2012-03-20 | Stats Chippac, Ltd. | Method of forming thin profile WLCSP with vertical interconnect over package footprint |
KR101142339B1 (ko) * | 2010-06-17 | 2012-05-17 | 에스케이하이닉스 주식회사 | 반도체 칩 |
US8227924B2 (en) * | 2010-07-13 | 2012-07-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate stand-offs for semiconductor devices |
US8629568B2 (en) * | 2010-07-30 | 2014-01-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device cover mark |
US8304880B2 (en) * | 2010-09-14 | 2012-11-06 | Stats Chippac Ltd. | Integrated circuit packaging system with package-on-package and method of manufacture thereof |
US8378477B2 (en) * | 2010-09-14 | 2013-02-19 | Stats Chippac Ltd. | Integrated circuit packaging system with film encapsulation and method of manufacture thereof |
US8797057B2 (en) * | 2011-02-11 | 2014-08-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Testing of semiconductor chips with microbumps |
TWI421995B (zh) * | 2011-04-27 | 2014-01-01 | Unimicron Technology Corp | 半導體封裝結構及其製法 |
US10096540B2 (en) * | 2011-05-13 | 2018-10-09 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming dummy pillars between semiconductor die and substrate for maintaining standoff distance |
US8581389B2 (en) * | 2011-05-27 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Uniformity control for IC passivation structure |
US8664540B2 (en) * | 2011-05-27 | 2014-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interposer testing using dummy connections |
US8659123B2 (en) | 2011-09-28 | 2014-02-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal pad structures in dies |
US20130087925A1 (en) * | 2011-10-05 | 2013-04-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging Structures of Integrated Circuits |
US8581400B2 (en) * | 2011-10-13 | 2013-11-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post-passivation interconnect structure |
US8778737B2 (en) * | 2011-10-31 | 2014-07-15 | International Business Machines Corporation | Flattened substrate surface for substrate bonding |
US8536573B2 (en) * | 2011-12-02 | 2013-09-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Plating process and structure |
US9613914B2 (en) * | 2011-12-07 | 2017-04-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Post-passivation interconnect structure |
US8587132B2 (en) * | 2012-02-21 | 2013-11-19 | Broadcom Corporation | Semiconductor package including an organic substrate and interposer having through-semiconductor vias |
US9000876B2 (en) * | 2012-03-13 | 2015-04-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Inductor for post passivation interconnect |
US9129816B2 (en) * | 2012-03-16 | 2015-09-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Contact test structure and method |
US9165878B2 (en) * | 2013-03-14 | 2015-10-20 | United Test And Assembly Center Ltd. | Semiconductor packages and methods of packaging semiconductor devices |
US9013038B2 (en) * | 2013-03-15 | 2015-04-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor device with post-passivation interconnect structure and method of forming the same |
US9167710B2 (en) * | 2013-08-07 | 2015-10-20 | Invensas Corporation | Embedded packaging with preformed vias |
US9343397B2 (en) * | 2014-02-27 | 2016-05-17 | Infineon Technologies Ag | Method of connecting a semiconductor package to a board |
US9230941B2 (en) * | 2014-03-28 | 2016-01-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | Bonding structure for stacked semiconductor devices |
US9601463B2 (en) * | 2014-04-17 | 2017-03-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fan-out stacked system in package (SIP) and the methods of making the same |
US9373604B2 (en) * | 2014-08-20 | 2016-06-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Interconnect structures for wafer level package and methods of forming same |
KR102287754B1 (ko) * | 2014-08-22 | 2021-08-09 | 삼성전자주식회사 | 칩 적층 반도체 패키지 |
US9704825B2 (en) * | 2015-09-30 | 2017-07-11 | Taiwan Semiconductor Manufacturing Company, Ltd. | Chip packages and methods of manufacture thereof |
US9735119B1 (en) * | 2016-07-25 | 2017-08-15 | Micron Technology, Inc. | Conductive pads forming method |
US10181455B2 (en) * | 2017-01-17 | 2019-01-15 | Apple Inc. | 3D thin profile pre-stacking architecture using reconstitution method |
TWI684260B (zh) * | 2017-05-11 | 2020-02-01 | 矽品精密工業股份有限公司 | 電子封裝件及其製法 |
US10515922B2 (en) * | 2017-11-15 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-chip integrated fan-out package |
-
2014
- 2014-09-02 US US14/475,169 patent/US9691686B2/en active Active
- 2014-09-23 DE DE102014113698.5A patent/DE102014113698A1/de active Pending
- 2014-12-16 KR KR1020140181436A patent/KR101802570B1/ko active IP Right Grant
- 2014-12-26 CN CN201410829436.1A patent/CN105280599B/zh active Active
-
2015
- 2015-03-10 TW TW104107510A patent/TWI598966B/zh active
-
2017
- 2017-06-26 US US15/633,414 patent/US10453813B2/en active Active
-
2019
- 2019-10-15 US US16/653,422 patent/US10930605B2/en active Active
-
2021
- 2021-02-22 US US17/181,202 patent/US11527502B2/en active Active
-
2022
- 2022-12-12 US US18/064,371 patent/US11901320B2/en active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6118180A (en) * | 1997-11-03 | 2000-09-12 | Lsi Logic Corporation | Semiconductor die metal layout for flip chip packaging |
DE102009012524A1 (de) * | 2008-03-12 | 2009-10-01 | Infineon Technologies Ag | Halbleitermodul |
Also Published As
Publication number | Publication date |
---|---|
US10930605B2 (en) | 2021-02-23 |
TWI598966B (zh) | 2017-09-11 |
US10453813B2 (en) | 2019-10-22 |
TW201545246A (zh) | 2015-12-01 |
US9691686B2 (en) | 2017-06-27 |
KR20150136983A (ko) | 2015-12-08 |
US20200051936A1 (en) | 2020-02-13 |
US11527502B2 (en) | 2022-12-13 |
US20170301637A1 (en) | 2017-10-19 |
US20150348877A1 (en) | 2015-12-03 |
KR101802570B1 (ko) | 2017-11-28 |
CN105280599B (zh) | 2018-04-10 |
US20210175191A1 (en) | 2021-06-10 |
US20230112750A1 (en) | 2023-04-13 |
CN105280599A (zh) | 2016-01-27 |
US11901320B2 (en) | 2024-02-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE102014113698A1 (de) | Kontaktstelle für Halbleitervorrichtung | |
DE102018108051B4 (de) | Integrierte Fan-Out-Packages und Verfahren zu deren Herstellung | |
DE102015106576B4 (de) | Halbleitervorrichtung mit ausgesparten rändern und herstellungsverfahren | |
DE102017117815B4 (de) | Struktur eines Halbleitergehäuses und Herstellungsverfahren | |
DE102015105855B4 (de) | Halbleitergehäuse und Verfahren zu ihrer Ausbildung | |
DE102014112860B4 (de) | Ringstrukturen in Vorrichtungs-Die und Verfahren | |
DE102019118492B4 (de) | Eingebettete Spannungsreglerstruktur und Verfahren zum Bilden derselben und Verfahren zum Betrieb derselben | |
DE102018106761A1 (de) | Halbleiter-package mit routing bei zweiseitigem metall | |
DE102015113437A1 (de) | Halbleitervorrichtung und ihr Herstellungsverfahren | |
DE102014114633A1 (de) | Gehäusestrukturen und Verfahren zu ihrer Ausbildung | |
DE102019121201A1 (de) | Integrierte fan-out-packages und verfahren zum bilden derselben | |
DE102015116822A1 (de) | Halbleitervorrichtung und Herstellungsverfahren | |
DE102013104970A1 (de) | Gekapselte Halbleitervorrichtungen und Kapselungsvorrichtungen und -verfahren | |
DE102015105990A1 (de) | Halbleiterbauelement und Herstellungsverfahren | |
DE102020100002B4 (de) | Fan-out-packages und verfahren zu deren herstellung | |
DE102013104455A1 (de) | PoP-Gerät | |
DE102016100523B4 (de) | Multi-Stack-Package-on-Package-Strukturen | |
DE102019114074A1 (de) | Integriertes-schaltkreis-package und verfahren | |
DE102017122831B4 (de) | Gehäusestrukturen und Ausbildungsverfahren | |
DE102018122228A1 (de) | Integriertes Multichip-Fan-Out-Package | |
DE102020124229A1 (de) | Halbleitervorrichtung und verfahren | |
DE102017118183B4 (de) | Halbleiter-Packages mit Dummy-Verbindern und Verfahren zu deren Herstellung | |
DE102017122096A1 (de) | Gehäusetrukturen und Ausbildungsverfahren | |
DE102021111920A1 (de) | Halbleitervorrichtung und verfahren zu deren herstellung | |
DE102021101329A1 (de) | Halbleitervorrichtungen und verfahren zur herstellung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R012 | Request for examination validly filed | ||
R016 | Response to examination communication | ||
R016 | Response to examination communication |