KR20210005436A - 반도체 패키지 - Google Patents

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KR20210005436A
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die
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유혜정
김상원
강운병
이종호
김대우
이원재
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는, 패키지 기판; 상기 패키지 기판 상의 인터포저 기판, 상기 인터포저 기판은 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면은 제1 신호 영역, 제2 신호 영역 및 주변 영역을 포함하며; 상기 제2 면과 상기 패키지 기판 사이의 외부 단자들; 및 상기 제1 및 제2 신호 영역들 상에 각각 제공된 제1 다이 및 제2 다이를 포함한다. 상기 인터포저 기판은: 각각의 상기 제1 및 제2 신호 영역들 상의 신호 패드; 및 상기 주변 영역 상의 더미 패드를 포함하고, 평면적 관점에서, 상기 더미 패드는 상기 제1 및 제2 다이들과 이격된다.

Description

반도체 패키지{Semiconductor packages}
본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 제1 다이와 제2 다이가 인터포저 기판 상에 나란히 배치된 반도체 패키지에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 반도체 패키지는 집적회로 칩을 전자제품에 사용하기 적합한 형태로 구현한 것이다. 통상적으로 반도체 패키지는 인쇄회로기판(PCB) 상에 반도체 칩을 실장하고 본딩 와이어 내지 범프를 이용하여 이들을 전기적으로 연결하는 것이 일반적이다. 전자 산업의 발달로 반도체 패키지의 고기능화, 고속화 및 소형화 요구가 증대되고 있다.
본 발명이 해결하고자 하는 과제는, 전기적 특성이 향상된 반도체 패키지를 제공하는 것이다.
본 발명의 개념에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상의 인터포저 기판, 상기 인터포저 기판은 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면은 제1 신호 영역, 제2 신호 영역 및 주변 영역을 포함하며; 상기 제2 면과 상기 패키지 기판 사이의 외부 단자들; 및 상기 제1 및 제2 신호 영역들 상에 각각 제공된 제1 다이 및 제2 다이를 포함할 수 있다. 상기 인터포저 기판은: 각각의 상기 제1 및 제2 신호 영역들 상의 신호 패드; 및 상기 주변 영역 상의 더미 패드를 포함하고, 평면적 관점에서, 상기 더미 패드는 상기 제1 및 제2 다이들과 이격될 수 있다.
본 발명의 다른 개념에 따른 반도체 패키지는, 패키지 기판; 상기 패키지 기판 상의 인터포저 기판, 상기 인터포저 기판은 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면은 제1 신호 영역, 제2 신호 영역 및 주변 영역을 포함하며; 상기 제2 면과 상기 패키지 기판 사이의 외부 단자들; 상기 제1 및 제2 신호 영역들 상에 각각 제공된 제1 다이 및 제2 다이; 및 상기 제1 면과 상기 제1 및 제2 다이들 사이의 연결 단자들을 포함할 수 있다. 상기 인터포저 기판은: 각각의 상기 제1 및 제2 신호 영역들 상의 신호 패드; 및 상기 주변 영역 상의 더미 패드를 포함하고, 각각의 상기 연결 단자들은, 상기 신호 패드 상에 제공되며, 상기 더미 패드는 절연 물질에 의해 덮일 수 있다.
본 발명의 또 다른 개념에 따른 반도체 패키지는, 그의 바닥면 상에 제공된 솔더볼들을 포함하는 패키지 기판; 상기 패키지 기판 상의 인터포저 기판, 상기 인터포저 기판은 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면은 제1 신호 영역, 제2 신호 영역 및 주변 영역을 포함하며, 상기 인터포저 기판은 각각의 상기 제1 및 제2 신호 영역들 상의 신호 패드, 및 상기 주변 영역 상의 더미 패드를 포함하고; 상기 제2 면과 상기 패키지 기판 사이에 개재된 외부 단자들; 상기 제1 신호 영역 상에 실장된 로직 다이; 상기 제2 신호 영역 상에 실장된 메모리 적층 구조체, 상기 메모리 적층 구조체는 상기 제2 신호 영역 상의 버퍼 다이, 상기 버퍼 다이 상에 적층된 메모리 다이들, 및 상기 메모리 다이들과 상기 버퍼 다이를 전기적으로 연결하는 제1 관통 비아들을 포함하고; 상기 로직 다이와 상기 제1 신호 영역의 상기 신호 패드 사이에 개재된 제1 연결 단자; 및 상기 버퍼 다이와 상기 제2 신호 영역의 상기 신호 패드 사이에 개재된 제2 연결 단자를 포함할 수 있다. 상기 인터포저 기판은, 상기 신호 패드와 전기적으로 연결되는 도전 구조체, 상기 외부 단자들과 전기적으로 연결되는 도전 패드들, 및 상기 도전 구조체와 상기 도전 패드들 사이의 제2 관통 비아들을 더 포함하고, 상기 제1 면으로부터 상기 신호 패드의 상면까지의 높이는 제1 높이(H1)이고, 상기 제1 면으로부터 상기 더미 패드의 상면까지의 높이는 제2 높이(H2)이며, 상기 제1 높이(H1)에 대한 상기 제1 높이(H1)와 상기 제2 높이(H2)간의 차이의 비((H1-H2)/H1)는 0.01 내지 0.2일 수 있다.
본 발명에 따른 반도체 패키지는, 인터포저 기판의 더미 패드를 이용하여, 인터포저 기판과 패키지 기판간의 접촉 불량 또는 결합 불량을 방지할 수 있다. 결과적으로, 반도체 패키지의 전기적 특성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 사시도이다.
도 2는 도 1의 단면도이다.
도 3은 도 2의 M 영역을 확대한 단면도이다.
도 4은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 도 2의 M 영역을 확대한 단면도이다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 것으로, 도 1의 단면도들이다.
도 7은 본 발명의 비교예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 사시도이다.
도 9는 도 1의 단면도이다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다.
도 11은 도 10의 인터포저 기판의 제1 면을 나타낸 평면도이다.
도 12는 도 10의 I-I'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지의 사시도이다. 도 2는 도 1의 단면도이다. 도 3은 도 2의 M 영역을 확대한 단면도이다.
도 1 내지 도 3을 참조하면, 패키지 기판(PSUB)이 제공될 수 있다. 패키지 기판(PSUB) 상에 인터포저 기판(ISP)이 제공될 수 있다. 일 예로, 패키지 기판(PSUB)은 인쇄회로기판(PCB)일 수 있다. 인터포저 기판(ISP)은 재배선 기판(RDL substrate)일 수 있다.
인터포저 기판(ISP)은 제1 면(IPSa) 및 제1 면(IPSa)에 대향하는 제2 면(IPSb)을 가질 수 있다. 제2 면(IPSb)은 패키지 기판(PSUB)을 마주볼 수 있다. 인터포저 기판(ISP)의 제2 면(IPSb) 상에 제1 외부 단자들(BP)이 제공될 수 있다. 제1 외부 단자들(BP)은 인터포저 기판(ISP)과 패키지 기판(PSUB) 사이에 개재될 수 있다. 예를 들어, 제1 외부 단자들(BP)은 범프들을 포함할 수 있다.
패키지 기판(PSUB)의 바닥면에 제2 외부 단자들(SB)이 제공될 수 있다. 제2 외부 단자들(SB)은 솔더볼들을 포함할 수 있다. 도시되진 않았지만, 패키지 기판(PSUB)은 그의 내부에 라우팅 배선들 및 적어도 하나의 비아들을 포함할 수 있다.
인터포저 기판(ISP)의 제1 면(IPSa)은, 제1 신호 영역(SPR1), 제2 신호 영역(SPR2), 연결 영역(CNR) 및 주변 영역(PPR)을 포함할 수 있다. 제1 신호 영역(SPR1) 및 제2 신호 영역(SPR2)은 제2 방향(D2)으로 나란히(side by side) 배치될 수 있다. 제2 신호 영역(SPR2)은 제1 신호 영역(SPR1)으로부터 제2 방향(D2)으로 이격될 수 있다. 연결 영역(CNR)은 제1 신호 영역(SPR1)과 제2 신호 영역(SPR2) 사이에 개재될 수 있다.
주변 영역(PPR)은, 제1 신호 영역(SPR1), 제2 신호 영역(SPR2) 및 연결 영역(CNR)을 제외한 제1 면(IPSa)의 나머지 영역일 수 있다. 제1 신호 영역(SPR1), 제2 신호 영역(SPR2) 및 연결 영역(CNR)은 제1 면(IPSa)의 중심에 위치할 수 있다. 주변 영역(PPR)은 제1 면(IPSa)의 가장자리에 위치할 수 있다. 주변 영역(PPR)은, 제1 신호 영역(SPR1), 제2 신호 영역(SPR2) 및 연결 영역(CNR)을 둘러쌀 수 있다.
인터포저 기판(ISP)의 제1 면(IPSa) 상에 제1 다이(DIE1) 및 제2 다이(DIE2)가 제공될 수 있다. 제1 다이(DIE1) 및 제2 다이(DIE2)는 인터포저 기판(ISP) 상에서 제2 방향(D2)으로 나란히(side by side) 실장될 수 있다. 제1 다이(DIE1) 및 제2 다이(DIE2)는 제1 신호 영역(SPR1) 및 제2 신호 영역(SPR2) 상에 각각 실장될 수 있다. 제1 다이(DIE1) 및 제2 다이(DIE2) 각각은, 중앙 처리 부를 포함하는 로직 다이 또는 메모리 셀을 포함하는 메모리 다이일 수 있다.
제1 다이(DIE1)는 제1 기판(SUB1) 및 제1 기판(SUB1) 상의 제1 활성층(ACL1)을 포함할 수 있다. 제1 활성층(ACL1)은 제1 기판(SUB1) 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선층들을 포함할 수 있다. 제2 다이(DIE2)는 제2 기판(SUB2) 및 제2 기판(SUB2) 상의 제2 활성층(ACL2)을 포함할 수 있다. 제2 활성층(ACL2)은 제2 기판(SUB2) 상에 형성된 트랜지스터들 및 상기 트랜지스터들 상의 배선층들을 포함할 수 있다.
제1 다이(DIE1)는 제1 활성층(ACL1)이 인터포저 기판(ISP)의 제1 면(ISPa)을 바라보는 페이스다운 상태로 인터포저 기판(ISP) 상에 실장될 수 있다. 제2 다이(DIE2)는 제2 활성층(ACL2)이 인터포저 기판(ISP)의 제1 면(ISPa)을 바라보는 페이스다운 상태로 인터포저 기판(ISP) 상에 실장될 수 있다.
제1 신호 영역(SPR1) 및 제2 신호 영역(SPR2) 상에 신호 패드들(SPD)이 제공될 수 있다. 예를 들어, 제1 신호 영역(SPR1) 상에 복수개의 신호 패드들(SPD)이 제공될 수 있고, 제2 신호 영역(SPR2) 상에 복수개의 신호 패드들(SPD)이 제공될 수 있다.
제1 다이(DIE1)와 제1 신호 영역(SPR1)의 신호 패드들(SPD) 사이에 연결 단자들(IM) 각각 개재될 수 있다. 제2 다이(DIE2)와 제2 신호 영역(SPR2)의 신호 패드들(SPD) 사이에 연결 단자들(IM) 각각 개재될 수 있다. 다시 말하면, 각각의 신호 패드들(SPD) 상에는 연결 단자(IM)가 배치될 수 있다. 연결 단자들(IM) 및 신호 패드들(SPD)을 통해 제1 및 제2 다이들(DIE1, DIE2)과 인터포저 기판(ISP)이 전기적으로 연결될 수 있다. 일 예로, 연결 단자들(IM)은 마이크로 범프들을 포함할 수 있다.
제1 신호 영역(SPR1)의 신호 패드들(SPD)은, 제1 다이(DIE1)와 인터포저 기판(ISP) 사이에서 데이터 신호, 커맨드(commend) 신호 및 억세스(access) 신호 중 적어도 하나를 전달할 수 있다. 제2 신호 영역(SPR2)의 신호 패드들(SPD)은, 제2 다이(DIE2)와 인터포저 기판(ISP) 사이에서 데이터 신호, 커맨드 신호 및 억세스 신호 중 적어도 하나를 전달할 수 있다. 다시 말하면, 각각의 신호 패드들(SPD)은 데이터 신호, 커맨드 신호 및 억세스 신호 중 적어도 하나의 경로일 수 있다.
제1 및 제2 다이들(DIE1, DIE2)은 연결 단자들(IM)에 의해 플립 칩 본딩 방식으로 인터포저 기판(ISP) 상에 실장될 수 있다. 도시되진 않았지만, 제1 및 제2 다이들(DIE1, DIE2)과 인터포저 기판(ISP) 사이에 언더필 수지막이 채워질 수 있다.
제1 및 제2 다이들(DIE1, DIE2)은 인터포저 기판(ISP)을 통해 전기적으로 서로 연결될 수 있다. 인터포저 기판(ISP)을 통해 제1 및 제2 다이들(DIE1, DIE2)간에 데이터 신호, 커맨드 신호 및 억세스 신호 중 적어도 하나의 신호가 교환될 수 있다.
이하, 인터포저 기판(ISP)에 대해 보다 상세히 설명한다. 인터포저 기판(ISP)은 제1 절연층(IPS1), 제1 절연층(IPS1) 상의 제2 절연층(IPS2), 및 제1 절연층(IPS1) 아래의 제3 절연층(IPS3)을 포함할 수 있다. 제1 절연층(IPS1)은 제2 및 제3 절연층들(IPS2, IPS3) 사이에 개재될 수 있다.
제2 절연층(IPS2) 내에 도전 구조체(CS)가 제공될 수 있다. 도전 구조체(CS)는 복수개의 도전 라인들(CL) 및 비아들(VI)을 포함할 수 있다. 비아(VI)는 상부 층의 도전 라인(CL)과 하부 층의 도전 라인(CL)을 서로 연결할 수 있다. 도전 구조체(CS)를 통해, 제1 신호 영역(SPR1)의 신호 패드(SPD)가 제2 신호 영역(SPR2)의 신호 패드(SPD)와 전기적으로 연결될 수 있다. 다시 말하면, 신호 패드들(SPD)은 인터포저 기판(ISP)의 도전 구조체(CS)를 통해 서로 전기적으로 연결될 수 있다. 제1 및 제2 다이들(DIE1, DIE2)을 서로 전기적으로 연결하는 도전 라인(CL)은, 신호 라인을 구성할 수 있다. 신호 라인은 인터포저 기판(ISP)의 연결 영역(CNR) 아래에 배치될 수 있다.
제3 절연층(IPS3) 내에 도전 패드들(CPD)이 제공될 수 있다. 제3 절연층(IPS3)은 도전 패드들(CPD)을 덮을 수 있다. 도전 패드들(CPD) 상에 제1 외부 단자들(BP)이 각각 제공될 수 있다. 다시 말하면, 제1 외부 단자(BP)는 도전 패드(CPD)와 패키지 기판(PSUB) 사이에 개재될 수 있다.
제1 절연층(IPS1) 내에 관통 비아들(TV)이 제공될 수 있다. 관통 비아들(TV)은 제1 절연층(IPS1)을 관통할 수 있다. 관통 비아들(TV)은 도전 구조체(CS)와 도전 패드들(CPD)을 전기적으로 연결할 수 있다.
주변 영역(PPR) 상에 더미 패드들(DPD)이 제공될 수 있다. 더미 패드들(DPD)은 제1 및 제2 다이들(DIE1, DIE2)과 전기적으로 연결되지 않을 수 있다. 다시 말하면, 각각의 더미 패드들(DPD) 상에는 연결 단자(IM)가 제공되지 않을 수 있다. 더미 패드들(DPD)은 공기 중에 노출되거나 보호막 또는 몰딩막에 의해 덮일 수 있다. 다시 말하면, 더미 패드들(DPD)은 절연 물질에 의해 덮일 수 있다.
더미 패드들(DPD)은 제2 방향(D2)을 따라 배열될 수 있다. 제2 방향(D2)을 따라 배열된 더미 패드들(DPD)간의 피치는 제1 피치(PI1)일 수 있다. 제1 피치(PI1)는 40㎛ 내지 200㎛일 수 있다. 신호 패드들(SPD)은 제2 방향(D2)을 따라 배열될 수 있다. 제2 방향(D2)을 따라 배열된 신호 패드들(SPD)간의 피치는 제2 피치(PI2)일 수 있다. 일 예로, 제1 피치(PI1)는 제2 피치(PI2)보다 클 수 있다. 다른 예로, 제1 피치(PI1)는 제2 피치(PI2)와 같거나 또는 작을 수 있다.
제1 신호 영역(SPR1)의 신호 패드들(SPD)은 제1 다이(DIE1)와 수직적으로 중첩될 수 있다. 제2 신호 영역(SPR2)의 신호 패드들(SPD)은 제2 다이(DIE2)와 수직적으로 중첩될 수 있다. 더미 패드들(DPD)은 제1 및 제2 다이들(DIE1, DIE2)과 수직적으로 중첩되지 않을 수 있다. 평면적 관점에서, 더미 패드들(DPD)은 제1 및 제2 다이들(DIE1, DIE2)과 이격될 수 있다.
더미 패드들(DPD)은 인터포저 기판(ISP)의 도전 구조체(CS)와 연결되지 않을 수 있다. 다시 말하면, 더미 패드들(DPD)은 서로 전기적으로 연결되지 않을 수 있다. 더미 패드들(DPD)은 신호 패드들(SPD)과 전기적으로 연결되지 않을 수 있다.
신호 패드(SPD)는 주변 영역(PPR) 상에 제공되지 않을 수 있다. 다시 말하면, 신호 패드들(SPD)은 주변 영역(PPR)으로부터 이격될 수 있다. 신호 패드(SPD) 및 더미 패드(DPD)는 연결 영역(CNR) 상에 제공되지 않을 수 있다. 다시 말하면, 신호 및 더미 패드들(SPD, DPD)는 연결 영역(CNR)으로부터 이격될 수 있다. 제1 및 제2 신호 영역들(SPR1, SPR2) 상에는 신호 패드들(SPD)만 선택적으로 제공될 수 있고, 주변 영역(PPR) 상에는 더미 패드들(DPD)만 선택적으로 제공될 수 있다.
도 2를 다시 참조하면, 인터포저 기판(ISP)은 제2 방향(D2)으로 서로 대향하는 제1 측벽(SW1) 및 제2 측벽(SW2)을 가질 수 있다. 더미 패드들(DPD) 중 제1 더미 패드(DPD1)는 제1 측벽(SW1)에 인접할 수 있다. 제1 외부 단자들(BP) 중 최외곽의 외부 단자(BP1)는 제1 측벽(SW1)에 인접할 수 있다. 제1 더미 패드(DPD1)는, 최외곽의 외부 단자(BP1)보다 제1 측벽(SW1)에 더 가까울 수 있다. 다시 말하면, 평면적 관점에서, 제1 더미 패드(DPD1)와 제1 측벽(SW1)간의 거리는 최외곽의 외부 단자(BP1)와 제1 측벽(SW1)간의 거리보다 더 작을 수 있다.
더미 패드들(DPD) 중 제2 더미 패드(DPD2)는 제2 측벽(SW2)에 인접할 수 있다. 제1 외부 단자들(BP) 중 최외곽의 외부 단자(BP2)는 제2 측벽(SW2)에 인접할 수 있다. 제2 더미 패드(DPD2)는, 최외곽의 외부 단자(BP2)보다 제2 측벽(SW2)에 더 가까울 수 있다. 다시 말하면, 평면적 관점에서, 제2 더미 패드(DPD2)와 제2 측벽(SW2)간의 거리는 최외곽의 외부 단자(BP2)와 제2 측벽(SW2)간의 거리보다 더 작을 수 있다.
제1 측벽(SW1)과 최외곽의 외부 단자(BP1) 사이의 제1 거리(L1)는 300㎛ 내지 1000㎛일 수 있다. 바람직하기로, 제1 거리(L1)는 300㎛ 내지 500㎛일 수 있다. 제1 측벽(SW1)과 제1 더미 패드(DPD1) 사이의 제2 거리(L2)는 100㎛ 내지 800㎛일 수 있다. 바람직하기로, 제2 거리(L2)는 100㎛ 내지 300㎛일 수 있다. 최외곽의 외부 단자(BP1)와 제1 더미 패드(DPD1) 사이의 제3 거리(L3)는 50㎛ 내지 200㎛일 수 있다.
도 3을 다시 참조하면, 신호 패드(SPD)는, 인터포저 기판(ISP)의 제1 면(ISPa) 상의 제1 하부 패드(LPD1) 및 제1 하부 패드(LPD1) 상의 제1 상부 패드(UPD1)를 포함할 수 있다. 제1 상부 패드(UPD1) 상에 연결 단자(IM)가 배치될 수 있다. 제1 하부 패드(LPD1)는 인터포저 기판(ISP)의 도전 라인(CL)과 전기적으로 연결될 수 있다.
더미 패드(DPD)는, 인터포저 기판(ISP)의 제1 면(ISPa) 상의 제2 하부 패드(LPD2) 및 제2 하부 패드(LPD2) 상의 제2 상부 패드(UPD2)를 포함할 수 있다. 제2 상부 패드(UPD2)는 공기 중에 노출되거나 보호막 또는 몰딩막에 의해 덮일 수 있다. 다시 말하면, 더미 패드(DPD)의 제2 상부 패드(UPD2)는 절연 물질에 의해 덮일 수 있다. 제2 하부 패드(LPD2)는 인터포저 기판(ISP)의 도전 라인(CL)과 전기적으로 연결되지 않을 수 있다.
인터포저 기판(ISP)의 제1 면(ISPa) 상에 절연막(IL)이 제공될 수 있다. 절연막(IL)은 인터포저 기판(ISP)을 덮는 패시베이션막일 수 있다. 절연막(IL) 실리콘 산화막, 실리콘 질화막 또는 절연성 고분자막을 포함할 수 있다. 제1 하부 패드(LPD1)의 상면의 일부는 절연막(IL)에 의해 덮일 수 있다. 제2 하부 패드(LPD2)의 상면의 일부는 절연막(IL)에 의해 덮일 수 있다.
인터포저 기판(ISP)의 제1 면(ISPa)으로부터 제1 상부 패드(UPD1)의 상면까지의 높이는 제1 높이(H1)일 수 있다. 인터포저 기판(ISP)의 제1 면(ISPa)으로부터 제2 상부 패드(UPD2)의 상면까지의 높이는 제2 높이(H2)일 수 있다. 제1 높이(H1)와 제2 높이(H2)는 서로 실질적으로 동일할 수 있다. 제1 높이(H1)에 대한 제1 높이(H1)와 제2 높이(H2)간의 차이의 비((H1-H2)/H1)는 0.2보다 작을 수 있다. 제1 높이(H1)에 대한 제1 높이(H1)와 제2 높이(H2)간의 차이의 비((H1-H2)/H1)는 0.01 내지 0.2일 수 있다.
도 4은 본 발명의 실시예들에 따른 반도체 패키지를 설명하기 위한 것으로, 도 2의 M 영역을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 4를 참조하면, 신호 패드(SPD)는, 인터포저 기판(ISP)의 제1 면(ISPa) 상의 제1 하부 패드(LPD1) 및 제1 하부 패드(LPD1) 상의 제1 상부 패드(UPD1)를 포함할 수 있다. 제1 면(ISPa) 상에 절연막(IL)이 제공될 수 있다. 더미 패드(DPD)는, 절연막(IL) 상의 제2 상부 패드(UPD2)를 포함할 수 있다. 앞서 도 3을 참조하여 설명한 것과 달리, 본 실시예에 따른 더미 패드(DPD)는 제2 하부 패드(LPD2)가 생략될 수 있다. 더미 패드(DPD)는 절연막(IL)을 사이에 두고 인터포저 기판(ISP)의 제1 면(ISPa)으로부터 이격될 수 있다.
인터포저 기판(ISP)의 제1 면(ISPa)으로부터 제1 상부 패드(UPD1)의 상면까지의 높이는 제1 높이(H1)일 수 있다. 인터포저 기판(ISP)의 제1 면(ISPa)으로부터 제2 상부 패드(UPD2)의 상면까지의 높이는 제2 높이(H2)일 수 있다. 제1 높이(H1)와 제2 높이(H2)는 서로 실질적으로 동일할 수 있다. 제1 높이(H1)에 대한 제1 높이(H1)와 제2 높이(H2)간의 차이의 비((H1-H2)/H1)는 0.01 내지 0.2일 수 있다.
제1 상부 패드(UPD1)의 두께는 제1 두께(T1)일 수 있다. 제2 상부 패드(UPD2)의 두께는 제2 두께(T2)일 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 클 수 있다. 제2 두께(T2)는 제2 높이(H2)보다 작을 수 있다.
신호 패드(SPD)의 두께는 제3 두께(T3)일 수 있다. 다시 말하면, 제1 상부 패드(UPD1)의 두께(즉, T1)와 제1 하부 패드(LPD1)의 두께의 합은 제3 두께(T3)일 수 있다. 제3 두께(T3)는 제1 높이(H1)와 실질적으로 동일할 수 있다. 더미 패드(DPD)의 두께는 제2 두께(T2)일 수 있다. 제2 두께(T2)는 제3 두께(T3)보다 작을 수 있다.
도 5 및 도 6은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 것으로, 도 1의 단면도들이다. 도 7은 본 발명의 비교예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
도 5를 참조하면, 패키지 기판(PSUB) 상에 인터포저 기판(ISP)이 제공될 수 있다. 구체적으로, 헤드(HD)의 바닥면 상에 인터포저 기판(ISP)을 장착하고, 헤드(HD)를 이용해 인터포저 기판(ISP)을 패키지 기판(PSUB) 상에 제공할 수 있다. 헤드(HD)의 바닥면은 인터포저 기판(ISP)의 제1 면(IPSa)을 마주볼 수 있다. 헤드(HD)의 바닥면은 인터포저 기판(ISP)의 신호 패드들(SPD) 및 더미 패드들(DPD)과 접촉할 수 있다.
도 6을 참조하면, 헤드(HD)를 통해 패키지 기판(PSUB) 상에 적층된 인터포저 기판(ISP)이 압착될 수 있다. 인터포저 기판(ISP)을 압착하는 것은, 인터포저 기판(ISP)을 패키지 기판(PSUB) 상에 적층함과 동시에 수행될 수 있다. 인터포저 기판(ISP)을 압착하는 것은, 인터포저 기판(ISP)에 열과 압력을 인가하는 열압착(thermocompression bonding)을 수행하는 것을 포함할 수 있다. 상기 열압착을 수행하는 동안, 열과 힘(FT)이 신호 패드들(SPD) 및 더미 패드들(DPD)을 통해 헤드(HD)로부터 제1 외부 단자들(BP)을 향해 전달될 수 있다. 제1 외부 단자들(BP)로 전달된 열과 힘(FT)에 의해 제1 외부 단자들(BP)이 패키지 기판(PSUB)과 결합될 수 있다.
도 7을 참조하면, 본 발명의 실시예들에 따른 인터포저 기판(ISP)과 달리, 인터포저 기판(ISP)에 더미 패드들(DPD)이 생략될 수 있다. 헤드(HD)를 통해 인터포저 기판(ISP)에 열압착이 수행될 수 있다. 상기 열압착을 수행하는 동안, 열과 힘(FT)이 신호 패드들(SPD)을 통해 헤드(HD)로부터 제1 외부 단자들(BP)을 향해 전달될 수 있다. 본 비교예에 따르면, 더미 패드들(DPD)이 생략됨으로써 열과 힘(FT)이 인터포저 기판(ISP)의 가장자리에는 전달되지 않을 수 있다. 이로써, 제1 외부 단자들(BP)과 패키지 기판(PSUB)간의 접촉 불량 또는 결합 불량이 발생할 수 있다.
반면 본 발명의 실시예들에 따르면, 앞서 도 6을 참조하여 설명한 바와 같이, 열과 힘(FT)이 신호 패드들(SPD)뿐만 아니라 인터포저 기판(ISP)의 주변 영역(PPR)에 배치된 더미 패드들(DPD)을 통해 전달될 수 있다. 이로써, 열과 힘(FT)이 헤드(HD)로부터 인터포저 기판(ISP)의 모든 영역에 균일하게 전달될 수 있다. 결과적으로 본 발명의 실시예들에 따르면, 제1 외부 단자들(BP)과 패키지 기판(PSUB)간의 접촉 불량 또는 결합 불량을 방지할 수 있고, 안정적인 본딩 구조를 구현할 수 있다.
앞서 도 2를 참조하여 설명한 바에 따르면, 최외곽의 외부 단자(BP1)와 제1 더미 패드(DPD1) 사이의 제3 거리(L3)는 50㎛ 내지 200㎛일 수 있다. 최외곽의 외부 단자(BP1)와 제1 더미 패드(DPD1) 사이의 거리가 상대적으로 가깝기 때문에, 열과 힘(FT)이 제1 더미 패드(DPD1)로부터 최외곽의 외부 단자(BP1)로 잘 전달될 수 있다. 만약 제1 더미 패드(DPD1)와 최외곽의 외부 단자(BP1) 사이의 제3 거리(L3)가 200㎛보다 크다면, 열과 힘(FT)이 제1 더미 패드(DPD1)로부터 최외곽의 외부 단자(BP1)로 잘 전달되지 않을 수 있다.
본 발명의 실시예들에 따르면, 앞서 도 2를 참조하여 설명한 바와 같이, 인터포저 기판(ISP) 내의 도전 구조체(CS) 및 관통 비아들(TV)을 통하여 열과 힘(FT)이 헤드(HD)로부터 제1 외부 단자들(BP)을 향해 효율적으로 전달될 수 있다.
도 8은 본 발명의 실시예들에 따른 반도체 패키지의 사시도이다. 도 9는 도 1의 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 8 및 도 9를 참조하면, 더미 패드들(DPD)은, 인터포저 기판(ISP)의 제1 면(IPSa)의 중심에 인접하는 제1 더미 패드(DPD1), 및 인터포저 기판(ISP)의 모서리(EG)에 인접하는 제2 더미 패드(DPD2)를 포함할 수 있다.
제1 더미 패드(DPD1)는 제1 신호 영역(SPR1), 제2 신호 영역(SPR2) 및 연결 영역(CNR)에 인접할 수 있다. 제1 더미 패드(DPD1)는 제1 신호 영역(SPR1) 및 제2 신호 영역(SPR2) 사이에 배치될 수 있다.
예를 들어, 제1 더미 패드(DPD1)는, 더미 패드들(DPD) 중 제1 및 제2 신호 영역들(SPR1, SPR2)과 가장 가까운 더미 패드일 수 있다. 제2 더미 패드(DPD2)는, 더미 패드들(DPD) 중 제1 및 제2 신호 영역들(SPR1, SPR2)로부터 가장 멀리 떨어진 더미 패드일 수 있다.
제1 더미 패드(DPD1)와 제2 더미 패드(DPD2)가 열적 라인(thermal line, TL)에 의해 서로 열적으로 연결될 수 있다. 다시 말하면, 열적 라인(TL)에 의한 열전도에 의해 제1 더미 패드(DPD1)로부터 제2 더미 패드(DPD2)로 열이 전달될 수 있다.
구체적으로, 제1 더미 패드(DPD1)와 제2 더미 패드(DPD2)는 인터포저 기판(ISP) 내부의 도전 라인(CL)을 통해 서로 연결될 수 있다. 즉, 제1 및 제2 더미 패드들(DPD1, DPD2)을 서로 연결하는 도전 라인(CL)은, 열적 라인(TL)을 구성할 수 있다. 다른 실시예로, 도시되진 않았지만, 제1 더미 패드(DPD1)와 제2 더미 패드(DPD2)는 인터포저 기판(ISP)의 제1 면(ISPa) 상에 제공된 금속 라인(즉, 열적 라인(TL))에 의해 서로 연결될 수 있다.
앞서 도 6을 참조하여 설명한 바와 같이, 열압착을 수행하는 동안 헤드(HD)로부터 전달된 열은 주로 인터포저 기판(ISP)의 중심에 집중될 수 있다. 다시 말하면, 인터포저 기판(ISP)의 모서리(EG) 주변에는 열이 충분히 전달되지 못할 수 있다.
한편 본 실시예에 따르면, 인터포저 기판(ISP)의 모서리(EG)에 위치하는 제2 더미 패드(DPD2)가 인터포저 기판(ISP)의 중심에 위치하는 제1 더미 패드(DPD1)와 열적 라인(TL)을 통해 열적으로 연결되기 때문에, 열이 인터포저 기판(ISP)의 중심에서 인터포저 기판(ISP)의 모서리(EG)로 전달될 수 있다. 결과적으로, 열압착을 수행하는 동안 인터포저 기판(ISP)의 전 영역에 열이 균일하게 전달될 수 있다.
도 10은 본 발명의 실시예들에 따른 반도체 패키지의 평면도이다. 도 11은 도 10의 인터포저 기판의 제1 면을 나타낸 평면도이다. 도 12는 도 10의 I-I'선에 따른 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대하여 보다 상세히 설명한다.
도 10, 도 11 및 도 12를 참조하면, 패키지 기판(PSUB) 상에 인터포저 기판(ISP)이 제공될 수 있다. 인터포저 기판(ISP)의 제1 신호 영역(SPR1) 및 제2 신호 영역들(SPR2) 상에 신호 패드들(SPD)이 제공될 수 있다. 인터포저 기판(ISP)의 주변 영역(PPR) 상에 더미 패드들(DPD)이 제공될 수 있다.
인터포저 기판(ISP)은, 제2 절연층(IPS2) 내의 도전 구조체(CS), 제1 절연층(IPS1) 내의 제2 관통 비아들(TV2), 및 제3 절연층(IPS3) 내의 도전 패드들(CPD)을 포함할 수 있다. 도전 구조체(CS)는, 복수개의 도전 라인들(CL) 및 비아들(VI)을 포함할 수 있다.
인터포저 기판(ISP)의 제1 신호 영역(SPR1) 상에 로직 다이(SOC)가 배치될 수 있다. 인터포저 기판(ISP)의 제2 신호 영역들(SPR2) 상에 복수개의 메모리 적층 구조체들(SS)이 배치될 수 있다. 예를 들어, 2개의 메모리 적층 구조체들(SS)이 로직 다이(SOC) 주변에 배치될 수 있다. 그러나, 본 발명이 이에 제한되는 것은 아니고, 메모리 적층 구조체들(SS)의 개수는 다양하게 변경될 수 있다. 각각의 메모리 적층 구조체들(SS)과 로직 다이(SOC)는 인터포저 기판(ISP) 상에서 나란히(side by side) 실장될 수 있다.
로직 다이(SOC)는, 중앙 처리 부(Central processing unit, CPU), 제1 물리 계층 접속(Physical-layer interface, PHY1) 및 메모리 컨트롤러(Memory controller, MCT)를 포함할 수 있다. 예를 들어, 로직 다이(SOC)는 시스템 온 칩일 수 있다. 로직 다이(SOC)는 그의 활성층이 인터포저 기판(ISP)을 바라보는 페이스다운 상태로 인터포저 기판(ISP) 상에 실장될 수 있다.
복수개의 메모리 적층 구조체들(SS)은 서로 실질적으로 동일한 구조를 가질 수 있다. 이하, 복수개의 메모리 적층 구조체들(SS) 중 하나를 예시하여 보다 상세히 설명한다. 메모리 적층 구조체(SS)는, 버퍼 다이(BC) 및 버퍼 다이(BC) 상에 순차적으로 적층된 제1 내지 제4 메모리 다이들(MC1-MC4)을 포함할 수 있다.
버퍼 다이(BC)는, 그의 활성층(ACL2)이 인터포저 기판(ISP)을 바라보는 페이스다운 상태로 인터포저 기판(ISP) 상에 실장될 수 있다. 제1 내지 제4 메모리 다이들(MC1-MC4)은 동적 랜덤 액세스 메모리(DRAM) 칩들일 수 있다. 본 실시예에 따르면, 제1 내지 제4 메모리 다이들(MC1-MC4)은 서로 실질적으로 동일한 칩 사이즈를 가질 수 있다. 다시 말하면, 제1 내지 제4 메모리 다이들(MC1-MC4)은 서로 실질적으로 동일한 평면적 형상 및 평면적 크기를 가질 수 있다.
제1 내지 제3 메모리 다이들(MC1, MC2, MC3) 각각은, 그의 내부를 관통하는 제1 관통 비아들(TV1)을 포함할 수 있다. 제4 메모리 다이(MC4)는 제1 관통 비아(TV1)를 포함하지 않을 수 있다. 버퍼 다이(BC)와 제1 메모리 다이(MC1) 사이, 제1 메모리 다이(MC1)와 제2 메모리 다이(MC2) 사이, 제2 메모리 다이(MC2)와 제3 메모리 다이(MC3) 사이, 및 제3 메모리 다이(MC3)와 제4 메모리 다이(MC4) 사이에 마이크로 범프들(MBP)이 제공될 수 있다.
마이크로 범프들(MBP)은 제1 내지 제3 메모리 다이들(MC1, MC2, MC3)의 제1 관통 비아들(TV1)과 전기적으로 연결될 수 있다. 제1 관통 비아들(TV1) 및 마이크로 범프들(MBP)을 통해, 제1 내지 제4 메모리 다이들(MC1-MC4)은 버퍼 다이(BC)와 전기적으로 연결될 수 있다.
로직 다이(SOC)와 제1 신호 영역(SPR1)의 신호 패드들(SPD) 사이에 연결 단자들(IM) 각각 개재될 수 있다. 메모리 적층 구조체(SS)의 버퍼 다이(BC)와 제2 신호 영역(SPR2)의 신호 패드들(SPD) 사이에 연결 단자들(IM) 각각 개재될 수 있다. 일 예로, 연결 단자들(IM)은 마이크로 범프들을 포함할 수 있다.
메모리 적층 구조체(SS)의 버퍼 다이(BC)는 제2 물리 계층 접속 영역(PHY2)을 포함할 수 있다. 로직 다이(SOC)의 제1 물리 계층 접속 영역(PHY1)과 버퍼 다이(BC)의 제2 물리 계층 접속 영역(PHY2) 사이에 데이터 라인들(IOd)이 제공될 수 있다. 데이터 라인들(IOd)을 통해, 로직 다이(SOC)와 버퍼 다이(BC) 사이에 데이터가 교환될 수 있다. 인터포저 기판(ISP) 내부의 도전 라인들은 데이터 라인들(IOd)을 구성할 수 있다. 데이터 라인들(IOd)은 인터포저 기판(ISP)의 연결 영역(CNR) 아래에 배치될 수 있다.
도 11 및 도 12를 다시 참조하면, 더미 패드들(DPD)은 제1 및 제2 신호 영역들(SPR1, SPR2)과 연결 영역(CNR)을 제외한 제1 면(ISPa)의 나머지 영역에 배치될 수 있다. 인터포저 기판(ISP)의 측벽에 인접하는 최외곽의 더미 패드(DPD)는, 인터포저 기판(ISP)의 상기 측벽에 인접하는 최외곽의 제1 외부 단자(BP)에 비해 상기 측벽에 더 가까울 수 있다.
신호 패드들(SPD) 상에 연결 단자들(IM) 각각 제공될 수 있다. 반면, 더미 패드들(DPD) 상에는 연결 단자들(IM)이 제공되지 않을 수 있다. 제1 신호 영역(SPR1)의 신호 패드들(SPD)은, 그 위의 로직 다이(SOC)와 수직적으로 중첩될 수 있다. 제2 신호 영역(SPR2)의 신호 패드들(SPD)은, 그 위의 메모리 적층 구조체(SS)와 수직적으로 중첩될 수 있다. 더미 패드들(DPD)은 로직 다이(SOC) 및 메모리 적층 구조체(SS) 모두와 수직적으로 중첩되지 않을 수 있다. 평면적 관점에서, 더미 패드들(DPD)은 로직 다이(SOC) 및 메모리 적층 구조체(SS) 모두와 이격될 수 있다.
한편 도시되진 않았지만, 앞서 도 8 및 도 9를 참조하여 설명한 바와 같이, 인터포저 기판(ISP)의 중심에 인접하는 더미 패드(DPD)와 인터포저 기판(ISP)의 모서리에 인접하는 더미 패드(DPD)가 열적 라인(TL)을 통해 서로 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 패키지 기판;
    상기 패키지 기판 상의 인터포저 기판, 상기 인터포저 기판은 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면은 제1 신호 영역, 제2 신호 영역 및 주변 영역을 포함하며;
    상기 제2 면과 상기 패키지 기판 사이의 외부 단자들; 및
    상기 제1 및 제2 신호 영역들 상에 각각 제공된 제1 다이 및 제2 다이를 포함하되,
    상기 인터포저 기판은:
    각각의 상기 제1 및 제2 신호 영역들 상의 신호 패드; 및
    상기 주변 영역 상의 더미 패드를 포함하고,
    평면적 관점에서, 상기 더미 패드는 상기 제1 및 제2 다이들과 이격된 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 신호 영역의 상기 신호 패드는, 상기 제1 다이와 수직적으로 중첩되고,
    상기 제2 신호 영역의 상기 신호 패드는, 상기 제2 다이와 수직적으로 중첩되는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 면으로부터 상기 신호 패드의 상면까지의 높이는 제1 높이(H1)이고,
    상기 제1 면으로부터 상기 더미 패드의 상면까지의 높이는 제2 높이(H2)이며,
    상기 제1 높이(H1)에 대한 상기 제1 높이(H1)와 상기 제2 높이(H2)간의 차이의 비((H1-H2)/H1)는 0.01 내지 0.2인 반도체 패키지.
  4. 제1항에 있어서,
    상기 인터포저 기판은, 그의 내부에 상기 제1 신호 영역의 상기 신호 패드와 상기 제2 신호 영역의 상기 신호 패드를 전기적으로 연결하는 도전 라인을 더 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 더미 패드는, 상기 인터포저 기판의 제1 측벽에 인접하는 제1 더미 패드를 포함하고,
    상기 외부 단자들은, 상기 제1 측벽에 인접하는 제1 외부 단자를 포함하며,
    평면적 관점에서, 상기 제1 더미 패드와 상기 제1 측벽간의 거리는 상기 제1 외부 단자와 상기 제1 측벽간의 거리보다 더 작은 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 면은 상기 제1 및 제2 신호 영역들 사이의 연결 영역을 더 포함하고,
    평면적 관점에서, 상기 신호 및 더미 패드들은 상기 연결 영역과 이격된 반도체 패키지.
  7. 제1항에 있어서,
    상기 더미 패드는 복수개로 제공되어, 일 방향을 따라 배열되고,
    상기 더미 패드들간의 피치는 40㎛ 내지 200㎛인 반도체 패키지.
  8. 제1항에 있어서,
    상기 인터포저 기판은 상기 제1 면을 덮는 절연막을 더 포함하고,
    상기 더미 패드는 상기 절연막 상에 제공되어, 상기 제1 면과 이격되는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2 다이 상에 수직적으로 적층된 복수개의 메모리 다이들을 더 포함하는 반도체 패키지.
  10. 제1항에 있어서,
    상기 더미 패드는:
    상기 제1 및 제2 신호 영역들 사이의 제1 더미 패드; 및
    상기 인터포저 기판의 모서리에 인접하는 제2 더미 패드를 포함하고,
    상기 인터포저 기판은, 상기 제1 더미 패드와 상기 제2 더미 패드를 연결하는 열적 라인을 더 포함하는 반도체 패키지.
  11. 패키지 기판;
    상기 패키지 기판 상의 인터포저 기판, 상기 인터포저 기판은 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면은 제1 신호 영역, 제2 신호 영역 및 주변 영역을 포함하며;
    상기 제2 면과 상기 패키지 기판 사이의 외부 단자들;
    상기 제1 및 제2 신호 영역들 상에 각각 제공된 제1 다이 및 제2 다이; 및
    상기 제1 면과 상기 제1 및 제2 다이들 사이의 연결 단자들을 포함하되,
    상기 인터포저 기판은:
    각각의 상기 제1 및 제2 신호 영역들 상의 신호 패드; 및
    상기 주변 영역 상의 더미 패드를 포함하고,
    각각의 상기 연결 단자들은, 상기 신호 패드 상에 제공되며,
    상기 더미 패드는 절연 물질에 의해 덮이는 반도체 패키지.
  12. 제11항에 있어서,
    상기 연결 단자들은 상기 더미 패드와 이격되는 반도체 패키지.
  13. 제11항에 있어서,
    상기 제1 신호 영역의 상기 신호 패드는, 상기 제1 다이와 수직적으로 중첩되고,
    상기 제2 신호 영역의 상기 신호 패드는, 상기 제2 다이와 수직적으로 중첩되며,
    평면적 관점에서, 상기 더미 패드는 상기 제1 및 제2 다이들과 이격된 반도체 패키지.
  14. 제11항에 있어서,
    상기 더미 패드는, 상기 인터포저 기판의 제1 측벽에 인접하는 제1 더미 패드를 포함하고,
    상기 외부 단자들은, 상기 제1 측벽에 인접하는 제1 외부 단자를 포함하며,
    평면적 관점에서, 상기 제1 더미 패드와 상기 제1 측벽간의 거리는 상기 제1 외부 단자와 상기 제1 측벽간의 거리보다 더 작은 반도체 패키지.
  15. 제11항에 있어서,
    상기 제1 면은 상기 제1 및 제2 신호 영역들 사이의 연결 영역을 더 포함하고,
    평면적 관점에서, 상기 신호 및 더미 패드들은 상기 연결 영역과 이격된 반도체 패키지.
  16. 그의 바닥면 상에 제공된 솔더볼들을 포함하는 패키지 기판;
    상기 패키지 기판 상의 인터포저 기판, 상기 인터포저 기판은 서로 대향하는 제1 면 및 제2 면을 갖고, 상기 제1 면은 제1 신호 영역, 제2 신호 영역 및 주변 영역을 포함하며, 상기 인터포저 기판은 각각의 상기 제1 및 제2 신호 영역들 상의 신호 패드, 및 상기 주변 영역 상의 더미 패드를 포함하고;
    상기 제2 면과 상기 패키지 기판 사이에 개재된 외부 단자들;
    상기 제1 신호 영역 상에 실장된 로직 다이;
    상기 제2 신호 영역 상에 실장된 메모리 적층 구조체, 상기 메모리 적층 구조체는 상기 제2 신호 영역 상의 버퍼 다이, 상기 버퍼 다이 상에 적층된 메모리 다이들, 및 상기 메모리 다이들과 상기 버퍼 다이를 전기적으로 연결하는 제1 관통 비아들을 포함하고;
    상기 로직 다이와 상기 제1 신호 영역의 상기 신호 패드 사이에 개재된 제1 연결 단자; 및
    상기 버퍼 다이와 상기 제2 신호 영역의 상기 신호 패드 사이에 개재된 제2 연결 단자를 포함하되,
    상기 인터포저 기판은, 상기 신호 패드와 전기적으로 연결되는 도전 구조체, 상기 외부 단자들과 전기적으로 연결되는 도전 패드들, 및 상기 도전 구조체와 상기 도전 패드들 사이의 제2 관통 비아들을 더 포함하고,
    상기 제1 면으로부터 상기 신호 패드의 상면까지의 높이는 제1 높이(H1)이고,
    상기 제1 면으로부터 상기 더미 패드의 상면까지의 높이는 제2 높이(H2)이며,
    상기 제1 높이(H1)에 대한 상기 제1 높이(H1)와 상기 제2 높이(H2)간의 차이의 비((H1-H2)/H1)는 0.01 내지 0.2인 반도체 패키지.
  17. 제16항에 있어서,
    평면적 관점에서, 상기 더미 패드는 상기 로직 다이 및 상기 메모리 적층 구조체와 이격된 반도체 패키지.
  18. 제16항에 있어서,
    상기 더미 패드는 절연 물질에 의해 덮이는 반도체 패키지.
  19. 제16항에 있어서,
    상기 더미 패드는, 상기 인터포저 기판의 제1 측벽에 인접하는 제1 더미 패드를 포함하고,
    상기 외부 단자들은, 상기 제1 측벽에 인접하는 제1 외부 단자를 포함하며,
    평면적 관점에서, 상기 제1 더미 패드와 상기 제1 측벽간의 거리는 상기 제1 외부 단자와 상기 제1 측벽간의 거리보다 더 작은 반도체 패키지.
  20. 제16항에 있어서,
    상기 제1 면은 상기 제1 및 제2 신호 영역들 사이의 연결 영역을 더 포함하고,
    평면적 관점에서, 상기 신호 및 더미 패드들은 상기 연결 영역과 이격된 반도체 패키지.
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