TW202205601A - 半導體元件以及其製造方法 - Google Patents

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丁少鋒
安正勳
崔允基
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南韓商三星電子股份有限公司
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Abstract

一種半導體元件包括中介層基板以及安裝於中介層基板上的至少一個晶粒。所述中介層基板包括：半導體基板，具有第一表面及與第一表面相對的第二表面；層間絕緣層，位於半導體基板的第一表面上；電容器，位於穿透層間絕緣層的孔中；內連層，位於層間絕緣層上；以及穿孔，在與半導體基板的第一表面垂直的垂直方向上自內連層向半導體基板的第二表面延伸。所述電容器包括第一電極、第一介電層、第二電極、第二介電層及第三電極的依序堆疊。孔的底部相對於半導體基板的第一表面而言遠離半導體基板的第二表面。

Description

半導體元件以及其製造方法
本發明概念的示例性實施例是有關於半導體元件以及其製造方法，且更具體而言是有關於包括中介層基板的半導體元件。
隨著半導體工業中對高容量、薄且小的半導體元件及使用所述半導體元件的電子產品的需求日益增加，已經開發與其相關的各種封裝技術。積體電路晶片可以半導體封裝的形式達成，以便適當地應用於電子產品。在通常的半導體封裝中，半導體晶片可安裝於印刷電路板（printed circuit board，PCB）上，且可藉由接合線或凸塊電性連接至PCB。隨著電子工業的發展，對高效能、高速及小的半導體封裝的需求日益增加。
本發明概念的一些示例性實施例可提供能夠提供改善的積體密度及改善的電容的半導體元件。
在一些示例性實施例中，一種半導體元件可包括中介層基板以及安裝於所述中介層基板上的至少一個晶粒。所述中介層基板可包括：半導體基板，具有第一表面及與所述第一表面相對的第二表面；層間絕緣層，位於所述半導體基板的所述第一表面上；電容器，位於穿透所述層間絕緣層的孔中；內連層，位於所述層間絕緣層上；以及穿孔，在與所述半導體基板的所述第一表面垂直的垂直方向上自所述內連層向所述半導體基板的所述第二表面延伸。所述電容器可包括位於穿透所述層間絕緣層的所述孔中的第一電極、第一介電層、第二電極、第二介電層及第三電極的依序堆疊。所述孔的底部可相對於所述半導體基板的所述第一表面而言遠離所述半導體基板的所述第二表面。
在一些示例性實施例中，一種半導體元件可包括中介層基板以及安裝於所述中介層基板上的至少一個晶粒。所述中介層基板可包括具有第一表面及與所述第一表面相對的第二表面的半導體基板，所述半導體基板包括電容器區、第一連接區、第二連接區及穿孔區。所述中介層基板可包括：層間絕緣層，位於所述半導體基板的所述第一表面上；電容器，位於所述電容器區上的所述層間絕緣層中；內連層，位於所述層間絕緣層上；以及穿孔，至少部分地位於所述穿孔區中，且在與所述半導體基板的所述第一表面垂直的垂直方向上自所述內連層向所述半導體基板的所述第二表面延伸。所述電容器可包括第一電極、第一介電層、第二電極、第二介電層及第三電極的依序堆疊。所述第一連接區與所述第二連接區在平行於所述半導體基板的所述第一表面的水平方向上可均位於所述電容器區與所述穿孔區之間，且所述第二連接區在所述水平方向上可位於所述電容器區與所述第一連接區之間。所述第一電極可自所述電容器區延伸至所述第一連接區上，且所述第一電極可在所述第二連接區上具有開口。所述第二電極可自所述電容器區延伸至所述第二連接區上，且在所述第二連接區上的所述第二電極可與所述開口垂直交疊。
在一些示例性實施例中，一種半導體元件可包括封裝基板、位於所述封裝基板上的中介層基板、安裝於所述中介層基板上的至少一個晶粒、位於所述中介層基板與所述封裝基板之間的下部接墊、位於所述下部接墊與所述封裝基板之間的外部端子、位於所述中介層基板與所述至少一個晶粒之間的上部接墊、以及位於所述上部接墊與所述至少一個晶粒之間的連接端子。所述中介層基板可包括：半導體基板，具有第一表面及與所述第一表面相對的第二表面；所述下部接墊，位於所述第二表面上；蝕刻停止層，位於所述半導體基板的所述第一表面上；層間絕緣層，位於所述蝕刻停止層上；電容器，位於穿透所述層間絕緣層的孔中，其中至少部分地基於所述蝕刻停止層，所述孔的底部相對於所述第一表面而言遠離所述第二表面；內連層，位於所述層間絕緣層上；以及穿孔，自所述內連層延伸至所述下部接墊。所述內連層可包括多個金屬層的依序堆疊。所述多個金屬層中的每一金屬層可包括至少一條內連線及與所述至少一條內連線垂直交疊的通孔。所述上部接墊可位於所述多個金屬層的最上部的金屬層上。所述電容器可包括位於所述孔中的第一電極、第一介電層、第二電極、第二介電層及第三電極的依序堆疊。
應理解，可被稱為「垂直的（perpendicular）」、「平行的（parallel）」、「共面的（coplanar）」等的元件及/或其性質（例如，結構、表面、方向等）相對於其他元件及/或其性質（例如，結構、表面、方向等）可為「垂直的」、「平行的」、「共面的」等、或者相對於其他元件及/或其性質可分別為「實質上垂直的（substantially perpendicular）」、「實質上平行的（substantially parallel）」、「實質上共面的（substantially coplanar）」。
元件及/或其性質（例如，結構、表面、方向等）相對於其他元件及/或其性質為「實質上垂直的」將被理解為在製造公差及/或材料公差內相對於其他元件及/或其性質是「垂直的」，及/或相對於其他元件及/或其性質與「垂直」等的大小及/或角度偏差等於或小於10%（例如，為±10%的公差）。
元件及/或其性質（例如，結構、表面、方向等）相對於其他元件及/或其性質為「實質上平行的」將被理解為在製造公差及/或材料公差內相對於其他元件及/或其性質是「平行的」，及/或相對於其他元件及/或其性質與「平行」等的大小及/或角度偏差等於或小於10%（例如，為±10%的公差）。
元件及/或其性質（例如，結構、表面、方向等）相對於其他元件及/或其性質為「實質上共面的」將被理解為在製造公差及/或材料公差內相對於其他元件及/或其性質是「共面的」，及/或相對於其他元件及/或其性質與「共面」等的大小及/或角度偏差等於或小於10%（例如，為±10%的公差）。
應理解，本文中所述的元件及/或其性質可與其他元件「相同」或「等同」，且應進一步理解本文中所述的元件及/或其性質與其他元件「相同」或「等同」可為與其他元件及/或其性質「相同」或「等同」或「實質上相同」或「實質上等同」。與其他元件及/或其性質「實質上相同」或「實質上等同」的元件及/或其性質將被理解為包括在製造公差及/或材料公差內與其他元件及/或其性質相同或等同的元件及/或其性質。與其他元件及/或其性質相同或實質上相同的元件及/或其性質可在結構上相同或實質上相同、在功能上相同或實質上相同、及/或在組成上相同或實質上相同。
應理解，在本文中闡述為「實質上」相同的元件及/或其性質囊括具有相對大小差等於或小於10%的元件及/或其性質。此外，不管元件及/或其性質是否被修改為「實質上」，應理解該些元件及/或其性質應被解釋為包括關於所述元件及/或其性質的製造或操作公差（例如，±10%）。
當用語「大約（about）」或「實質上」在本說明書中與數值結合使用時，其意指相關的數值包括關於所述數值±10%的公差。當指定範圍時，所述範圍包括其間的所有值（例如0.1%的增量）。
如本文所述，「位於（on）」或「安裝於（mounted on）」另一元件上的元件可在其他元件的上方、下方及/或水平相鄰。另外，「位於」另一元件上的元件可直接位於其他元件上使得該些元件彼此直接接觸，或者可間接位於其他元件上使得該些元件彼此隔離而不直接接觸。
圖1是示出根據本發明概念的一些示例性實施例的半導體元件的平面圖。圖2是沿著圖1所示線I-I’截取的剖視圖。圖3是圖2所示區「M」的放大剖視圖，以示出中介層基板。圖4是與圖2所示區「M」對應的平面圖，以示出中介層基板。
根據本發明概念的一些示例性實施例的半導體元件可包括半導體封裝。詳細而言，參照圖1及圖2，可提供封裝基板PSUB。在封裝基板PSUB上可設置有中介層基板IPS。舉例而言，封裝基板PSUB可為印刷電路板（PCB）。中介層基板IPS可為重佈線基板。中介層基板IPS可為使用半導體基板形成的矽中介層基板。在一些示例性實施例中，可自半導體元件省略封裝基板PSUB。
中介層基板IPS可具有第一表面IPSa及與第一表面IPSa相對的第二表面IPSb。第二表面IPSb可面對封裝基板PSUB。第一外部端子BP可設置於中介層基板IPS的第二表面IPSb上。第一外部端子BP可設置於中介層基板IPS與封裝基板PSUB之間。舉例而言，第一外部端子BP可分別包括凸塊。
第二外部端子SB可設置於封裝基板PSUB的底表面上。第二外部端子SB可包括焊料球。儘管圖中未示出，封裝基板PSUB可包括佈線內連線及其中的一或多個通孔。
在中介層基板IPS的第一表面IPSa上可安裝有邏輯晶粒SOC及多個記憶體堆疊結構SS。舉例而言，四個記憶體堆疊結構SS可設置於邏輯晶粒SOC周圍。然而，本發明概念的示例性實施例不限於此。記憶體堆疊結構SS的數目（例如，數量）可不同地改變。邏輯晶粒SOC及記憶體堆疊結構SS中的每一者可統稱為安裝於中介層基板IPS的第一表面IPSa上的至少一個晶粒。邏輯晶粒SOC及記憶體堆疊結構SS中的每一者可並排安裝於中介層基板IPS上，使得邏輯晶粒SOC及記憶體堆疊結構SS中的一或多者可被理解為彼此相鄰及/或在水平方向上彼此偏移開（例如，在平行於半導體基板SWF的第一表面SWFa及/或第二表面SWFb延伸的第一方向D1及/或第二方向D2中的一或多個方向上）。
如圖3中所示，封裝基板PSUB可位於中介層基板IPS下方，使得中介層基板IPS的第一表面IPSa相對於中介層基板IPS的第二表面IPSb而言遠離封裝基板PSUB。因此，如圖3中所示，中介層基板IPS可在垂直方向（例如，第三方向D3）上位於封裝基板PSUB與至少一個晶粒（例如，邏輯晶粒SOC及/或記憶體堆疊結構SS）之間。
邏輯晶粒SOC可包括中央處理器CPU、第一物理層介面區PHY1及記憶體控制器MCT。舉例而言，邏輯晶粒SOC可為晶片上系統（system-on-chip）。邏輯晶粒SOC可具有面向中介層基板IPS的第一表面SOCa及與第一表面SOCa相對的第二表面SOCb。邏輯晶粒SOC可包括第一基板SUB1及位於第一基板SUB1上的第一主動層ACL1。第一主動層ACL1可與第一表面SOCa相鄰。第一基板SUB1可與第二表面SOCb相鄰。
第一主動層ACL1可包括形成於第一基板SUB1上的電晶體以及位於電晶體上的內連層。第一主動層ACL1的電晶體可構成邏輯電路。邏輯晶粒SOC可以面朝下的狀態安裝於中介層基板IPS上，其中第一主動層ACL1面向中介層基板IPS。
所述多個記憶體堆疊結構SS可具有實質上相同的結構。在下文中，將作為示例詳細闡述所述多個記憶體堆疊結構SS中的一者。記憶體堆疊結構SS可包括緩衝晶粒BC以及依序堆疊於緩衝晶粒BC上的第一記憶體晶粒MC1至第四記憶體晶粒MC4。
緩衝晶粒BC可具有面向中介層基板IPS的第一表面BCa及與第一表面BCa相對的第二表面BCb。緩衝晶粒BC可包括第二基板SUB2及位於第二基板SUB2上的第二主動層ACL2。第二主動層ACL2可與第一表面BCa相鄰。第二基板SUB2可與第二表面BCb相鄰。
第二主動層ACL2可包括形成於第二基板SUB2上的電晶體以及位於電晶體上的內連層。第二主動層ACL2的電晶體可構成積體電路。緩衝晶粒BC可以面朝下的狀態安裝於中介層基板IPS上，其中第二主動層ACL2面向中介層基板IPS。
在邏輯晶粒SOC與中介層基板IPS之間以及緩衝晶粒BC與中介層基板IPS之間可設置有連接端子IM。舉例而言，連接端子IM中的每一者可為微凸塊。邏輯晶粒SOC可藉由使用連接端子IM的倒裝晶片接合（flip-chip bonding）方法安裝於中介層基板IPS上。緩衝晶粒BC可藉由使用連接端子IM的倒裝晶片接合方法安裝於中介層基板IPS上。即使圖中未示出，底部填充樹脂層亦可填充邏輯晶粒SOC與中介層基板IPS之間的空間以及緩衝晶粒BC與中介層基板IPS之間的空間。
第一記憶體晶粒MC1至第四記憶體晶粒MC4中的每一者可為動態隨機存取記憶體（dynamic random access memory，DRAM）晶片。根據本實施例，第一記憶體晶粒MC1至第四記憶體晶粒MC4可具有實質上相同的晶片大小。換言之，第一記憶體晶粒MC1至第四記憶體晶粒MC4可具有實質上相同的平面形狀及實質上相同的平面大小。
第一記憶體晶粒MC1至第四記憶體晶粒MC4中的每一者可包括第三基板SUB3及位於第三基板SUB3上的第三主動層ACL3。第三主動層ACL3可包括記憶體電晶體及位於記憶體電晶體上的內連層。第一記憶體晶粒MC1至第四記憶體晶粒MC4中的每一者可以面朝下的狀態安裝於緩衝晶粒BC上，其中第三主動層ACL3面向緩衝晶粒BC。
第一記憶體晶粒MC1、第二記憶體晶粒MC2及第三記憶體晶粒MC3中的每一者可包括穿透過其等的第一穿孔TV1。第四記憶體晶粒MC4可不包括穿孔，但是本發明概念的示例性實施例不限於此。在緩衝晶粒BC與第一記憶體晶粒MC1之間、第一記憶體晶粒MC1與第二記憶體晶粒MC2之間、第二記憶體晶粒MC2與第三記憶體晶粒MC3之間以及第三記憶體晶粒MC3與第四記憶體晶粒MC4之間可設置有微凸塊MBP。
微凸塊MBP可經由各自的接墊CSP電性連接至第一記憶體晶粒MC1、第二記憶體晶粒MC2及第三記憶體晶粒MC3的第一穿孔TV1。第一記憶體晶粒MC1至第四記憶體晶粒MC4及緩衝晶粒BC可藉由第一穿孔TV1、接墊CSP及微凸塊MBP彼此電性連接。
記憶體堆疊結構SS的緩衝晶粒BC可包括第二物理層介面區PHY2。在邏輯晶粒SOC的第一物理層介面區PHY1與緩衝晶粒BC的第二物理層介面區PHY2之間可設置有資料線IOd。資料可藉由資料線IOd在邏輯晶粒SOC與緩衝晶粒BC之間交換或傳輸。中介層基板IPS的內連層MIL可包括資料線IOd。
中介層基板IPS可包括半導體基板SWF、內連層MIL及下部絕緣層LIL。至少如圖2中所示，半導體基板SWF可具有第一表面SWFa及與第一表面SWFa相對的第二表面SWFb。半導體基板SWF的第二表面SWFb可面向封裝基板PSUB。內連層MIL可設置於半導體基板SWF的第一表面SWFa上，且下部絕緣層LIL可設置於半導體基板SWF的第二表面SWFb上。半導體基板SWF可夾置在內連層MIL與下部絕緣層LIL之間。
在中介層基板IPS的第一表面IPSa可設置有上部接墊UPD，且因此可各自在垂直方向（例如，第三方向D3）上位於中介層基板IPS與至少一個晶粒（例如，邏輯晶粒SOC及/或記憶體堆疊結構SS）之間。上述連接端子IM可分別設置於上部接墊UPD上。因此，連接端子IM可位於上部接墊UPD與至少一個晶粒（例如，邏輯晶粒SOC）之間。在中介層基板IPS的第二表面IPSb可設置有下部接墊LPD，且因此可各自在垂直方向（例如，第三方向D3）上位於中介層基板IPS與封裝基板PSUB之間。上述第一外部端子BP可分別設置於下部接墊LPD上。因此，第一外部端子BP可位於下部接墊LPD與封裝基板PSUB之間。
中介層基板IPS可包括穿透半導體基板SWF的第二穿孔TV2。第二穿孔TV2中的每一者可自內連層MIL垂直延伸（例如，在垂直方向上延伸）至下部接墊LPD。換言之，下部接墊LPD可藉由第二穿孔TV2電性連接至內連層MIL。
如本文所述，第三方向D3可為與半導體基板SWF的第二表面SWFb及/或第一表面SWFa垂直的垂直方向。第一方向D1及第二方向D2可垂直於第三方向D3及/或平行於半導體基板SWF的第二表面SWFb及/或第一表面SWFa。第一方向D1與第二方向D2可彼此垂直。
在圖3及圖4中示出中介層基板IPS的區「M」的放大視圖。圖3是沿著圖4所示線II-II’截取的剖視圖。在下文中，將參照圖3及圖4更詳細地闡述根據本發明概念的一些示例性實施例的中介層基板IPS。
在半導體基板SWF的第一表面SWFa上可設置有絕緣層INL及蝕刻停止層ESL。絕緣層INL可直接覆蓋（例如，直接位於）第一表面SWFa上。第一層間絕緣層ILD1至第六層間絕緣層ILD6可依序堆疊於蝕刻停止層ESL上，且因此位於半導體基板SWF的第一表面SWFa上。
半導體基板SWF可包括電容器區CAR、第一連接區CNR1、第二連接區CNR2及穿孔區TVR。在電容器區CAR上在第一層間絕緣層ILD1中可形成有多個孔DHO。孔DHO中的每一者可穿透第一層間絕緣層ILD1，例如穿透過第一層間絕緣層ILD1的整個厚度（例如，在第三方向D3上），如至少圖3中所示。如圖3中所示，每一孔DHO可具有至少部分地由第一層間絕緣層ILD1的內側壁表面界定的側壁、以及至少部分地由蝕刻停止層ESL的被孔DHO暴露出的表面界定的底表面（例如，底部DHOb）。孔DHO中的每一者可自第一層間絕緣層ILD1的頂表面經由第一層間絕緣層ILD1的底表面垂直延伸至蝕刻停止層ESL，且可進一步至少部分地延伸至蝕刻停止層ESL中，例如如圖3中所示。孔DHO中的每一者的直徑可朝著半導體基板SWF逐漸變小。孔DHO中的每一者的底部DHOb可與半導體基板SWF的第一表面SWFa間隔開（例如，藉由至少蝕刻停止層ESL間隔開）。換言之，孔DHO的底部DHOb的水平高度可高於半導體基板SWF的第一表面SWFa的水平高度（例如，至少部分地基於蝕刻停止層ESL，底部DHOb相對於半導體基板SWF的第一表面SWFa而言可遠離半導體基板SWF的第二表面SWFb）。
如本文所述，元件的「水平高度（level）」可為元件相對於半導體基板SWF的第二表面SWFb的垂直距離（例如，在第三方向D3上的距離）。因此，高於半導體基板SWF的第一表面SWFa的水平高度的孔DHO的底部DHOb的水平高度將被理解為相對於半導體基板SWF的第一表面SWFa而言遠離半導體基板SWF的第二表面SWFb。
在半導體基板SWF的電容器區CAR（例如，在第三方向D3上與半導體基板SWF的電容器區CAR交疊）上在（例如，位於）至少第一層間絕緣層ILD1中的所述多個孔DHO中可設置有電容器CAP。如圖3中所示，位於穿透第一層間絕緣層ILD1的孔DHO中的電容器CAP可佔據延伸穿過第一層間絕緣層ILD1的整個厚度的整個孔DHO（例如，在第三方向D3上）。因此，應理解，電容器CAP在電容器區CAR上可至少部分地位於第一層間絕緣層ILD1內。在一些示例性實施例中，電容器CAP可包括依序堆疊的第一電極EL1、第一介電層DIL1、第二電極EL2、第二介電層DIL2、第三電極EL3及頂部電極TEL。重申且至少如圖3中所示，電容器可包括位於孔DHO中的至少第一電極EL1、第一介電層DIL1、第二電極EL2、第二介電層DIL2、第三電極EL3及/或頂部電極TEL的依序堆疊（例如，至少在第三方向D3上自至少部分地界定孔DHO的底部的蝕刻停止層ESL的表面的依序堆疊）。
第一電極EL1、第一介電層DIL1、第二電極EL2、第二介電層DIL2及第三電極EL3中的每一者在孔DHO中可具有實質上均勻的厚度。第一電極EL1、第一介電層DIL1、第二電極EL2、第二介電層DIL2及第三電極EL3可不完全填充孔DHO，但是可部分地填充孔DHO。頂部電極TEL可完全填充孔DHO。第一電極EL1、第一介電層DIL1、第二電極EL2、第二介電層DIL2、第三電極EL3及頂部電極TEL亦可設置於第一層間絕緣層ILD1的頂表面上。
半導體基板SWF的第一連接區CNR1及第二連接區CNR2可在平行於半導體基板SWF的第一表面SWFa及/或第二表面SWFb的水平方向（例如，第二方向D2）上位於電容器區CAR與穿孔區TVR之間。第二連接區CNR2可在水平方向上位於電容器區CAR與第一連接區CNR1之間。第一電極EL1可自電容器區CAR延伸至第一連接區CNR1上。第二電極EL2可自電容器區CAR延伸至第二連接區CNR2上。第二電極EL2可不延伸至第一連接區CNR1上。第三電極EL3及頂部電極TEL可僅設置於電容器區CAR上。第三電極EL3及頂部電極TEL可不延伸至第一連接區CNR1及第二連接區CNR2上。
在第二層間絕緣層ILD2中可設置有第一通孔VI1。第一金屬層M1可設置於第三層間絕緣層ILD3中。第二金屬層M2可設置於第四層間絕緣層ILD4中。第三金屬層M3可設置於第五層間絕緣層ILD5中。第四金屬層M4可設置於第六層間絕緣層ILD6中。第一金屬層M1至第四金屬層M4可構成內連層MIL。如圖3中所示，內連層MIL可包括金屬層M1至M4，所述金屬層M1至M4是多個金屬層的依序堆疊。至少如圖3中所示，內連層MIL可位於（例如，間接位於）第一層間絕緣層ILD1上。
第一金屬層M1可被稱為內連層MIL的多個金屬層（例如，M1至M4）的最下部金屬層，可包括第一連接區CNR1上的第一電源內連線POL1、第二連接區CNR2上的第二電源內連線POL2、電容器區CAR上的第三電源內連線POL3以及穿孔區TVR上的第一內連線IL1。
第一電源內連線POL1可藉由第一通孔VI1中的對應一者（例如，第一通孔）連接（例如，電性連接）至第一連接區CNR1上（例如，在第三方向D3上交疊）的第一電極EL1。如圖3中所示，第一電極EL1可延伸至（例如，直接位於）第一連接區CNR1上的第一層間絕緣層ILD1的頂表面ILD1a上，且可與第一通孔VI1中的對應一者（例如，可延伸穿過第一介電層DIL1及第二層間絕緣層ILD2的第一通孔）接觸。第二電源內連線POL2可藉由第一通孔VI1中的對應一者（例如，可延伸穿過第二介電層DIL2及第二層間絕緣層ILD2的第二通孔）連接（例如，電性連接）至第二連接區CNR2上（例如，在第三方向D3上交疊）的第二電極EL2。如圖3中所示，第二電極EL2可延伸至（例如，間接位於）第二連接區CNR2上的第一層間絕緣層ILD1的頂表面ILD1a上，且可與第一通孔VI1中的對應一者（例如，第二通孔）接觸。第三電源內連線POL3可藉由第一通孔VI1中的對應的至少一者（例如，可延伸穿過第二層間絕緣層ILD2的第三通孔）連接（例如，電性連接）至電容器區CAR上（例如，在第三方向D3上交疊）的頂部電極TEL。頂部電極TEL可與第三電極EL3接觸，且因此第三電源內連線POL3可電性連接至第三電極EL3（例如，經由第三通孔及頂部電極TEL）。第一內連線IL1可連接至設置於穿孔區TVR中的第二穿孔TV2。
在一些示例性實施例中，接地電壓（VSS）可共同施加至第一電源內連線POL1及第三電源內連線POL3，且電源電壓（VDD）可施加至第二電源內連線POL2。在某些實施例中，電源電壓（VDD）可共同施加至第一電源內連線POL1及第三電源內連線POL3，且接地電壓（VSS）可施加至第二電源內連線POL2。換言之，第一電極EL1、第一介電層DIL1、第二電極EL2、第二介電層DIL2及第三電極EL3可構成其中電容器彼此串聯連接的雙電容器。
第一電極EL1、第二電極EL2及第三電極EL3中的每一者可包括導電金屬氮化物，例如TiN或TaN。第一介電層DIL1及第二介電層DIL2中的每一者可包括高介電常數介電材料，例如氧化鉿、氧化鉿-矽、氧化鑭、氧化鋯、氧化鋯-矽、氧化鉭、氧化鈦、氧化鋇-鍶-鈦、氧化鋇-鈦、氧化鍶-鈦、氧化鋰、氧化鋁、氧化鉛-鈧-鉭、鈮酸鉛-鋅或其任意組合。頂部電極TEL可包括摻雜的半導體材料，例如摻雜的多晶矽。
同時，在第二連接區CNR2上，第一電極EL1可被圖案化為具有（例如，界定）開口OP。第一介電層DIL1、第二電極EL2及第二介電層DIL2可設置於開口OP中。換言之，在開口OP中可省略第一電極EL1。因此，第二電源內連線POL2之下的第一通孔VI1（例如，如本文中所述的第二通孔）可與開口OP垂直交疊（例如，在第三方向D3上交疊），且可僅電性連接至第二電極EL2。若第一電極EL1在第二連接區CNR2上不具有開口OP，則第二電源內連線POL2之下的第一通孔VI1可能連接至第一電極EL1以及第二電極EL2，且因此可能發生電短路。
穿透半導體基板SWF的第二穿孔TV2可設置於至少部分地位於半導體基板SWF的穿孔區TVR中（例如，與半導體基板SWF的穿孔區TVR垂直交疊）。如圖3中所示，第二穿孔TV2可自內連層MIL向半導體基板SWF的第二表面SWFb垂直延伸（例如，可在與半導體基板SWF的第二表面SWFb及/或第一表面SWFa垂直的垂直方向（可為第三方向D3）上延伸）（例如，在垂直方向（例如，第三方向D3）上至少部分地穿過半導體基板SWF的第一表面SWFa及厚度）。第二穿孔TV2可穿透第一層間絕緣層ILD1及第二層間絕緣層ILD2以及半導體基板SWF。第二穿孔TV2可自穿孔區TVR上的第一內連線IL1垂直延伸至半導體基板SWF的第二表面SWFb。在第二穿孔TV2的側壁上可設置有側壁間隔件SSP。圖2中所示的下部接墊LPD可設置於第二穿孔TV2之下。因此，如圖2中所示，第二穿孔TV2可自內連層MIL垂直延伸（例如，在第三方向D3上延伸）至下部接墊LPD。
第二金屬層M2可包括第二內連線IL2及位於第二內連線IL2之下的第二通孔VI2（例如，在第三方向D3上）。第二金屬層M2可藉由第二通孔VI2連接至第一金屬層M1。第三金屬層M3可包括第三內連線IL3及位於第三內連線IL3之下的第三通孔VI3。第三金屬層M3可藉由第三通孔VI3連接至第二金屬層M2。第四金屬層M4可包括第四內連線IL4及位於第四內連線IL4之下的第四通孔VI4。因此，應理解，內連層MIL可包括多個金屬層（例如，M2至M4，M1至M4等）的依序堆疊，所述多個金屬層各自包括至少一條內連線及與所述至少一條內連線垂直交疊的通孔。第四金屬層M4可藉由第四通孔VI4連接至第三金屬層M3。圖2中所示的上部接墊UPD可設置於第四金屬層M4上。因此，應理解上部接墊UPD可各自位於內連層MIL上。參照圖2及圖3，上部接墊UPD可位於（例如，直接或間接位於）內連層MIL的所述多個金屬層的最上部金屬層（例如，第四金屬層M4）上。
根據本發明概念的一些示例性實施例，可提供嵌入在中介層基板IPS中的高度積體的電容器CAP。根據本發明概念的電容器CAP可包括三個電極EL1、EL2及EL3以及位於三個電極EL1、EL2及EL3之間的兩個介電層DIL1及DIL2，此可構成雙電容器。本發明概念的電容器CAP可具有兩倍於具有兩個電極及位於其間的一個介電層的單個電容器的電容密度。
另外，由於本發明概念的電容器CAP是雙電容器，因此即使由於製程缺陷而不向三個電極EL1、EL2及EL3中的一者施加電壓，電容器CAP亦可用作單電容器。換言之，電容器CAP可藉由犧牲雙電容器中的一個電容器而作為單電容器來修復。
根據本發明概念的一些示例性實施例，第一電極EL1、第二電極EL2及第三電極EL3可分別選擇性地連接至第一電源內連線POL1、第二電源內連線POL2及第三電源內連線POL3。特別是，第一電極EL1可自電容器區CAR延伸至第一連接區CNR1的第一層間絕緣層ILD1上。由於在第一連接區CNR1上僅存在第一電極EL1，因此第一電源內連線POL1可選擇性地連接至第一電極EL1。第二電極EL2可自電容器區CAR延伸至第二連接區CNR2的第一層間絕緣層ILD1上。由於在第二連接區CNR2上僅存在第二電極EL2，因此第二電源內連線POL2可選擇性地連接至第二電極EL2。
圖5、圖7、圖9、圖11、圖13及圖15是示出根據本發明概念的一些示例性實施例的用於製造中介層基板的方法的平面圖。圖6、圖8、圖10、圖12、圖14及圖16分別是沿著圖5、圖7、圖9、圖11、圖13及圖15的線II-II’截取的剖視圖。
參照圖5及圖6，可提供半導體基板SWF。舉例而言，半導體基板SWF可為矽晶圓。半導體基板SWF可具有第一表面SWFa及與第一表面SWFa相對的第二表面SWFb。半導體基板SWF可包括電容器區CAR、第一連接區CNR1、第二連接區CNR2及穿孔區TVR。第一連接區CNR1及第二連接區CNR2可位於電容器區CAR與穿孔區TVR之間。
在半導體基板SWF的第一表面SWFa上可依序形成絕緣層INL及蝕刻停止層ESL。可在蝕刻停止層ESL上形成第一層間絕緣層ILD1。舉例而言，第一層間絕緣層ILD1可包括氧化矽層，且蝕刻停止層ESL可包括氮化矽層。
在電容器區CAR的第一層間絕緣層ILD1中可形成多個孔DHO。所述多個孔DHO的形成可包括：在第一層間絕緣層ILD1上形成界定所述多個孔DHO的硬罩幕；以及使用硬罩幕作為蝕刻罩幕來執行非等向性蝕刻製程。可執行非等向性蝕刻製程，直至孔DHO的底部DHOb暴露出蝕刻停止層ESL。孔DHO中的每一者的底部DHOb可位於處於蝕刻停止層ESL的頂表面ESLa與底表面ESLb之間的某一水平高度處（例如，在第三方向D3上距半導體基板SWF的第二表面SWFb的距離）。重申，在第三方向D3上，孔DHO中的每一者的底部DHOb可相對於頂表面ESLa而言接近第二表面SWFb，且相對於底表面ESLb而言遠離第二表面SWFb。進一步重申，每一孔DHO的底部DHOb可在垂直方向上位於蝕刻停止層ESL的頂表面ESLa與蝕刻停止層ESL的底表面ESLb之間。
因此，至少如圖3中所示，第一電極EL1的最低水平高度（例如，半導體基板SWF的第二表面SWFb與第一電極EL1的最近部分之間在第三方向D3上的距離）可高於半導體基板SWF的第一表面SWFa。重申，第一電極EL1的最低水平高度相對於半導體基板SWF的第一表面SWFa而言可遠離半導體基板SWF的第二表面SWFb。另外，第一電極EL1的最低水平高度可位於蝕刻停止層ESL的頂表面ESLa與底表面ESLb之間，如圖3中所示。
參照圖7及圖8，在電容器區CAR以及第一連接區CNR1及第二連接區CNR2上可形成第一電極EL1。第一電極EL1可部分地填充電容器區CAR上的孔DHO中的每一者。第一電極EL1可具有形成於第二連接區CNR2上的開口OP。第一電極EL1的開口OP可暴露出第二連接區CNR2的第一層間絕緣層ILD1的頂表面。
舉例而言，第一電極EL1的形成可包括在半導體基板SWF的整個頂表面上共形地沈積第一電極層以及圖案化第一電極層以形成開口OP。在圖案化製程期間，可移除穿孔區TVR上的第一電極層。
參照圖9及圖10，在第一電極EL1上可依序形成第一介電層DIL1、第二電極EL2、第二介電層DIL2及第三電極EL3。層DIL1及DIL2以及電極EL2及EL3可共形地沈積在半導體基板SWF的整個頂表面上。第一介電層DIL1、第二電極EL2、第二介電層DIL2及第三電極EL3可部分地填充電容器區CAR上的孔DHO中的每一者。第一電極EL1、第二電極EL2及第三電極EL3中的每一者可包括導電金屬氮化物，且第一介電層DIL1及第二介電層DIL2中的每一者可包括高介電常數介電材料。
參照圖11及圖12，在第三電極EL3上可形成頂部電極TEL。可僅在電容器區CAR上選擇性地形成頂部電極TEL。頂部電極TEL可完全填充電容器區CAR上的孔DHO中的每一者（例如，可完全填充由第一電極EL1、第二電極EL2及第三電極EL3以及第一介電層DIL1及第二介電層DIL2界定的孔DHO的其餘部分）。頂部電極TEL可與電容器區CAR的第三電極EL3直接接觸。頂部電極TEL可包括摻雜的半導體材料，例如摻雜的多晶矽。
可使用頂部電極TEL作為罩幕將第三電極EL3選擇性地圖案化。因此，第三電極EL3可僅保留在電容器區CAR上。換言之，第三電極EL3可與頂部電極TEL垂直交疊。可移除第一連接區CNR1及第二連接區CNR2以及穿孔區TVR上的第三電極EL3，以暴露出第二介電層DIL2。
參照圖13及圖14，在頂部電極TEL上可形成罩幕圖案MA。罩幕圖案MA可被形成為與第一電極EL1的開口OP以及電容器區CAR垂直交疊。
可使用罩幕圖案MA作為罩幕將第二介電層DIL2及第二電極EL2選擇性地圖案化。因此，可移除第一連接區CNR1及穿孔區TVR上的第二電極EL2。第二連接區CNR2上的第二電極EL2可與第一電極EL1的開口OP垂直交疊。圖案化的第一電極EL1、第二電極EL2及第三電極EL3、第一介電層DIL1及第二介電層DIL2以及頂部電極TEL可構成電容器CAP。此後，可移除罩幕圖案MA。
參照圖15及圖16，在第一層間絕緣層ILD1上可形成覆蓋電容器CAP的第二層間絕緣層ILD2。可在電容器區CAR上形成穿透第二層間絕緣層ILD2以連接至頂部電極TEL的第一通孔VI1。可在第二連接區CNR2上形成連接至第二電極EL2的第一通孔VI1。可在第一連接區CNR1上形成連接至第一電極EL1的第一通孔VI1。
第二連接區CNR2上的第一通孔VI1可被形成為與第一電極EL1的開口OP垂直交疊。因此，第二連接區CNR2上的第一通孔VI1可選擇性地連接至第二電極EL2，且可不連接至第一電極EL1。
可在穿孔區TVR中形成第二穿孔TV2。特別是，可在穿孔區TVR中形成溝渠TRC。溝渠TRC可自第二層間絕緣層ILD2的頂表面朝半導體基板SWF的第二表面SWFb垂直延伸。溝渠TRC可能不會完全穿透半導體基板SWF。
可在溝渠TRC中共形地形成側壁間隔件SSP。側壁間隔件SSP可包括絕緣材料，例如氧化矽及/或氮化矽。在形成側壁間隔件SSP之後，可藉由使用導電材料填充溝渠TRC來形成第二穿孔TV2。
再次參照圖3及圖4，可在第二層間絕緣層ILD2上形成第三層間絕緣層ILD3。可在第三層間絕緣層ILD3中形成第一金屬層M1。第一金屬層M1的形成可包括：在第一連接區CNR1上形成第一電源內連線POL1；在第二連接區CNR2上形成第二電源內連線POL2；在電容器區CAR上形成第三電源內連線POL3；以及在穿孔區TVR上形成第一內連線IL1。
可在第三層間絕緣層ILD3上形成第四層間絕緣層ILD4。可在第四層間絕緣層ILD4中形成第二金屬層M2。第二金屬層M2的形成可包括形成第二內連線IL2。可在第四層間絕緣層ILD4上形成第五層間絕緣層ILD5。可在第五層間絕緣層ILD5中形成第三金屬層M3。第三金屬層M3的形成可包括形成第三內連線IL3。可在第五層間絕緣層ILD5上形成第六層間絕緣層ILD6。可在第六層間絕緣層ILD6中形成第四金屬層M4。第四金屬層M4的形成可包括形成第四內連線IL4。此後，可對半導體基板SWF的第二表面SWFb執行化學機械拋光（chemical mechanical polishing，CMP）製程，以暴露出第二穿孔TV2的底表面。
圖17是根據本發明概念的一些示例性實施例，用於示出中介層基板的圖2所示區「M」的放大剖視圖。在本實施例中，出於方便且容易闡釋的目的，將省略對與圖3及圖4的一些示例性實施例中相同的技術特徵的說明。換言之，將主要詳細闡述本實施例與圖3及圖4的一些示例性實施例之間的差異。
參照圖17，半導體基板SWF上可設置有電路層CIL，例如在第三方向D3上位於半導體基板SWF的第一表面SWFa與第一層間絕緣層ILD1之間。電路層CIL可包括形成於（例如，直接位於）半導體基板SWF的第一表面SWFa上的多個電晶體TR。半導體基板SWF的上部部分可用作電晶體TR中的每一者的主動區。電晶體TR可設置於電容器區CAR以及第一連接區CNR1及第二連接區CNR2上。絕緣層INL可覆蓋電晶體TR。
根據本實施例的電路層CIL可設置於電容器CAP之下，使得電容器CAP被理解為與電路層CIL垂直交疊（例如，在第三方向D3上交疊）。電晶體TR中的至少一者可與電容器CAP垂直交疊。換言之，電路層CIL與電容器CAP可形成於不同的水平高度處，且因此可堆疊成彼此垂直交疊。結果，可改善中介層基板IPS的積體密度。
根據本發明概念的中介層基板可包括嵌入式雙電容器。雙電容器的電容可為具有與雙電容器相同面積的單個電容器的兩倍。另外，即使在雙電容器的三個電極之一處出現缺陷，雙電容器亦可藉由其他電極作為單個電容器來修復。在根據本發明概念的中介層基板中，電容器可設置於與半導體基板間隔開的層間絕緣層中。因此，電路層可額外地形成於電容器與半導體基板之間。因此，可改善半導體元件的積體密度。
儘管參照示例性實施例闡述了本發明概念，對熟習此項技術者而言顯而易見的是，他們可在不背離本發明概念的精神及範圍的條件下作出各種改變及修改。因此，應理解上述示例性實施例並非限制性的，而是例示性的。因此，本發明概念的範圍將由以下申請專利範圍及其等同物的最廣泛的可允許的解釋來確定，且不應由前述說明來限制或限定。
ACL1:第一主動層 ACL2:第二主動層 ACL3:第三主動層 BC:緩衝晶粒 BCa、IPSa、SOCa、SWFa:第一表面 BCb、IPSb、SOCb、SWFb:第二表面 BP:第一外部端子 CAP:電容器 CAR:電容器區 CIL:電路層 CNR1:第一連接區 CNR2:第二連接區 CPU:中央處理器 CSP:接墊 D1:第一方向 D2:第二方向 D3:第三方向 DIL1:第一介電層/介電層/層 DIL2:第二介電層/介電層/層 DHO:孔 DHOb:底部 EL1:第一電極/電極 EL2:第二電極/電極 EL3:第三電極/電極 ESL:蝕刻停止層 ESLa、ILD1a:頂表面 ESLb:底表面 I-I’、II-II’:線 IL1:第一內連線 IL2:第二內連線 IL3:第三內連線 IL4:第四內連線 ILD1:第一層間絕緣層 ILD2:第二層間絕緣層 ILD3:第三層間絕緣層 ILD4:第四層間絕緣層 ILD5:第五層間絕緣層 ILD6:第六層間絕緣層 IM:連接端子 INL:絕緣層 IOd:資料線 IPS:中介層基板 LIL:下部絕緣層 LPD:下部接墊 M:區 M1:第一金屬層/金屬層 M2:第二金屬層/金屬層 M3:第三金屬層/金屬層 M4:第四金屬層/金屬層 MA:罩幕圖案 MBP:微凸塊 MC1:第一記憶體晶粒 MC2:第二記憶體晶粒 MC3:第三記憶體晶粒 MC4:第四記憶體晶粒 MCT:記憶體控制器 MIL:內連層 OP:開口 PHY1:第一物理層介面區 PHY2:第二物理層介面區 POL1:第一電源內連線 POL2:第二電源內連線 POL3:第三電源內連線 PSUB:封裝基板 SB:第二外部端子 SOC:邏輯晶粒 SS:記憶體堆疊結構 SSP:側壁間隔件 SWF:半導體基板 SUB1:第一基板 SUB2:第二基板 SUB3:第三基板 TEL:頂部電極 TR:電晶體 TRC:溝渠 TV1:第一穿孔 TV2:第二穿孔 TVR:穿孔區 UPD:上部接墊 VI1:第一通孔 VI2:第二通孔 VI3:第三通孔 VI4:第四通孔
鑒於附圖及隨附的詳細說明，本發明概念將變得更加明顯。
圖1是示出根據本發明概念的一些示例性實施例的半導體元件的平面圖。
圖2是根據本發明概念的一些示例性實施例的沿著圖1所示線I-I’截取的剖視圖。
圖3是根據本發明概念的一些示例性實施例，用於示出中介層基板的圖2所示區「M」的放大剖視圖。
圖4是與根據本發明概念的一些示例性實施例，用於示出中介層基板的圖2所示區「M」對應的平面圖。
圖5、圖7、圖9、圖11、圖13及圖15是示出根據本發明概念的一些示例性實施例的用於製造中介層基板的方法的平面圖。
圖6、圖8、圖10、圖12、圖14及圖16是根據本發明概念的一些示例性實施例的分別沿著圖5、圖7、圖9、圖11、圖13及圖15的線II-II’截取的剖視圖。
圖17是根據本發明概念的一些示例性實施例，用於示出中介層基板的圖2所示區「M」的放大剖視圖。
ACL1:第一主動層
ACL2:第二主動層
ACL3:第三主動層
BC:緩衝晶粒
BCa、IPSa、SOCa、SWFa:第一表面
BCb、IPSb、SOCb、SWFb:第二表面
BP:第一外部端子
CSP:接墊
D2:第二方向
D3:第三方向
I-I’:線
IM:連接端子
IOd:資料線
IPS:中介層基板
LIL:下部絕緣層
LPD:下部接墊
M:區
MBP:微凸塊
MC1:第一記憶體晶粒
MC2:第二記憶體晶粒
MC3:第三記憶體晶粒
MC4:第四記憶體晶粒
MIL:內連層
PSUB:封裝基板
SB:第二外部端子
SOC:邏輯晶粒
SS:記憶體堆疊結構
SWF:半導體基板
SUB1:第一基板
SUB2:第二基板
SUB3:第三基板
TV1:第一穿孔
TV2:第二穿孔
UPD:上部接墊

Claims (10)

  1. 一種半導體元件，包括: 中介層基板；以及 至少一個晶粒，安裝於所述中介層基板上， 其中所述中介層基板包括 半導體基板，具有第一表面及與所述第一表面相對的第二表面， 層間絕緣層，位於所述半導體基板的所述第一表面上， 電容器，位於穿透所述層間絕緣層的孔中， 內連層，位於所述層間絕緣層上，以及 穿孔，在與所述半導體基板的所述第一表面垂直的垂直方向上自所述內連層向所述半導體基板的所述第二表面延伸， 其中所述電容器包括位於穿透所述層間絕緣層的所述孔中的第一電極、第一介電層、第二電極、第二介電層及第三電極的依序堆疊，且 其中所述孔的底部相對於所述半導體基板的所述第一表面而言遠離所述半導體基板的所述第二表面。
  2. 如請求項1所述的半導體元件，其中 所述內連層在第一金屬層中包括第一電源內連線、第二電源內連線及第三電源內連線， 所述第一電源內連線電性連接至所述第一電極， 所述第二電源內連線電性連接至所述第二電極，且 所述第三電源內連線電性連接至所述第三電極。
  3. 如請求項2所述的半導體元件，其中 所述半導體基板包括電容器區、第一連接區及第二連接區， 所述電容器在所述電容器區上位於所述層間絕緣層中，且 所述中介層基板更包括 第一通孔，在所述第一連接區上將所述第一電源內連線連接至所述第一電極，以及 第二通孔，在所述第二連接區上將所述第二電源內連線連接至所述第二電極。
  4. 如請求項3所述的半導體元件，其中 所述第一電極延伸至所述第一連接區上的所述層間絕緣層的頂表面上，且與所述第一通孔接觸，且 所述第二電極延伸至所述第二連接區上的所述層間絕緣層的所述頂表面上，且與所述第二通孔接觸。
  5. 如請求項4所述的半導體元件，其中 所述第一電極在所述第二連接區上具有開口，且 在所述第二連接區上的所述第二電極與所述開口垂直交疊。
  6. 如請求項3所述的半導體元件，其中 所述電容器更包括位於所述第三電極上的頂部電極， 所述頂部電極完全填充所述孔，且 所述中介層基板更包括第三通孔，所述第三通孔將所述第三電源內連線連接至所述電容器區上的所述頂部電極。
  7. 如請求項1所述的半導體元件，其中 所述中介層基板更包括位於所述第一表面與所述層間絕緣層之間的蝕刻停止層，且 所述孔的所述底部在所述垂直方向上位於所述蝕刻停止層的頂表面與所述蝕刻停止層的底表面之間。
  8. 如請求項1所述的半導體元件，其中 所述中介層基板更包括電路層，所述電路層在所述垂直方向上位於所述第一表面與所述層間絕緣層之間， 所述電路層包括位於所述第一表面上的多個電晶體，且 所述電容器與所述電路層垂直交疊。
  9. 如請求項1所述的半導體元件，其中所述至少一個晶粒包括邏輯晶粒及記憶體堆疊結構，所述邏輯晶粒及所述記憶體堆疊結構二者均位於所述中介層基板上且在垂直於所述垂直方向的水平方向上彼此相鄰。
  10. 如請求項1所述的半導體元件，更包括： 封裝基板，位於所述中介層基板下方，使得所述中介層基板在所述垂直方向上位於所述封裝基板與所述至少一個晶粒之間； 上部接墊，在所述垂直方向上位於所述中介層基板與所述至少一個晶粒之間；以及 下部接墊，在所述垂直方向上位於所述中介層基板與所述封裝基板之間， 其中所述上部接墊位於所述內連層上，且 其中所述穿孔自所述內連層垂直延伸至所述下部接墊。
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