TW202203401A - 包括半導體晶片及虛設接墊的半導體封裝 - Google Patents

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Abstract

本發明提供一種半導體封裝，包含：半導體晶片，位於封裝基底上；以及虛設接墊，安置於半導體晶片之間且與半導體晶片的至少一部分重疊。虛設接墊安置於封裝基底上且位於封裝基底與半導體晶片之間的空間中。

Description

包括半導體晶片及虛設接墊的半導體封裝
本發明概念大體上是關於一種半導體封裝，且更特定言之，是關於一種類型的稱作系統封裝（System-in-Package；SiP）的半導體封裝，其中單個半導體封裝包含不同類型的半導體晶片。
對於電子產品市場中的攜帶型裝置的需求繼續擴展。因而，電子產品內構成組件的小型化及重量減輕已成為重要的設計驅動力。存在各種方法來使電子組件小型化及重量減輕。舉例而言，安裝於電子組件中的半導體封裝可提供高容量資料處理，由此減小半導體封裝的總體積。安裝於半導體封裝中的半導體晶片可密集地或高度整合於單個封裝內。以此方式，可應用各種SiP技術以在半導體封裝內有效地配置（或佈局）多個半導體晶片。
本發明概念的實施例提供包含虛設接墊的半導體封裝，所述虛設接墊可防止模製部件的破裂，由此在由半導體封裝提供的限制結構中有效地保護面向彼此的不同類型的半導體晶片。然而，其他益處及技術目標可由本發明概念的實施例提供，如對於所屬技術領域中具有通常知識者在考量以下描述後將顯而易見。
根據本發明概念的態樣，提供一種半導體封裝，包含：封裝基底；第一半導體晶片、第二半導體晶片以及第三半導體晶片，位於封裝基底上；以及虛設接墊，橫向安置於第一半導體晶片、第二半導體晶片以及第三半導體晶片之間，以與第一半導體晶片、第二半導體晶片以及第三半導體晶片的至少一部分重疊，其中虛設接墊安置於封裝基底上，且位於封裝基底與第一半導體晶片、第二半導體晶片以及第三半導體晶片之間的空間中。
根據本發明概念的態樣，提供一種半導體封裝，包含：重佈線結構；至少三個半導體晶片，位於重佈線結構上；虛設接墊，位於重佈線結構與至少三個半導體晶片之間；以及模製部件，填充至少三個半導體晶片之間的空間，使得虛設接墊與至少三個半導體晶片中的每一者的至少一部分重疊，且模製部件覆蓋虛設接墊的頂部表面的至少一部分。
根據本發明概念的態樣，提供一種半導體封裝，包含：中介層；半導體晶片，包含鄰近地安置於中介層上的記憶體晶片、邏輯晶片以及虛設晶片；虛設接墊，安置於中介層上且位於中介層與半導體晶片之間，其中虛設接墊包含金屬材料；模製部件，覆蓋半導體晶片的底部表面及側表面，其中模製部件覆蓋虛設接墊的頂部表面及側表面；以及焊料凸塊，黏著至中介層的底部表面，其中虛設接墊與半導體晶片中的每一者的至少一部分重疊。
貫穿書面描述及圖式，相同元件符號及標號用於表示相同或類似元件及/或特徵。貫穿書面描述，可使用某些幾何術語來強調關於本發明概念的某些實施例的元件、組件及/或特徵之間的相對關係。所屬領域中具有通常知識者將認識到，此類幾何術語在本質上是相對的，在描述性關係中為任意的，及/或是針對所示出實施例的態樣。幾何術語可包含例如高度/寬度、豎直/水平、頂部/底部、較高/較低、較近/較遠、較厚/較薄、接近/遠離、上/下、下方/上方、上部/下部、中心/側面、包圍、在……之間、上覆/下伏等。
圖1為根據本發明概念的實施例的半導體封裝10的平面（或俯視）圖；圖2為沿圖1的線X-X'截取的橫截面圖；以及圖3、圖4以及圖5為圖1的部分III的各別放大橫截面圖。
如圖1、圖2、圖3、圖4以及圖5中的至少一者不同地示出，半導體封裝10可包含相對於模製部件500配置於封裝基底400上的至少第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300。虛設接墊DP亦提供於封裝基底400上。
因此，半導體封裝10可理解為其中多個半導體晶片安置（例如安裝）於封裝基底400上的結構。就此而言，圖1示出其中七（7）個半導體晶片安裝於封裝基底400上的實例。然而，此僅為任意選擇的實例，且本發明概念的範疇不限於此。第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300可配置（或佈局）於由第一方向（例如X方向）及第二方向（例如Y方向）界定的水平（或橫向）平面中，其中第一方向及第二方向相對於彼此垂直定向。此外，就此而言，封裝基底400亦可根據水平平面定向，且各種半導體晶片可在第三方向（例如Z方向）上豎直地安置（例如安裝）於封裝基底400的頂部表面上。
此處，類似類型的半導體晶片可描述為晶片組。因此，在圖1的所示出實例中，第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300可為相同類型的半導體晶片，可為兩（2）種不同類型的半導體晶片，或可為三（3）種不同類型的半導體晶片。
舉例而言，第一半導體晶片100及第二半導體晶片200可為主動晶片，且第三半導體晶片300可為虛設晶片。更具體而言，第一半導體晶片100可為邏輯晶片，且第二半導體晶片200可為記憶體晶片。然而，第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300的類型可隨設計而變化。
此處，特定記憶體晶片可為揮發性記憶體晶片或非揮發性記憶體晶片。在一些實施例中，記憶體晶片可為高頻寬記憶體晶片。
就此而言，術語揮發性記憶體晶片指示自包含下述者中的至少一者的群組中選出的一或多個記憶體晶片：動態隨機存取記憶體（dynamic random access memory；DRAM）、靜態RAM（static RAM；SRAM）、閘流體RAM（thyristor RAM；TRAM）、零電容器（zero-capacitor RAM；ZRAM）以及雙電晶體RAM（twin-transistor RAM；TTRAM）。術語非揮發性記憶體晶片指示自包含下述者中的至少一者的群組中選出的一或多個記憶體晶片：快閃記憶體、磁性RAM（magnetic RAM；MRAM）、自旋轉移力矩MRAM（spin-transfer torque MRAM；STT-MRAM）、鐵電RAM（ferroelectric RAM；FRAM）、相變RAM（phase-change RAM；PRAM）、電阻式RAM（resistive RAM；RRAM）、奈米管RRAM、聚合物RAM、奈米浮置閘極記憶體、全像記憶體、分子電子學記憶體以及絕緣體電阻變化快閃記憶體。
邏輯晶片可實施為例如微處理器、圖形處理器、信號處理器、網路處理器、晶片組、音訊編解碼器、視訊編解碼器、應用處理器、系統單晶片（System on Chip；SoC）等。此處，微處理器可包含單核心或多核心。
虛設晶片可安置於封裝基底400的空區（亦即，封裝基底400的未由主動晶片佔據的區）中。在一些實施例中，虛設晶片可具有形狀及/或由一或多種適當材料形成以抑制半導體封裝10的彎曲。舉例而言，虛設晶片可包含具有相對較低楊氏模數的材料（例如，具有低於模製部件500的楊氏模數的楊氏模數的材料）。在一些實施例中，當封裝基底400可為諸如矽晶圓的半導體基底時，虛設晶片可包含與封裝基底400相同的材料（或類似材料）。
在圖2的所示出實例中，第一半導體晶片100包含第一半導體基底110、第一連接墊120以及第一連接部件130。此處，第一半導體基底110可具有主動表面及與主動表面相對的相對非主動表面。第一半導體基底110的主動表面可為面向封裝基底400的頂部表面的表面。各種主動元件及/或被動元件可形成於第一半導體基底110的主動表面上。此等各種元件中的一或多個可電連接至第一連接墊120。
第一連接部件130可形成於第一半導體基底110的主動表面與封裝基底400之間。在一些實施例中，第一連接部件130可直接接觸第一連接墊120。第一半導體晶片100可經由第一連接部件130電連接至封裝基底400。
第一半導體基底110可包含例如矽（Si）。替代地，第一半導體基底110可包含：半導體元件，諸如鍺（Ge）；或化合物半導體，諸如碳化矽（SiC）、砷化鎵（GaAs）、砷化銦（InAs）以及磷化銦（InP）。替代地，第一半導體基底110可具有絕緣體上矽（SOI）結構。舉例而言，第一半導體基底110可包含埋入式氧化物（buried oxide；BOX）層。第一半導體基底110可包含主動區，例如摻雜井或摻雜結構。第一半導體基底110可包含各種裝置隔離結構，諸如淺溝槽隔離（shallow trench isolation；STI）結構。
半導體裝置層（未繪示）可形成於第一半導體基底110的主動表面上。半導體裝置層可包含經組態以連接與第一半導體基底110相關聯的各種元件的各種半導體佈線層。半導體佈線層可分別地包含金屬佈線層及/或穿孔（例如，接觸件、插塞等）。在一些實施例中，半導體佈線層可為包含可交替堆疊的至少兩個金屬佈線層或至少兩個通孔插塞的多層結構。
第一連接墊120可安置於半導體裝置層上且可電連接至半導體佈線層。就此而言，半導體佈線層可經由第一連接墊120電連接至第一連接部件130。此處，第一連接墊120可包含例如鋁（Al）、銅（Cu）、鎳（Ni）、鎢（W）、鉑（Pt）以及金（Au）中的至少一者。
鈍化層（未繪示）可形成於半導體裝置層上以保護半導體裝置層、半導體佈線層及/或經受外部機械撞擊、濕氣以及污染的其他結構。當提供鈍化層時，鈍化層可選擇性地暴露第一連接墊120的至少一部分。
第一連接部件130可黏著至第一連接墊120。第一連接部件130可用於將第一半導體晶片100電連接至封裝基底400。亦即，第一連接部件130可提供電連接，第一半導體晶片100經由所述電連接接收與藉由第一半導體晶片100執行的操作（例如，讀取操作、程式（或寫入）操作、抹除操作等）相關聯的至少一個外部提供的信號（例如，接地信號、功率信號、命令信號、位址信號、資料信號等）。第一連接部件130可包含例如柱結構、焊料凸塊、焊料球以及焊料層中的至少一者。
第二半導體晶片200可包含第二半導體基底210、第二連接墊220以及第二連接部件230。類似於第一半導體晶片100，第二半導體晶片200可包含具有主動表面及相對非主動表面的第二半導體基底210，其中主動表面為面向封裝基底400的頂部表面的表面。再次地，各種主動元件及/或被動元件以及第二連接墊220可形成於第二半導體基底210上。
第二連接部件230可形成於第二連接墊220的主動表面與封裝基底400之間。在一些實施例中，第二連接部件230可直接接觸第二連接墊220。第二半導體晶片200可經由第二連接部件230電連接至封裝基底400。
第三半導體晶片300可包含第三半導體基底及黏著膜（未繪示）。第三半導體晶片300可包含具有頂部表面及與頂部表面相對的相對底部表面的第三半導體基底。第三半導體基底的底部表面可為面向封裝基底400的頂部表面的表面。由於第三半導體晶片300為虛設晶片，因此不同於第一半導體晶片100及第二半導體晶片200，主動元件、被動元件或第三連接墊通常將不形成於第三半導體基底上。
黏著膜可形成於第三半導體晶片300的底部表面與封裝基底400的頂部表面之間。在一些實施例中，黏著膜可為非導電膜（non-conductive film；NCF），且第三半導體晶片300可經由黏著膜黏著至封裝基底400。然而，本發明概念不限於此，且第三半導體晶片300亦可不同地附著於封裝基底400（例如，使用與用於安裝第一半導體晶片100及/或第二半導體晶片200實質上相同的方法）。
在類似於圖1中所示出的實施例的一些實施例中，第二半導體晶片200及第三300半導體晶片可沿著第一半導體晶片100的一個側面橫向地配置。亦即，第二半導體晶片200及第三半導體晶片300可沿著第一半導體晶片100的一個側面平行地（相對於X方向或Y方向）配置。在一些實施例中，第三半導體晶片可配置於兩（2）個第二半導體晶片200之間。然而，所屬領域中具有通常知識者將認識到，多個半導體晶片可相對於第一半導體晶片100不同地配置。
在圖2的所示出實例中，封裝基底400（亦即支撐基底）包含主體單元410、下部保護層以及上部保護層。封裝基底400可為印刷電路板（printed circuit board；PCB）、晶圓基底、陶瓷基底、玻璃基底、中介層等。
封裝基底400可更包含佈線440（例如一或多個信號傳輸路徑），所述佈線440經由形成於封裝基底400的頂部表面中的上部電極墊420而經由至少一個第一連接部件130及第二連接部件230電連接至第一半導體晶片100及第二半導體晶片200中的至少一者。另外，外部連接端子450可安置於形成於封裝基底400的底部表面中的下部電極墊430上，使得封裝基底400可電連接至電子產品的模組基底或系統板（且安裝於所述模組基底或系統板上）。
佈線440可具有多層結構或單層結構且可形成於主體單元410中。藉由前述組態，外部連接端子450可經由佈線440電連接至第一半導體晶片100及第二半導體晶片200中的至少一者。
在一些實施例中，封裝基底400為中介層，且封裝基底400可包含主體單元410及形成於主體單元410中的佈線440。主體單元410可包含含有矽（Si）的矽晶圓，所述矽例如結晶矽、多晶矽或非晶矽。
就此而言，中介層可更包含電路區。舉例而言，能夠控制第一半導體晶片100及/或第二半導體晶片200的電容負載的緩衝器電路可形成於電路區中。在一些實施例中，包含由自電晶體、二極體、電容器以及電阻器中選出的至少一者的半導體積體電路（integrated circuit；IC）可形成於電路區中。然而，在其他實施例中可省略電路區。
在一些實施例中，封裝基底400可包含PCB。在此類實施例中，主體單元410的形成可包含至少：（1）藉由將聚合材料（例如熱固性樹脂）、環氧類樹脂（例如阻燃劑4（flame retardant 4；FR-4））、雙馬來醯亞胺三嗪（bismaleimide triazine；BT）以及味之素累積膜（ajinomoto build-up film；ABF）或酚樹脂壓縮為恆定厚度而形成薄膜；（2）利用銅箔（或一些其他導電材料）塗佈薄膜的兩側；以及（3）執行圖案化製程以形成佈線440。可利用阻焊劑塗佈主體單元410的除連接至端子（例如，上部電極墊420及下部電極墊430）的部分以外的整個頂部表面及/或整個底部表面以形成上部保護層及下部保護層。
就此而言，前述PCB可為其中佈線440僅形成於一個表面上的單側PCB或其中佈線440形成於兩個表面上的雙側PCB。在一些實施例中，具有多層結構的PCB可使用至少三個銅箔層來實施，所述銅箔使用諸如預浸料的絕緣體形成。至少三個佈線440可隨後根據所形成的銅箔層的數目而形成。然而，封裝基底400不限於PCB的上述結構或材料。
模製部件500可形成為至少實質上包圍第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300的側表面、底部表面以及頂部表面。然而，第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300的頂部表面的至少某些部分可由模製部件500暴露。
在一些實施例中，模製部件500可包含環氧模製化合物。環氧模製化合物可具有介於約15季帕至約30季帕之間的模數，及介於約百萬分之3至約百萬分之30之間的熱膨脹係數（coefficient of thermal expansion；CTE）。替代地或另外，模製部件500可包含各種材料，諸如環氧類材料、熱固性材料、熱塑性材料以及紫外線（UV）處理材料。熱固性材料可包含酚型、酸酐型以及胺型固化劑及丙烯酸聚合物添加劑。
此外，模製部件500可使用模製底部填充劑（molded under-fill；MUF）製程形成。因此，覆蓋第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300的外部部分的材料可與填充第一半導體晶片100、第二半導體晶片200、第三半導體晶片300及/或封裝基底400之間的各種空間的材料相同。
在一些實施例中，第一連接部件130及第二連接部件230可分別地安置於第一半導體晶片100及第二半導體晶片200與封裝基底400之間。黏著膜（圖中未示）可安置於第三半導體晶片300與封裝基底400之間。在一些實施例中，第一連接部件130及第二連接部件230以及黏著膜（未繪示）可由模製部件500包圍。
為了形成模製部件500，可使用注入製程將模製材料注入至封裝基底400上，且可隨後使用固化製程進行固化。因此，模製部件500可形成半導體封裝10的外部形狀。必要時，半導體封裝10的外部形狀可藉由藉助於加壓製程（例如使用壓力機）對模製材料施加壓力而形成。此處，可考慮到模製材料的物理屬性（例如黏度）而設定製程條件，諸如模製材料的注入與加壓之間的延遲時間、所注入模製材料的量以及加壓溫度/壓力條件。
模製部件500的側表面及頂部表面可形成直角拐角（例如約90°的角）。在藉由沿著分割線切割封裝基底400而形成個別半導體封裝10的製程期間，模製部件500的側表面及頂部表面可通常具有直角拐角。儘管圖中未繪示，但包含關於半導體封裝10的資訊的標記圖案（例如，條碼、編號、字母以及符號）可形成於半導體封裝10的側表面的一部分上。
藉由前述組態，模製部件500可保護第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300免受外部撞擊、衝擊、濕氣以及污染。因此，模製部件500可具有足以包圍至少第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300的厚度。由於模製部件500完全地覆蓋封裝基底400，因此模製部件500的寬度可實質上等於半導體封裝10的寬度。
在圖1及圖2的所示出實例中，虛設接墊DP安置於封裝基底400上以與第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300至少部分地重疊。如圖3中的一些額外細節所繪示，虛設接墊DP可與第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300中的每一者的一部分重疊。為了滿足此要求，虛設接墊DP在第一方向上的橫向寬度（DP_X）必須大於第一半導體晶片100與第二半導體晶片200及第三半導體晶片300中的任一者之間的橫向距離（SX）。此外，虛設接墊DP在第二方向上的縱向寬度（DP_Y）必須大於第二半導體晶片200與第三半導體晶片300之間的縱向距離（SY）。
此處應注意，若虛設接墊DP在橫向寬度（DP_X）及縱向寬度（DP_Y）兩者上過小，則可能形成破裂。（參見例如圖2的元件CR）。然而，若虛設接墊PD過大，則可能不利地影響半導體晶片的總體佈局。
因此，在一些實施例中，虛設接墊DP的橫向寬度（DP_X）可介於第一半導體晶片100與第二半導體晶片200及第三半導體晶片300中的任一者之間的橫向距離（SX）的約120%至約300%的範圍內。另外或可替代地，虛設接墊DP的縱向寬度（DP_Y）可介於第二半導體晶片200與第三半導體晶片300之間的縱向距離（SY）的約120%至約300%的範圍內。在一些特定實施例中，前述內容使得虛設接墊DP具有範圍介於約50微米至約90微米之間的橫向寬度（DP_X）及縱向寬度（DP_Y）。
在一些實施例中，虛設接墊DP的頂部表面可與第一半導體晶片100的一個側面邊緣以及第二半導體晶片200及第三半導體晶片300兩者的側面邊緣重疊。因此，虛設接墊DP的整個頂部表面可由模製部件500覆蓋，且模製部件500可自虛設接墊DP的頂部表面以T形狀延伸（參見例如圖2）。
虛設接墊DP可包含至少一種金屬材料，諸如鋁（Al）、銅（Cu）、鎳（Ni）、鎢（W）、鉑（Pt）以及金（Au）。然而，虛設接墊DP可經電隔離（亦即，不電連接至第一半導體晶片100、第二半導體晶片200、第三半導體晶片300或封裝基底400的任何其他主動組件或信號路徑中的任一者）。
為此目的，虛設接墊DP的暴露部分可由一或多個絕緣材料包圍。亦即，虛設接墊DP的頂部表面及側表面可由模製部件500包圍（或包封），而虛設接墊DP的底部表面黏著至（或接觸）絕緣部件460，所述絕緣部件460安置於封裝基底400的上部表面上。此處，絕緣部件460可由諸如氧化矽或氮化矽的一或多種電絕緣材料形成。
如圖2中所示出，虛設接墊DP可橫向地安置於第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300之間的空間中（例如在X/Y平面中）。虛設接墊DP亦可安置於封裝基底400與第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300中的每一者之間的豎直空間（例如，在Z方向上延伸的豎直空隙）中。因此，虛設接墊DP的厚度（DP_T）可小於第一連接部件130與第二連接部件230之間的分離距離。因此，虛設接墊DP的頂部表面可處於比第一連接部件130及第二連接部件230的任一頂部表面更低的層級處。在一些特定實施例中，前述內容可使得虛設接墊DP的厚度DP_T介於約3微米至約30微米的範圍內。
如圖3中所繪示，虛設接墊DP可具有平板形狀。替代地，如圖4中所繪示，虛設接墊（DP_S）可具有條帶形狀。替代地，如圖5中所繪示，虛設接墊（DP_M）可具有矩陣形狀。亦即，虛設接墊DP可經不同地塑形以滿足設計要求及優先級。儘管如此，但無論總體形狀如何，虛設接墊DP將如上文所描述與第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300的至少一部分重疊（亦即，具有大於第一半導體晶片100與第二半導體晶片200及第三半導體晶片300中的任一者之間的距離（SX）的橫向寬度（DP_X），及具有大於第二半導體晶片200與第三半導體晶片300之間的距離（SY）的縱向寬度（DP_Y））。
如上文所指出，已應用各種SiP方法以有效地將半導體晶片配置於由半導體封裝（類似於圖1的半導體封裝10）所提供的有限可用結構中然而，典型的SiP方法使得不同類型的半導體晶片非常緊密地配置，其中相鄰半導體晶片之間的所得（分離）空間填充有模製部件。因而，半導體封裝中可存在區域，其中考慮了封裝基底、各種半導體晶片以及各種模製部件中所包含的各種材料的各別CTE之間的差異。因此，當在半導體封裝的製造期間發生溫度改變時，各別組件可以不同方式膨脹或收縮。此類不同及變化的膨脹及/或收縮可導致半導體封裝的變形（例如彎曲）。且此彎曲可使得在受CTE差異的熱影響的區中發生破裂（例如，自模製部件的上部部分延伸至下部部分）。在一些情況下，破裂可延伸至封裝基底的頂部表面，由此將內部組件暴露於外部條件且造成半導體封裝的缺陷。
為了解決上述問題，在根據本發明概念的實施例的半導體封裝中，虛設接墊DP可有效地配置於封裝基底400上，以最小化由接近於第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300的匯合的區中的CTE差異引起的可能彎曲。亦即，虛設接墊DP可安置於其中第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300彼此面對面相對的區中，以便防止或最小化模製部件500中的破裂傳播。因此，在根據本發明概念的實施例的半導體封裝中，可藉由使用如上文所描述的虛設接墊DP來抑制或最小化由破裂所造成的缺陷。且此結果甚至在高整合式SiP中仍顯而易見，由此改良可靠性及生產率。
圖6、圖7以及圖8為根據本發明概念的實施例的半導體封裝10A、半導體封裝10B以及半導體封裝10C的各別平面圖。
下文所描述的半導體封裝10A、半導體封裝10B以及半導體封裝10C中所包含的各別組件及組件中所包含的材料與上文參考圖1至圖5所描述的彼等實質上相同。因此，將僅主要描述半導體封裝10A、半導體封裝10B以及半導體封裝10C中的每一者與圖1的半導體封裝10之間的差異。
圖6示出半導體封裝10A，所述半導體封裝10A包含第一半導體晶片100、四（4）個第二半導體晶片200，兩（2）個第三半導體晶片300、封裝基底400、模製部件500以及多個虛設接墊（DP_A），其中每一第三半導體晶片300由兩（2）個第二半導體晶片200橫向地包圍。
因此，虛設接墊（DP_A）中的每一者安置於第一半導體晶片100、第二半導體晶片200中的兩（2）者以及第三半導體晶片300中的一者之間的封裝基底400上。如在平面圖中可見，虛設接墊（DP_A）與第一半導體晶片100、兩（2）個第二半導體晶片200以及第三半導體晶片300中的每一者的一部分重疊。亦即，一個虛設接墊（DP_A）與四（4）個半導體晶片的一部分重疊。
在一些實施例中，虛設接墊（DP_A）的第一側可在第一半導體晶片100下延伸，且虛設接墊（DP_A）的相對第二側可在兩（2）個第二半導體晶片200及第三半導體晶片300的組合下延伸。因此，虛設接墊（DP_A）的整個頂部表面可由模製部件500覆蓋，且模製部件500可自虛設接墊（DP_A）的頂部表面以雙重T形狀延伸。
圖7示出半導體封裝10B，所述半導體封裝10B包含第一半導體晶片100、四（4）個第二半導體晶片200以及四（4）個第三半導體晶片300、封裝基底400、模製部件500以及多個虛設接墊（DP_B），其中一對第二半導體晶片200由第三半導體晶片300中的兩（2）者橫向地包圍。
因此，虛設接墊（DP_B）中的每一者安置於第一半導體晶片100、第二半導體晶片200中的一者以及第三半導體晶片300中的一者之間的封裝基底400上。如在平面圖中可見，虛設接墊（DP_B）與第一半導體晶片100、第二半導體晶片200中的一者以及第三半導體晶片300中的一者中的每一者的一部分重疊。亦即，一個虛設接墊（DP_B）與三（3）個半導體晶片的一部分重疊。
在一些實施例中，虛設接墊（DP_B）的第一側可在第一半導體晶片100下延伸，且虛設接墊（DP_B）的相對第二側可在第二半導體晶片200中的一者及第三半導體晶片300中的一者的組合下延伸。因此，虛設接墊（DP_B）的整個頂部表面可由模製部件500覆蓋，且模製部件500可自虛設接墊（DP_B）的頂部表面以T形狀延伸。
圖8示出半導體封裝10C，所述半導體封裝10C包含位於兩個第一半導體晶片100的左側及右側上的八（8）個第二半導體晶片200及兩（2）個第三半導體晶片300。
虛設接墊（DP_C）可位於第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300與封裝基底400之間。如在平面圖中所見，虛設接墊（DP_C）可與第一半導體晶片100、第二半導體晶片200以及第三半導體晶片300中的每一者的一部分重疊。此處，作為虛設接墊（DP_C）的一部分的一個虛設接墊（DP_C1）可與三（3）個半導體晶片重疊。此外，作為虛設接墊（DP_C）的另一部分的另一虛設接墊（DP_C2）可與五（5）個半導體晶片重疊。亦即，有效地具有不同大小的虛設接墊（DP_C）可包含於半導體封裝10C中。
作為虛設接墊（DP_C）的一部分的虛設接墊（DP_C1）的頂部表面可與第一半導體晶片100的一個側面重疊，且與第二半導體晶片200及第三半導體晶片300中的每一者的一個邊緣重疊。因此，虛設接墊（DP_C1）的整個頂部表面可由模製部件500覆蓋，且模製部件500可自虛設接墊（DP_C）1的頂部表面以T形狀延伸。亦即，一個虛設接墊（DP_C1）可與三（3）個半導體晶片重疊。
作為虛設接墊（DP_C）的另一部分的虛設接墊（DP_C2）的頂部表面可與第三半導體晶片300的一個側面重疊，且與第一半導體晶片100及第二半導體晶片200中的每一者的一個邊緣重疊。因此，虛設接墊（DP_C2）的整個頂部表面可由模製部件500覆蓋，且模製部件500可自虛設接墊（DP_C2）的頂部表面以三重T形狀延伸。亦即，另一虛設接墊（DP_C2）可與五（5）個半導體晶片重疊。
前述實例僅表示根據本發明概念的實施例的可受益於包含一或多個虛設接墊的許多半導體晶片配置。就此而言，虛設接墊可根據設計變化而具有各種形狀及大小。
圖9至圖14為根據本發明概念的實施例的沿圖1的線X-X'截取的各別橫截面圖。
圖9至圖14的半導體封裝20、半導體封裝30、半導體封裝40、半導體封裝50、半導體封裝60以及半導體封裝70中所包含的各別組件以及組件中所包含的材料可與上文參考圖2的半導體封裝10所描述的彼等實質上相同。因此，將僅主要描述半導體封裝20、半導體封裝30、半導體封裝40、半導體封裝50以及半導體封裝60中的每一者與圖2的半導體封裝10之間的差異。儘管圖1的第三半導體晶片300未在圖9至圖14的實施例中示出，但根據上文所描述的本發明概念，各種半導體封裝20、半導體封裝30、半導體封裝40、半導體封裝50以及半導體封裝60可包含一或多個第三半導體晶片300。
圖9示出半導體封裝20，所述半導體封裝20包含第一半導體晶片100、第二半導體晶片200、封裝基底400、模製部件500、底部填充劑510以及虛設接墊DP。
此處，底部填充劑510可形成於封裝基底400與第一半導體晶片100及第二半導體晶片200之間。在將第一連接部件130及第二連接部件230電連接至第一半導體晶片100及第二半導體晶片200的製程期間，間隙可形成於封裝基底400與第一半導體晶片100及第二半導體晶片200之間。由於間隙可在第一半導體晶片100及第二半導體晶片200與封裝基底400之間的連接可靠性方面造成問題，因此可注入底部填充劑510以加強其間的連接。在一些情況下，可使用MUF製程代替底部填充劑510。
虛設接墊DP的頂部表面及側表面的一部分可由底部填充劑510覆蓋，且虛設接墊DP的頂部表面的剩餘部分可由模製部件500覆蓋。亦即，虛設接墊DP可由包含三種不同種類的絕緣材料的絕緣部件460、模製部件500以及底部填充劑510完全地包圍。
虛設接墊DP的整個頂部表面可由模製部件500及底部填充劑510覆蓋，且模製部件500可自虛設接墊DP的頂部表面以T形狀延伸。
虛設接墊DP可位於第一半導體晶片100及第二半導體晶片200與封裝基底400之間的空白空間中。如自圖9可見，第一半導體基底110及第二半導體基底210可藉由第一連接部件130及第二連接部件230在第三方向（例如Z方向）上與封裝基底400間隔開。虛設接墊DP可配置於所得空白空間中。因此，虛設接墊DP的厚度DP_T可小於使第一連接部件130及第二連接部件230與虛設接墊DP的頂部表面分離的距離。就此而言，虛設接墊DP的厚度DP_T可小於底部填充劑510的厚度，且虛設接墊DP的頂部表面可處於比底部填充劑510的頂部表面更低的層級處。
圖10示出半導體封裝30，所述半導體封裝30包含第一半導體晶片100、堆疊式第二半導體晶片200A、封裝基底400、模製部件500以及虛設接墊DP。
此處，第一半導體晶片100可包含單個邏輯晶片，且可實施為例如微處理器、圖形處理器、信號處理器、網路處理器、晶片組、音訊編碼解碼器、視訊編碼解碼器、應用處理器或SoC，但不限於此。
堆疊式第二半導體晶片200A可包含一組記憶體晶片，所述一組記憶體晶片包含能夠彼此合併資料的多個薄片（例如，201、202、203以及204）。堆疊式第二半導體晶片200A中所包含的薄片201、薄片202以及薄片203可包含具有彼此相對的主動表面及非主動表面的半導體基底210、上部連接墊225以及形成穿過半導體基底210的矽穿孔（through-silicon via；TSV）240。在另一情況下，最上部薄片（例如薄片204）可不包含上部連接墊225及TSV 240。
第二半導體晶片200A中所包含的薄片（例如，201、202、203以及204）的數目可根據半導體封裝30的目的而變化。亦即，第二半導體晶片200A中所包含的薄片（例如，201、202、203以及204）的數目不限於圖10中所繪示的數目。
堆疊式第二半導體晶片200A中所包含的薄片201、薄片202、薄片203以及薄片204可經由連接部件230及圍繞連接部件230提供的黏著膜（AF）彼此堆疊（且黏著至彼此）。黏著膜AF可為晶粒貼合膜。晶粒貼合膜可劃分成無機黏著劑及聚合物黏著劑。替代地，可使用藉由混合無機黏著劑及聚合物黏著劑而製備的混合類型。
圖11示出半導體封裝40，所述半導體封裝40包含第一半導體晶片100、雙（上部/下部）第二半導體晶片200B、封裝基底400、模製部件500以及虛設接墊DP。
第一半導體晶片100可包含單個邏輯晶片，且可實施為例如微處理器、圖形處理器、信號處理器、網路處理器、晶片組、音訊編碼解碼器、視訊編碼解碼器、應用處理器或SoC，但不限於此。
雙第二半導體晶片200B可包含一組記憶體晶片，所述一組記憶體晶片包含能夠彼此合併資料的多個薄片（例如，下部薄片201及上部薄片202）。第二半導體晶片200B中所包含的下部薄片201可包含具有彼此相對的主動表面及非主動表面的半導體基底210、上部連接墊225以及形成穿過半導體基底210的TSV 240。在另一情況下，上部薄片202可不包含上部連接墊225及TSV 240。
第二半導體晶片200B中所包含的下部薄片201及上部薄片202可藉由使用直接接合技術堆疊且彼此電連接。亦即，在下部薄片201與上部薄片202之間可省略連接部件230，且下部薄片201的上部連接墊225及上部薄片202的連接墊220可直接接合且彼此電連接。
圖12示出半導體封裝50，所述半導體封裝50包含第一半導體晶片190、第二半導體晶片200、模製部件500、重佈線結構600以及虛設接墊DP。
此處，第一半導體晶片100及第二半導體晶片200以及虛設接墊DP可安置於重佈線結構600上。亦即，圖2的封裝基底400可由重佈線結構600置換。
重佈線結構600的頂部表面可為水平平面的。重佈線結構600可包含上部電極墊620及形成於重佈線絕緣層610處的兩個重佈線導電層630及重佈線導電層640。然而，本發明概念不限於此，且重佈線結構600可包含相比於兩個重佈線導電層630及重佈線導電層640而數目可變的重佈線導電層。
重佈線導電層630及重佈線導電層640可包含一或多種導電材料，諸如銅（Cu）、鎳（Ni）、金（Au）、鉻（Cr）、鈦（Ti）、鈀（Pd）或其合金。在一些實施例中，可使用電鍍製程形成重佈線導電層630及重佈線導電層640。
重佈線導電層630及重佈線導電層640可包含重佈線通孔631及重佈線通孔641以及分別與重佈線通孔631及重佈線通孔641接觸的重佈線633。重佈線633可沿水平的平坦表面配置，且重佈線633可豎直配置於多個層中。
重佈線導電層630及重佈線導電層640可將外部連接端子650電連接至第一半導體晶片100及第二半導體晶片200。此外，重佈線絕緣層610可包含圍繞重佈線導電層630及重佈線導電層640的絕緣保護層。重佈線絕緣層610可包含聚合物、苯環丁烷（BCB）或樹脂。必要時，重佈線絕緣層610可包含聚醯亞胺。然而，重佈線絕緣層610中所包含的材料不限於此。舉例而言，重佈線絕緣層610可包含氧化矽、氮化矽或氮氧化矽。
重佈線絕緣層610可暴露下部電極墊643的底部表面。絕緣部件660可形成於重佈線絕緣層610的頂部上，且虛設接墊PB可位於絕緣部件660上。
下部電極墊643可經由重佈線結構600電連接至第一半導體晶片100及第二半導體晶片200的個別單元元件，且因此，第一半導體晶片100及第二半導體晶片200的電路單元可電連接至外部連接端子650。亦即，下部電極墊643亦可稱作凸塊下金屬（under bump metal；UBM）。
外部連接端子650可經由下部電極墊643電連接至重佈線結構600。此外，半導體封裝50可經由外部連接端子650電連接至電子產品的模組基底或系統板且安裝於所述模組基底或所述系統板上。
圖13示出半導體封裝60，所述半導體封裝60包含：包含第一半導體晶片及第二半導體晶片200的第一子封裝SP1、包含第四半導體晶片100S及第五半導體晶片200S的第二子封裝SP2、封裝基底400及封裝基底400S、模製部件500及模製部件500S以及虛設接墊DP。
諸如SiP及堆疊封裝（Package-on-Package；PoP）結構的組態可同時應用於根據本發明概念的實施例的半導體封裝60的半導體封裝。
亦即，包含第一半導體晶片100及第二半導體晶片200的第一子封裝SP1可藉由使用封裝間連接結構（未繪示）而連接至包含第四半導體晶片100S及第五半導體晶片200S的第二子封裝SP2以構成一個半導體封裝60。
第一子封裝SP1可與上文所描述的半導體封裝（參考圖2中的10）實質上相同。第二子封裝SP2可包含第四半導體晶片100S及第五半導體晶片200S，位於第四半導體晶片100S及第五半導體晶片200S下的封裝基底400S，以及經組態以保護第四半導體晶片100S及第五半導體晶片200S免受外部影響（諸如污染及撞擊）的模製部件500S。
在半導體封裝60中，第一子封裝SP1的特性可與第二子封裝SP2的特性實質上相同。
圖14示出半導體封裝70，所述半導體封裝70包含：包含第一半導體晶片100及第二半導體晶片200的第一子封裝SP1、包含第四半導體晶片100S及第五半導體晶片200S的第二子封裝SP2、模製部件500及模製部件500S、重佈線結構600及重佈線結構600S以及虛設接墊DP。
諸如SiP及PoP結構的組態可同時應用於根據實施例的半導體封裝70的半導體封裝。
亦即，包含第一半導體晶片100及第二半導體晶片200的第一子封裝SP1可藉由使用封裝間連接結構（未繪示）而連接至包含第四半導體晶片100S及第五半導體晶片200S的第二子封裝SP2以構成一個半導體封裝60。
第一子封裝SP1可與上文所描述的半導體封裝（參考圖12中的50）實質上相同。第二子封裝SP2可包含第四半導體晶片100S及第五半導體晶片200S，位於第四半導體晶片100S及第五半導體晶片200S下的重佈線結構600S，以及經組態以保護第四半導體晶片100S及第五半導體晶片200S免受外部影響（諸如污染及撞擊）的模製部件500S。
在根據實施例的半導體封裝60中，第一子封裝SP1的特性可與第二子封裝SP2的特性實質上相同。
圖15為示出根據本發明概念的實施例的半導體封裝1000的方塊圖。
參考圖15，半導體封裝1000可包含微處理單元（micro-processing unit；MPU）1010、記憶體1020、介面1030、圖形處理單元（graphics processing unit；GPU）1040、功能區塊1050以及系統匯流排1060，所述系統匯流排1060經組態以將MPU 1010、記憶體1020、介面1030、GPU 1040以及功能區塊1050連接至彼此。半導體封裝1000可包含MPU 1010及GPU 1040中的至少一者。
MPU 1010可包含核心及快取記憶體。舉例而言，MPU 1010可包含多核心。多核心的各別核心可具有相同效能或不同效能。此外，多核心的各別核心可在相同時間點或在不同時間點被激活。
記憶體1020可經由MPU 1010的控制來儲存功能區塊1050的處理結果。介面1030可將資訊或信號傳輸至外部裝置或自外部裝置接收資訊或信號。GPU 1040可執行圖形功能。舉例而言，GPU 1040可執行視訊編解碼器操作或處理3D圖形。功能區塊1050可執行各種功能。舉例而言，當半導體封裝1000為用於行動裝置的應用處理器時，功能區塊1050中的一些功能區塊可執行通信功能。
半導體封裝1000可包含上文參考圖1至圖14所描述的半導體封裝10、半導體封裝10A、半導體封裝10B、半導體封裝10C、半導體封裝20、半導體封裝30、半導體封裝40、半導體封裝50、半導體封裝60以及半導體封裝70中的任一者。
雖然本發明概念已參考其實施例進行具體繪示及描述，但應瞭解，可在不脫離隨附申請專利範圍的精神及範疇的情況下對形式及細節做出各種改變。
10、10A、10B、10C、20、30、40、50、60、70、1000:半導體封裝 100:第一半導體晶片 100S:第四半導體晶片 110:第一半導體基底 120:第一連接墊 130:第一連接部件 200、200A、200B:第二半導體晶片 200S:第五半導體晶片 201、202、203、204:薄片 210:第二半導體基底 220:第二連接墊 225:上部連接墊 230:第二連接部件 240:矽穿孔 300:第三半導體晶片 400、400S:封裝基底 410:主體單元 420:上部電極墊 430:下部電極墊 440:佈線 450:外部連接端子 460:絕緣部件 500、500S:模製部件 510:底部填充劑 600、600S:重佈線結構 610:重佈線絕緣層 620:上部電極墊 630、640:重佈線導電層 631、641:重佈線通孔 633:重佈線 643:下部電極墊 650:外部連接端子 660:絕緣部件 1010:微處理單元 1020:記憶體 1030:介面 1040:圖形處理單元 1050:功能區塊 1060:系統匯流排 AF:黏著膜 CR:元件 DP、DP_A、DP_B、DP_C、DP_C1、DP_C2、DP_M、DP_S:虛設接墊 DP_T:厚度 DP_X:橫向寬度 DP_Y:縱向寬度 SP1:第一子封裝 SP2:第二子封裝 SX:橫向距離 SY:縱向距離 X:第一方向 X-X':線 Y:第二方向 Z:第三方向 III:部分
將根據結合隨附圖式進行的以下詳細描述更清楚地理解本發明概念的實施例，在隨附圖式中： 圖1為根據本發明概念的實施例的半導體封裝的平面（或俯視）圖。 圖2為沿圖1的線X-X'截取的橫截面圖。 圖3、圖4以及圖5為圖1的部分III的各別放大橫截面圖。 圖6、圖7以及圖8為根據本發明概念的實施例的半導體封裝的各別平面圖。 圖9、圖10、圖11、圖12、圖13以及圖14（統稱為「圖9至圖14」）為根據本發明概念的實施例的沿圖1的線X-X'截取的各別橫截面圖。 圖15為示出根據本發明概念的實施例的半導體封裝的方塊圖。
10:半導體封裝
100:第一半導體晶片
200:第二半導體晶片
300:第三半導體晶片
400:封裝基底
500:模製部件
DP:虛設接墊
X:第一方向
X-X':線
Y:第二方向
Z:第三方向
III:部分

Claims (20)

  1. 一種半導體封裝，包括： 封裝基底； 第一半導體晶片、第二半導體晶片以及第三半導體晶片，位於所述封裝基底上；以及 虛設接墊，橫向安置於所述第一半導體晶片、所述第二半導體晶片以及所述第三半導體晶片之間，以與所述第一半導體晶片、所述第二半導體晶片以及所述第三半導體晶片的至少一部分重疊， 其中所述虛設接墊安置於所述封裝基底上，且位於所述封裝基底與所述第一半導體晶片、所述第二半導體晶片以及所述第三半導體晶片之間的空間中。
  2. 如請求項1所述的半導體封裝，更包括： 模製部件，填充所述封裝基底與所述第一半導體晶片、所述第二半導體晶片以及所述第三半導體晶片之間的空間以覆蓋所述虛設接墊的頂部表面。
  3. 如請求項2所述的半導體封裝，其中所述模製部件自所述虛設接墊的所述頂部表面以T形狀延伸。
  4. 如請求項1所述的半導體封裝，更包括： 底部填充劑，填充所述封裝基底與所述第一半導體晶片、所述第二半導體晶片以及所述第三半導體晶片之間的空間，覆蓋所述虛設接墊的頂部表面的一部分，且覆蓋所述虛設接墊的側表面；以及 模製部件，覆蓋所述虛設接墊的所述頂部表面的另一部分。
  5. 如請求項1所述的半導體封裝，其中所述第二半導體晶片及所述第三半導體晶片沿著所述第一半導體晶片的一個側面平行地配置， 所述虛設接墊的橫向寬度大於所述第一半導體晶片與所述第二半導體晶片及所述第三半導體晶片中的任一者之間的分離距離，且 所述虛設接墊的縱向寬度大於所述第二半導體晶片與所述第三半導體晶片之間的分離距離。
  6. 如請求項5所述的半導體封裝，其中所述虛設接墊與所述第一半導體晶片的所述一個側面重疊，與第二半導體晶片的與所述第一半導體晶片的所述一個側面相對的一個邊緣重疊，且與所述第三半導體晶片的與所述第一半導體晶片的所述一個側面相對的一個邊緣重疊。
  7. 如請求項1所述的半導體封裝，更包括： 絕緣膜，包含氧化矽及氮化矽中的至少一者且安置於所述封裝基底與所述虛設接墊之間。
  8. 如請求項1所述的半導體封裝，其中所述封裝基底包括中介層，所述中介層經組態以提供與所述第一半導體晶片、所述第二半導體晶片以及所述第三半導體晶片中的至少一者的電連接。
  9. 如請求項1所述的半導體封裝，其中所述虛設接墊包括導電金屬材料，且所述虛設接墊與所述封裝基底、所述第一半導體晶片、所述第二半導體晶片以及所述第三半導體晶片電隔離。
  10. 如請求項9所述的半導體封裝，其中所述虛設接墊具有平板形狀、條帶形狀以及矩陣形狀中的至少一者。
  11. 一種半導體封裝，包括： 重佈線結構； 至少三個半導體晶片，位於所述重佈線結構上； 虛設接墊，位於所述重佈線結構與所述至少三個半導體晶片之間；以及 模製部件，填充所述至少三個半導體晶片之間的空間，使得所述虛設接墊與所述至少三個半導體晶片中的每一者的至少一部分重疊，且所述模製部件覆蓋所述虛設接墊的頂部表面的至少一部分。
  12. 如請求項11所述的半導體封裝，其中所述虛設接墊的寬度大於所述至少三個半導體晶片中的任意兩者之間的分離距離。
  13. 如請求項11所述的半導體封裝，其中所述至少三個半導體晶片中的每一者的底部表面接觸所述模製部件，且 所述虛設接墊的底部表面接觸絕緣膜，所述絕緣膜形成於所述重佈線結構上且包含氧化矽及氮化矽中的至少一者。
  14. 如請求項11所述的半導體封裝，其中所述虛設接墊被電隔離。
  15. 如請求項11所述的半導體封裝，所述至少三個半導體晶片中的一者具有包含多個薄片的堆疊結構，且 所述至少三個半導體晶片中的另一者具有單層結構。
  16. 一種半導體封裝，包括： 中介層； 半導體晶片，包含鄰近地安置於所述中介層上的記憶體晶片、邏輯晶片以及虛設晶片； 虛設接墊，安置於所述中介層上且位於所述中介層與所述半導體晶片之間，其中所述虛設接墊包含金屬材料； 模製部件，覆蓋所述半導體晶片的底部表面及側表面，其中所述模製部件覆蓋所述虛設接墊的頂部表面及側表面；以及 焊料凸塊，黏著至所述中介層的底部表面， 其中所述虛設接墊與所述半導體晶片中的每一者的至少一部分重疊。
  17. 如請求項16所述的半導體封裝，其中所述虛設接墊與所述邏輯晶片的一側重疊，且與所述記憶體晶片及所述虛設晶片中的每一者的邊緣重疊。
  18. 如請求項17所述的半導體封裝，其中所述虛設接墊與所述邏輯晶片重疊的第一平面區域大於所述虛設接墊與所述記憶體晶片重疊的第二平面區域及所述虛設接墊與所述虛設晶片重疊的第三平面區域中的每一者。
  19. 如請求項16所述的半導體封裝，其中所述記憶體晶片為高頻寬記憶體晶片且為包含多個薄片的堆疊結構。
  20. 如請求項16所述的半導體封裝，其中所述虛設接墊的寬度大於使所述半導體晶片分離的最大距離。
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