CN113921480A - 包括半导体芯片和虚设焊盘的半导体封装 - Google Patents

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Abstract

半导体封装包括封装衬底上的半导体芯片、以及设置在半导体芯片之间并与半导体芯片的至少一部分重叠的虚设焊盘。虚设焊盘设置在封装衬底上并且在封装衬底与半导体芯片之间的空间中。

Description

包括半导体芯片和虚设焊盘的半导体封装
相关申请的交叉引用
本申请要求2020年7月9日在韩国知识产权局递交的韩国专利申请No.10-2020-0084940的权益，其主题通过引用并入本文。
技术领域
本发明构思大体上涉及半导体封装，更具体地，涉及一种被称为系统级封装(SiP)的半导体封装，其中单个半导体封装包括不同类型的半导体芯片。
背景技术
电子产品市场中对便携式设备的需求持续增长。结果，电子产品内的构成组件的小型化和轻量化已成为重要的设计驱动力。存在各种方法来使电子组件小型化和轻量化。例如，安装在电子组件中的半导体封装可以提供高容量的数据处理，从而减小半导体封装的总体积。安装在半导体封装中的半导体芯片可以密集地或高度地集成在单个封装内。以这种方式，可以应用各种SiP技术以在半导体封装内有效地布置(或布局)多个半导体芯片。
发明内容
本发明构思的实施例提供了一种包括可以防止模制构件中的裂纹的虚设焊盘在内的半导体封装，从而在由半导体封装提供的有限结构中有效地保护彼此面向的不同类型的半导体芯片。然而，本发明构思的实施例可以提供其他益处和技术目的，这对于本领域普通技术人员在考虑以下描述之后将是显而易见的。
根据本发明构思的一个方面，提供了一种半导体封装，包括：封装衬底；封装衬底上的第一半导体芯片、第二半导体芯片和第三半导体芯片；以及虚设焊盘，横向设置在第一半导体芯片、第二半导体芯片和第三半导体芯片之间，以与第一半导体芯片、第二半导体芯片和第三半导体芯片的至少一部分重叠，其中，虚设焊盘被设置在封装衬底上并且在封装衬底与第一半导体芯片、第二半导体芯片和第三半导体芯片之间的空间中。
根据本发明构思的一个方面，提供了一种半导体封装，包括：重分布结构；重分布结构上的至少三个半导体芯片；虚设焊盘，在重分布结构与至少三个半导体芯片之间；以及模制构件，填充至少三个半导体芯片之间的空间，使得虚设焊盘与至少三个半导体芯片中的每一个半导体芯片的至少一部分重叠，并且模制构件覆盖虚设焊盘的顶表面的至少一部分。
根据本发明构思的一个方面，提供了一种半导体封装，包括：插入物；半导体芯片，包括相邻地设置在插入物上的存储器芯片、逻辑芯片和虚设芯片；虚设焊盘，设置在插入物上并且设置在插入物与半导体芯片之间，其中，虚设焊盘包括金属材料；模制构件，覆盖半导体芯片的底表面和侧表面，其中，模制构件覆盖虚没焊盘的顶表面和侧表面；以及焊料凸块，粘附到插入物的底表面，其中，虚设焊盘与半导体芯片中的每一个半导体芯片的至少一部分重叠。
附图说明
根据以下结合附图的具体实施方式，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据本发明构思的实施例的半导体封装的平面(或俯视)图；
图2是沿图1的线X-X’截取的截面图；
图3、图4和图5是图1的部分III的相应的放大截面图；
图6、图7和图8是根据本发明构思的实施例的半导体封装的相应的平面图；
图9、图10、图11、图12、图13和图14(统称为“图9至图14”)是根据本发明构思的实施例的沿图1的线X-X′截取的相应的截面图；以及
图15是示出了根据本发明构思的实施例的半导体封装的框图。
具体实施方式
在整个书面描述和附图中，相似的附图标记和标签用于表示相似或类似的元件和/或特征。在整个书面描述中，某些几何术语可以用于强调针对本发明构思的特定实施例的元件、组件和/或特征之间的相对关系。本领域技术人员将认识到，这样的几何术语本质上是相对的，在描述关系上是任意的和/或涉及所示出的实施例的方面。几何术语可以包括例如高度/宽度；竖直/水平；顶部/底部；较高/较低；较近/较远；较厚/较薄；近/远；上面/下面；下方/上方；上部/下部；中心/侧面；周围；之间；覆盖/垫起等。
图1是根据本发明构思的实施例的半导体封装10的平面(或俯视)图；图2是沿图1的线X-X’截取的截面图；并且图3、图4和图5是图1的部分III的相应的放大截面图。
如图1、图2、图3、图4和图5中的至少一个所示，相对于模制构件500，半导体封装10可以至少包括布置在封装衬底400上的第一半导体芯片100、第二半导体芯片200和第三半导体芯片300。虚设焊盘DP也设置在封装衬底400上。
因此，半导体封装10可以被理解为多个半导体芯片设置(例如，安装)在封装衬底400上的结构。在这方面，图1示出了七(7)个半导体芯片安装在封装衬底400上的示例。然而，这仅是任意选择的示例，并且本发明构思的范围不限于此。第一半导体芯片100、第二半导体芯片200和第三半导体芯片300可以布置(或布局)在由第一方向(例如，X方向)和第二方向(例如，Y方向)限定的水平(或横向)平面中，其中第一方向和第二方向相对于彼此垂直定向。此外，在这方面，封装衬底400也可以根据水平面定向，并且各种半导体芯片可以在第三方向(例如，Z方向)上竖直地设置(例如，安装)在封装衬底400的顶表面上。
在此，可以将类似类型的半导体芯片描述为芯片组。因此，在图1所示的示例中，第一半导体芯片100、第二半导体芯片200和第三半导体芯片300可以是相同类型的半导体芯片，可以是两(2)种不同类型的半导体芯片，或者可以是三(3)种不同类型的半导体芯片。
例如，第一半导体芯片100和第二半导体芯片200可以是有源芯片，并且第三半导体芯片300可以是虚设芯片。更具体地，第一半导体芯片100可以是逻辑芯片，并且第二半导体芯片200可以是存储器芯片。然而，第一半导体芯片100、第二半导体芯片200和第三半导体芯片300的类型可以随设计而变化。
在此，特定的存储器芯片可以是易失性存储器芯片或非易失性存储器芯片。在一些实施例中，存储器芯片可以是高带宽存储器芯片。
在这方面，术语易失性存储器芯片表示选自包括以下至少一项的组的一个或多个存储器芯片：动态随机存取存储器(DRAM)、静态RAM(SRAM)、晶闸管RAM(TRAM)、零-电容器RAM(ZRAM)和双晶体管RAM(TTRAM)。术语非易失性存储器芯片表示选自包括以下至少一项的组的一个或多个存储器芯片：闪存、磁RAM(MRAM)、自旋转移扭矩MRAM(STT-MRAM)、铁电RAM(FRAM)、相变RAM(PRAM)、电阻RAM(PRAM)、纳米管RRAM、聚合物RAM、纳米浮栅存储器、全息存储器、分子电子存储器和绝缘体电阻变化存储器。
逻辑芯片可以被实现为例如微处理器、图形处理器、信号处理器、网络处理器、芯片集、音频编解码器、视频编解码器、应用处理器、片上系统(SoC)等。在此，微处理器可以包括单核或多核。
虚设芯片可以设置在封装衬底400的空区域(即，封装衬底400的未被有源芯片占据的区域)中。在一些实施例中，虚设芯片可以具有用于抑制半导体封装10的翘曲的形状，和/或由一种或多种适当的材料形成以抑制半导体封装10的翘曲。例如，虚设芯片可以包括杨氏模量相对较低的材料(例如，杨氏模量低于模制构件500的杨氏模量的材料)。在一些实施例中，当封装衬底400可以是诸如硅晶片的半导体衬底时，虚设芯片可以包括与封装衬底400的材料相同的材料(或类似的材料)。
在图2示出的示例中，第一半导体芯片100包括第一芯片衬底110、第一连接焊盘120和第一连接构件130。在此，第一半导体衬底110可以具有有源表面和与有源表面相对的相对无源表面。第一半导体衬底110的有源表面可以是面向封装衬底400的顶表面的表面。各种有源元件和/或无源元件可以形成在第一半导体衬底110的有源表面上。这些各种元件中的一个或多个可以电连接到第一连接焊盘120。
第一连接构件130可以形成在第一半导体衬底110的有源表面与封装衬底400之间。在一些实施例中，第一连接构件130可以直接接触第一连接焊盘120。第一半导体芯片100可以通过第一连接构件130电连接到封装衬底400。
第一半导体衬底110可以包括例如硅(Si)。备选地，第一半导体衬底110可以包括诸如锗(Ge)之类的半导体元素或者诸如碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)和磷化铟(InP)之类的化合物半导体。备选地，第一半导体衬底110可以具有绝缘体上硅(SOI)结构。例如，第一半导体衬底110可以包括掩埋氧化物(BOX)层。第一半导体衬底110可以包括有源区域，例如掺杂阱或掺杂结构。第一半导体衬底110可以包括各种器件隔离结构，例如浅沟槽隔离(STI)结构。
半导体器件层(未示出)可以形成在第一半导体衬底110的有源表面上。半导体器件层可以包括各种半导体布线层，所述各种半导体布线层被配置为将与第一半导体衬底110相关联的各种元件相连。半导体布线层可以分别包括金属布线层和/或通孔(例如，触点、插塞等)。在一些实施例中，半导体布线层可以是包括可以交替堆叠的至少两个金属布线层或至少两个过孔插塞在内的多层结构。
第一连接焊盘120可以设置在半导体器件层上并且可以电连接到半导体布线层。在这方面，半导体布线层可以通过第一连接焊盘120电连接到第一连接构件130。在此，第一连接焊盘120可以包括例如以下至少一项：铝(Al)、铜(Cu)、镍(Ni)、钨(W)、铂(Pt)和金(Au)。
钝化层(未示出)可以形成在半导体器件层上，以保护半导体器件层、半导体布线层和/或其他结构免受外部机械冲击、湿气和污染。当设置时，钝化层130可以选择性地暴露第一连接焊盘120的至少一部分。
第一连接构件130可以粘附到第一连接焊盘120。第一连接构件130可以用于将第一半导体芯片100与封装衬底400电连接。也就是说，第一连接构件130可以提供电连接，其中第一半导体芯片100通过该电连接接收与第一半导体芯片100的操作(例如，读取操作、编程(或写入)操作、擦除操作等)的执行相关联的至少一个外部提供的信号(例如，接地信号、电力信号、命令信号、地址信号、数据信号等)。第一连接构件130可以包括例如柱状结构、焊料凸块、焊料球和焊料层中的至少一项。
第二半导体芯片200可以包括第二半导体衬底210、第二连接焊盘220和第二连接构件230。类似于第一半导体芯片100，第二半导体芯片200可以包括具有有源表面和相对的无源表面的第二半导体衬底210，其中有源表面是面向封装衬底400的顶表面的表面。在此同样地，可以在第二半导体衬底210上形成各种有源元件和/或无源元件以及第二连接焊盘220。
第二连接构件230可以形成在第二连接焊盘220的有源表面与封装衬底400之间。在一些实施例中，第二连接构件230可以直接接触第二连接焊盘220。第二半导体芯片200可以通过第二连接构件230电连接到封装衬底400。
第三半导体芯片300可以包括第三半导体衬底和粘合膜(未示出)。第三半导体芯片300可以包括第三半导体衬底，该第三半导体衬底具有顶表面和与顶表面相对的相对底表面。第三半导体衬底的底表面可以是面向封装衬底400的顶表面的表面。因为第三半导体芯片300是虚设芯片，所以与第一半导体芯片100和第二半导体芯片200不同，通常不会在第三半导体衬底上形成有源元件、无源元件或第三连接焊盘。
粘合膜可以形成在第三半导体芯片300的底表面与封装衬底400的顶表面之间。在一些实施例中，粘合膜可以是非导电膜(NCF)，并且第三半导体芯片300可以通过粘合膜粘附到封装衬底400。然而，本发明构思不限于此，并且第三半导体芯片300也可以不同地附接到封装衬底400(例如，使用与用于安装第一半导体芯片100和/或第二半导体芯片200的方法基本相同的方法)。
在类似于图1所示的实施例的一些实施例中，第二半导体芯片200和第三半导体芯片300可以沿着第一半导体芯片100的一侧横向地布置。也就是说，第二半导体芯片200和第三半导体芯片300可以沿着第一半导体芯片100的一侧(相对于X方向或Y方向)并行地布置。在一些实施例中，第三半导体芯片可以布置在两(2)个第二半导体芯片200之间。然而，本领域技术人员将认识到，可以相对于第一半导体芯片100不同地布置多个半导体芯片。
在图2示出的示例中，封装衬底400(即，支撑衬底)包括主体单元410、下保护层和上保护层。封装衬底400可以是印刷电路板(PCB)、晶片衬底、陶瓷衬底、玻璃衬底、插入物等。
封装衬底400还可以包括布线440(例如，一个或多个信号传输路径)，该布线440经由形成在封装衬底400的顶表面中的上电极焊盘420通过第一连接构件130和第二连接构件230中的至少一个电连接到第一半导体芯片100和第二半导体芯片200中的至少一个。另外，外部连接端子450可以设置在形成于封装衬底400的底表面中的下电极焊盘430上，使得封装衬底400可以电连接到电子产品的模块衬底或系统板(并且安装在电子产品的模块衬底或系统板上)。
布线440可以具有多层结构或单层结构，并且可以形成在主体单元410中。利用前述配置，外部连接端子450可以通过布线440电连接到第一半导体芯片100和第二半导体芯片200中的至少一个。
在一些实施例中，封装衬底400是插入物，并且封装衬底400可以包括主体单元410和形成在主体单元410中的布线440。主体单元410可以包括硅晶片，该硅晶片包括硅(Si)，例如单晶硅、多晶硅或非晶硅。
在该方面，插入物还可以包括电路区域。例如，可以在电路区域中形成能够控制第一半导体芯片100和/或第二半导体芯片200的电容加载的缓冲电路。在一些实施例中，可以在电路区域中形成包括选自晶体管、二极管、电容器和电阻器中的至少一个在内的半导体集成电路(IC)。然而，在其他实施例中可以省略电路区域。
在一些实施例中，封装衬底400可以包括PCB。在这样的实施例中，形成主体单元410可以至少包括(1)通过将聚合物材料(例如，热固性树脂)、环氧基树脂(例如，阻燃剂4(FR-4)、双马来酰亚胺三嗪(BT)以及味之素堆积膜(ARF))、或酚醛树脂压缩至恒定厚度来形成薄膜，(2)用铜箔(或某种其他导电材料)涂覆薄膜的两面，以及(3)执行图案化工艺以形成布线440。除了连接到端子的部分(例如，上电极焊盘420和下电极焊盘430)之外，主体单元410的整个顶表面和/或整个底表面可以涂覆有阻焊剂以形成上保护层和下保护层。
在这方面，前述PCB可以是其中仅在一个表面上形成布线440的单面PCB，或者可以是其中在两个表面上形成布线440的双面PCB。在一些实施例中，可以使用至少三个铜箔层来实现具有多层结构的PCB，所述至少三个铜箔层是使用诸如预浸料的绝缘体形成的。然后，可以根据形成的铜箔层的数量来形成至少三个布线440。然而，封装衬底400不限于PCB的上述结构或材料。
模制构件500可以形成为至少基本上围绕第一半导体芯片100、第二半导体芯片200和第三半导体芯片300的侧表面、底表面和顶表面。然而，第一半导体芯片100、第二半导体芯片200和第三半导体芯片300的顶表面的至少某个部分可以通过模制构件500暴露。
在一些实施例中，模制构件500可以包括环氧模制化合物。环氧模制化合物可以具有约15Gpa与约30GPa之间的模量、以及约3ppm与约30ppm之间的热膨胀系数(CTE)。备选地或附加地，模制构件500可以包括各种材料，例如，环氧基材料、热固性材料、热塑性材料和紫外线(UV)处理材料。热固性材料可以包括苯酚型、酸酐型和胺型固化剂以及丙烯酸类聚合物添加剂。
此外，可以使用模制底部填充(MUF)工艺来形成模制构件500。因此，覆盖第一半导体芯片100、第二半导体芯片200和第三半导体芯片300的外部的材料可以与填充第一半导体芯片100、第二半导体芯片200、第三半导体芯片300和/或封装衬底400之间的各个空间的材料相同。
在一些实施例中，第一连接构件130和第二连接构件230可以分别设置在第一半导体芯片100和第二半导体芯片200与封装衬底400之间。粘合膜(未示出)可以设置在第三半导体芯片300与封装衬底400之间。在一些实施例中，第一连接构件130和第二连接构件230以及粘合膜(未示出)可以由模制构件500围绕。
为了形成模制构件500，可以使用注入工艺将模制材料注入到封装衬底400上，然后可以使用固化工艺来固化模制材料。因此，模制构件500可以形成半导体封装10的外形。当需要时，半导体封装10的外形可以是通过借助于加压工艺(例如，使用压力)对模制材料施加压力来形成的。在此，可以考虑模制材料的物理性质(例如，粘度)来设置工艺条件，例如，在模制材料的注射和加压之间的延迟时间、注入的模制材料的量以及加压温度/压力条件。
模制构件500的侧表面和顶表面可以形成直角(例如，约90°的角)。在通过沿切割线切割封装衬底400而形成单独的半导体封装10的工艺中，模制构件500的侧表面和顶表面通常可以具有直角。尽管未示出，但是可以在半导体封装10的侧表面的一部分上形成包括与半导体封装10有关的信息在内的标记图案(例如，条形码、数字、字母和符号)。
通过前述配置，模制构件500可以保护第一半导体芯片100、第二半导体芯片200和第三半导体芯片300免受外部冲击、震动、湿气和污染。因此，模制构件500可以具有足以至少围绕第一半导体芯片100、第二半导体芯片200和第三半导体芯片300的厚度。因为模制构件500完全覆盖封装衬底400，所以模制构件500的宽度可以基本上等于半导体封装10的宽度。
在图1和图2所示的示例中，虚设焊盘DP设置在封装衬底400上，以至少部分地与第一半导体芯片100、第二半导体芯片200和第三半导体芯片300重叠。如图3中的一些附加细节所示，虚设焊盘DP可以与第一半导体芯片100、第二半导体芯片200和第三半导体芯片300中的每一个的一部分重叠。为了满足该要求，虚设焊盘DP在第一方向上的横向宽度(DP_X)必须大于第一半导体芯片100与第二半导体芯片200和第三半导体芯片300中的任一个之间的横向距离(SX)。此外，虚设焊盘DP在第二方向上的纵向宽度(DP_Y)必须大于第二半导体芯片200与第三半导体芯片300之间的纵向距离(SY)。
在此应注意，如果虚设焊盘DP的横向宽度(DP_X)和纵向宽度(DP_Y)两者都太小，则可能形成裂纹。(参见，例如，图2的元件CR)。然而，如果虚设焊盘PD太大，则可能不利地影响半导体芯片的整体布局。
因此，在一些实施例中，虚设焊盘DP的横向宽度(DP_X)可以在第一半导体芯片100与第二半导体芯片200和第三半导体芯片300中的任一个之间的横向距离(SX)的约120％至约300％的范围内。附加地或备选地，虚设焊盘DP的纵向宽度(DP_Y)可以在第二半导体芯片200与第三半导体芯片300之间的纵向距离(SY)的约120％至约300％的范围内。在一些特定实施例中，前述情况导致虚设焊盘DP具有在约50μm与约90μm之间的范围的横向宽度(DP_X)和纵向宽度(DP_Y)。
在一些实施例中，虚设焊盘DP的顶表面可以与第一半导体芯片100的一个侧边缘以及第二半导体芯片200和第三半导体芯片300两者的侧边缘重叠。因此，虚设焊盘DP的整个顶表面可以由模制构件500覆盖，并且模制构件500可以从虚设焊盘DP的顶表面以T形延伸。(例如参见图2)。
虚设焊盘DP可以包括以下至少一种金属材料：例如铝(Al)、铜(Cu)、镍(Ni)、钨(W)、铂(Pt)和金(Au)。然而，虚设焊盘DP可以与第一半导体芯片100、第二半导体芯片200、第三半导体芯片300或封装衬底400的任何其他有源组件或信号路径中的任一个电隔离(即，不电连接)。
为此，虚设焊盘DP的暴露部分可以由一种或多种绝缘材料围绕。也就是说，虚设焊盘DP的顶表面和侧表面可以由模制构件500围绕(或封装)，而虚设焊盘DP的底表面粘附到(或接触)设置在封装衬底400的上表面上的绝缘构件460。在此，绝缘构件460可以由一种或多种电绝缘材料(例如氧化硅或氮化硅)形成。
如图2所示，虚设焊盘DP可以横向地设置在第一半导体芯片100、第二半导体芯片200和第三半导体芯片300之间的空间中(例如，在X/Y平面中)。虚设焊盘DP还可以设置在封装衬底400与第一半导体芯片100、第二半导体芯片200和第三半导体芯片300中的每一个之间的竖直空间(例如，沿Z方向延伸的竖直空隙)中。因此，虚设焊盘DP的厚度(DP_T)可以小于第一连接构件130与第二连接构件230之间的分离距离。因此，虚设焊盘DP的顶表面可以处于比第一连接构件130和第二连接构件230的任一顶表面低的水平处。在一些特定实施例中，前述情况可以导致虚设焊盘DP的厚度DP_T在约3μm至约30μm的范围内。
如图3所示，虚设焊盘DP可以具有平板形状。备选地，如图4所示，虚设焊盘(DP_S)可以具有条带形状。备选地，如图5所示，虚设焊盘(DP_M)可以具有矩阵形状。也就是说，虚设焊盘DP可以不同地被成形以满足没计要求和优先级。然而，如上所述，不管整体形状如何，虚设焊盘DP都将与第一半导体芯片100、第二半导体芯片200和第三半导体芯片300的至少一部分重叠(即，具有大于第一半导体芯片100与第二半导体芯片200和第三半导体芯片300中的任一个之间的距离(SX)的横向宽度(DP_X)，并且具有大于第二半导体芯片200与第三半导体芯片300之间的距离(SY)的纵向宽带(DP_Y))。
如上所述，已经应用了各种SiP方法来将半导体芯片有效地布置在由半导体封装提供的有限的可用结构(例如，图1的半导体封装10)中。然而，典型的SiP方法导致不同类型的半导体芯片非常紧密地布置，其中相邻的半导体芯片之间的所得(分离)空间填充有模制构件。结果，在半导体封装中可能存在这样的区域，在该区域中，考虑封装衬底、各种半导体芯片和各种模制构件中包括的各种材料的相应CTE之间的差异。因此，当在半导体封装的制造期间发生温度变化时，各个组件可能不同地膨胀或收缩。这种不同且变化的膨胀和/或收缩可能导致半导体封装变形(例如，翘曲)。此外，这种翘曲可能导致在受CTE差异热影响的区域中出现(例如，从模制构件的上部延伸到下部的)裂纹。在某些情况下，裂纹可能延伸到封装衬底的顶表面，从而使内部组件暴露于外部条件并引起半导体封装中的缺陷。
为了解决上述问题，在根据本发明构思的实施例的半导体封装中，可以将虚设焊盘DP有效地布置在封装衬底400上，以使由邻近于第一半导体芯片100、第二半导体芯片200和第三半导体芯片300的汇合点的区域中的CTE差异引起的可能的翘曲最小化。也就是说，虚设焊盘DP可以设置在其中第一半导体芯片100、第二半导体芯片200和第三半导体芯片300面对面彼此相对的区域中，以防止或最小化裂纹在模制构件500中的传播。结果，在根据本发明构思的实施例的半导体封装中，可以通过使用如上所述的虚设焊盘DP来抑制或最小化由裂纹导致的缺陷。此外，即使在高度集成的SiP中，该结果也很明显，从而提高了可靠性和生产率。
图6、图7和图8是根据本发明构思的实施例的半导体封装10A、10B和10C的相应的平面图。
包括在以下描述的半导体封装10A、10B和10C中的相应组件以及包括在组件中的材料与以上参考图1至图5描述的那些组件基本上相同。因此，将仅主要描述半导体封装10A、10B和10C中的每一个与图1的半导体封装10之间的差异。
图6示出了半导体封装10A，该半导体封装10A包括第一半导体芯片100、四(4)个第二半导体芯片200、两(2)个第三半导体芯片300、封装衬底400、模制构件500和多个虚设焊盘(DP_A)，其中每个第三半导体芯片300被第二半导体芯片200中的两(2)个第二半导体芯片200横向包围(bracketed)。
相应地，每个虚设焊盘(DP_A)在第一半导体芯片100、第二半导体芯片200中的两(2)个第二半导体芯片200和第三半导体芯片300之一之间设置在封装衬底400上。从平面图中可以看到，虚设焊盘(DP_A)与第一半导体芯片100、两(2)个第二半导体芯片200和第三半导体芯片300中的每一个的一部分重叠。也就是说，一个虚设焊盘(DP_A)与四(4)个半导体芯片的一部分重叠。
在一些实施例中，虚设焊盘(DP_A)的第一侧可以在第一半导体芯片100下方延伸，并且虚设焊盘(DP_A)的相对的第二侧可以在两(2)个第二半导体芯片200和第三半导体芯片300的组合下方延伸。因此，虚设焊盘(DP_A)的整个顶表面可以由模制构件500覆盖，并且模制构件500可以从虚设焊盘(DP_A)的顶表面以双T形延伸。
图7示出了半导体封装10B，该半导体封装10B包括第一半导体芯片100、四(4)个第二半导体芯片200和四(4)个第三半导体芯片300、封装衬底400、模制构件500和多个虚设焊盘(DP_B)，其中一对第二半导体芯片200被两(2)个第三半导体芯片300横向包围。
因此，每个虚设焊盘(DP_B)在第一半导体芯片100、第二半导体芯片200之一和第三半导体芯片300之一之间设置在封装衬底400上。从平面图中可以看出，虚设焊盘(DP_B)与第一半导体芯片100、第二半导体芯片200中的一个第二半导体芯片200和第三半导体芯片300中的一个第三半导体芯片300中的每一个的一部分重叠。即，一个虚设焊盘(DP_B)与三(3)个半导体芯片的一部分重叠。
在一些实施例中，虚设焊盘(DP_B)的第一侧可以在第一半导体芯片100下方延伸，并且虚设焊盘(DP_B)的相对的第二侧可以在第二半导体芯片200之一和第三半导体芯片300之一的组合下方延伸。因此，虚设焊盘(DP_B)的整个顶表面可以由模制构件500覆盖，并且模制构件500可以从虚设焊盘(DP_B)的顶表面以T形状延伸。
图8示出了半导体封装10C，该半导体封装10C在两个第一半导体芯片100的左侧和右侧上包括八(8)个第二半导体芯片200和两(2)个第三半导体芯片300。
虚设焊盘(DP_C)可以在第一半导体芯片100、第二半导体芯片200和第三半导体芯片300与封装衬底400之间。如平面图所示，虚设焊盘(DP_C)可以与第一半导体芯片100、第二半导体芯片200和第三半导体芯片300中的每一个的一部分重叠。在此，作为虚设焊盘(DP_C)的一部分的一个虚设焊盘(DP_C1)可以与三(3)个半导体芯片重叠。另外，作为虚设焊盘(DP_C)的另一部分的另一虚设焊盘(DP_C2)可以与五(5)个半导体芯片重叠。也就是说，可以将有效地具有不同尺寸的虚设焊盘(DP_C)包括在半导体封装10C中。
作为虚设焊盘(DP_C)的一部分的虚设焊盘(DP_C1)的顶表面可以与第一半导体芯片100的一侧重叠，并且与第二半导体芯片200和第三半导体芯片300中的每一个半导体芯片的一个边缘重叠。因此，虚设焊盘(DP_C1)的整个顶表面可以由模制构件500覆盖，并且模制构件500可以从虚设焊盘(DP_C1)的顶表面以T形状延伸。也就是说，一个虚设焊盘(DP_C1)可以与三(3)个半导体芯片重叠。
作为虚设焊盘(DP_C)的另一部分的虚设焊盘(DP_C2)的顶表面可以与第三半导体芯片300的一侧重叠并且与第一半导体芯片100和第二半导体芯片200中的每一个半导体芯片的一个边缘重叠。因此，虚设焊盘(DP_C2)的整个顶表面可以由模制构件500覆盖，并且模制构件500可以从虚设焊盘(DP_C2)的顶表面以三重T形状延伸。也就是说，另一个虚设焊盘(DP_C2)可以与五(5)个半导体芯片重叠。
前述示例仅代表根据本发明构思的实施例的受益于包括一个或多个虚设焊盘的许多半导体芯片布置。在这方面，根据设计变化，虚没焊盘可以具有各种形状和尺寸。
图9至图14是根据本发明构思的实施例的沿图1的线X-X’截取的相应的截面图。
包括在图9至图14的半导体封装20、30、40、50、60和70中的相应组件以及包括在组件中的材料可以与以上参考图2的半导体封装10描述的那些组件基本上相同。因此，将仅主要描述半导体封装20、30、40、50和60中的每一个与图2的半导体封装10之间的差异。尽管在图9至图14的实施例中未示出图1的第三半导体芯片300，但是根据上述发明构思，各种半导体封装20、30、40、50和60可以包括一个或多个第三半导体芯片300。
图9示出了半导体封装20，该半导体封装20包括第一半导体芯片100、第二半导体芯片200、封装衬底400、模制构件500、底部填充物510和虚设焊盘DP。
在此，底部填充物510可以形成在封装衬底400与第一半导体芯片100和第二半导体芯片200之间。在将第一连接构件130和第二连接构件230电连接到第一半导体芯片100和第二半导体芯片200的工艺中，可以在封装衬底400与第一半导体芯片100和第二半导体芯片200之间形成间隙。因为间隙可能引起第一半导体芯片100和第二半导体芯片200与封装衬底400之间的连接可靠性的问题，所以可以注入底部填充物510以增强第一半导体芯片100和第二半导体芯片200与封装衬底400之间的连接。在一些情况下，可以使用MUF工艺代替底部填充物510。
虚设焊盘DP的顶表面和侧表面的一部分可以由底部填充物510覆盖，并且虚设焊盘DP的顶表面的其余部分可以由模制构件500覆盖。也就是说，虚设焊盘DP可以由包括三种不同种类的绝缘材料的绝缘构件460、模制构件500和底部填充物510完全围绕。
虚设焊盘DP的整个顶表面可以由模制构件500和底部填充物510覆盖，并且模制构件500可以从虚设焊盘DP的顶表面以T形状延伸。
虚设焊盘DP可以位于第一半导体芯片100和第二半导体芯片200与封装衬底400之间的空的空间中。从图9可以看出，第一半导体衬底110和第二半导体衬底210可以通过第一连接构件130和第二连接构件230在第三方向(例如，Z方向)上与封装衬底400间隔开。虚设焊盘DP可以布置在所得的空的空间中。因此，虚设焊盘DP的厚度DP_T可以小于将第一连接构件130和第二连接构件230与虚设焊盘DP的顶表面分离的距离。在这方面，虚设焊盘DP的厚度DP_T可以小于底部填充物510的厚度，并且虚设焊盘DP的顶表面可以处于低于底部填充物510的顶表面的水平处。
图10示出了半导体封装30，该半导体封装30包括第一半导体芯片100、堆叠的第二半导体芯片200A、封装衬底400、模制构件500和虚设焊盘DP。
在此，第一半导体芯片100可以包括单个逻辑芯片并且可以被实现为例如微处理器、图形处理器、信号处理器、网络处理器、芯片集、音频编解码器、视频编解码器、应用处理器或SoC，而不限于此。
堆叠的第二半导体芯片200A可以包括存储器芯片的集合，所述存储器芯片的集合包括能够彼此合并数据的多个切片(例如，201、202、203和204)。包括在堆叠的第二半导体芯片200A中的切片201、202和203可以包括具有彼此相对的有源表面和无源表面的半导体衬底210、上连接焊盘225、以及穿过半导体衬底210形成的硅通孔(TSV)240。在另一种情况下，最上面的切片(例如，切片204)可以不包括上连接焊盘225和TSV 240。
包括在第二半导体芯片200A中的切片(例如，201、202、203和204)的数量可以根据半导体封装30的目的而变化。也就是说，包括在第二半导体芯片200A中的切片(例如201、202、203和204)的数量不限于图10所示的数量。
包括在堆叠的第二半导体芯片200A中的切片201、202、203和204可以通过连接构件230和设置在连接构件230周围的粘合膜(AF)堆叠在彼此上(并彼此粘附)。粘合膜AF可以是管芯附接膜。管芯附接膜可以划分为无机粘合剂和聚合物粘合剂。备选地，可以使用通过混合无机粘合剂和聚合物粘合剂制备的混合型。
图11示出了半导体封装40，该半导体封装40包括第一半导体芯片100、双(上/下)第二半导体芯片200B、封装衬底400、模制构件500和虚设焊盘DP。
第一半导体芯片100可以包括单个逻辑芯片并且可以被实现为例如微处理器、图形处理器、信号处理器、网络处理器、芯片集、音频编解码器、视频编解码器、应用处理器或SoC，而不限于此。
双第二半导体芯片200B可以包括存储器芯片的集合，所述存储器芯片的集合包括能够彼此合并数据的多个切片(例如，下切片201和上切片202)。包括在第二半导体芯片200B中的下切片201可以包括具有彼此相对的有源表面和无源表面的半导体衬底210、上连接焊盘225、以及穿过半导体衬底210形成的TSV 240。在另一种情况下，上切片202可以不包括上连接焊盘225和TSV 240。
可以堆叠第二半导体芯片200B中包括的下切片201和上切片202，并通过使用直接键合技术将下切片201和上切片202彼此电连接。也就是说，可以在下切片201与上切片202之间省略连接构件230，并且下切片201的上连接焊盘225和上切片202的连接焊盘220可以直接键合并彼此电连接。
图12示出了半导体封装50，该半导体封装50包括第一半导体芯片190、第二半导体芯片200、模制构件500、重分布结构600和虚设焊盘DP。
在此，第一半导体芯片100和第二半导体芯片200以及虚设焊盘DP可以设置在重分布结构600上。也就是说，图2的封装衬底400可以由重分布结构600代替。
重分布结构600的顶表面可以是水平平面的。重分布结构600可以包括上电极焊盘620以及两个重分布导电层630和640，所述两个重分布导电层630和640形成在重分布绝缘层610处。然而，本发明构思不限于此，并且重分布结构600可以包括与两个重分布导电层630和640相比可变数量的重分布导电层。
重分布导电层630和640可以包括一种或多种导电材料，例如铜(Cu)、镍(Ni)、金(Au)、铬(Cr)、钛(Ti)、钯(Pd)或其合金。在一些实施例中，可以使用电镀工艺来形成重分布导电层630和640。
重分布导电层630和640可以包括重分布过孔631和641以及分别与重分布过孔631和641接触的重分布线633。重分布线633可以沿水平的平面表面布置，并且重分布线633可以竖直地布置在多个层中。
重分布导电层630和640可以将外部连接端子650电连接到第一半导体芯片100和第二半导体芯片200。此外，重分布绝缘层610可以包括重分布导电层630和640周围的绝缘保护层。重分布绝缘层610可以包括聚合物、苯并环丁烯(BCB)或树脂。当需要时，重分布绝缘层610可以包括聚酰亚胺。然而，包括在重分布绝缘层610中的材料不限于此。例如，重分布绝缘层610可以包括氧化硅、氮化硅或氮氧化硅。
重分布绝缘层610可以暴露下电极焊盘643的底表面。绝缘构件660可以形成在重分布绝缘层610的顶部上，并且虚设焊盘PB可以位于绝缘构件660上。
下电极焊盘643可以通过重分布结构600电连接到第一半导体芯片100和第二半导体芯片200的各个单元元件，因此第一半导体芯片100和第二半导体芯片200的电路单元可以电连接到外部连接端子650。也就是说，下电极焊盘643也可以被称为凸块下金属(UBM)。
外部连接端子650可以通过下电极焊盘643电连接到重分布结构600。另外，半导体封装50可以通过外部连接端子650电连接电子产品的模块衬底或系统板并安装在电子产品的模块衬底或系统板上。
图13示出了半导体封装60，该半导体封装60包括：第一子封装SP1(其包括第一半导体芯片100和第二半导体芯片200)、第二子封装SP2(其包括第四半导体芯片100S和第五半导体芯片200S)、封装衬底400和400S、模制构件500和500S、以及虚设焊盘DP。
根据本发明构思的实施例，诸如SiP和堆叠封装(PoP)结构的配置可以同时应用于根据半导体封装60的半导体封装。
也就是说，可以通过使用封装间连接结构(未示出)将包括第一半导体芯片100和第二半导体芯片200在内的第一子封装SP1连接到包括第四半导体芯片100S和第五半导体芯片200S在内的第二子封装SP2，以构成一个半导体封装60。
第一子封装SP1可以与上述半导体封装(参考图2中的10)基本相同。第二子封装SP2可以包括第四半导体芯片100S和第五半导体芯片200S、位于第四半导体芯片100S和第五半导体芯片200S下方的封装衬底400S、以及被配置为保护第四半导体芯片100S和第五半导体芯片500S免受外部影响(例如，污染和冲击)的模制构件500S。
在半导体封装60中，第一子封装SP1的特性可以与第二子封装SP2的特性基本相同。
图14示出了半导体封装70，该半导体封装70包括：第一子封装SP1(其包括第一半导体芯片100和第二半导体芯片200)、第二子封装SP2(其包括第四半导体芯片100S和第五半导体芯片200S)、模制构件500和500S、重分布结构600和600S、以及虚设焊盘DP。
根据实施例，诸如SiP结构和PoP结构等的配置可以同时应用于根据半导体封装70的半导体封装。
也就是说，可以通过使用封装间连接结构(未示出)将包括第一半导体芯片100和第二半导体芯片200在内的第一子封装SP1连接到包括第四半导体芯片100S和第五半导体芯片200S在内的第二子封装SP2，以构成一个半导体封装60。
第一子封装SP1可以与上述半导体封装(参考图12中的50)基本相同。第二子封装SP2可以包括第四半导体芯片100S和第五半导体芯片200S、位于第四半导体芯片100S和第五半导体芯片200S下方的重分布结构600S、以及被配置为保护第四半导体芯片100S和第五半导体芯片200S免受外部影响(例如，污染和冲击)的模制构件500S。
在根据实施例的半导体封装60中，第一子封装SP1的特性可以与第二子封装SP2的特性基本相同。
图15是示出了根据本发明构思的实施例的半导体封装1000的框图。
参考图15，半导体封装1000可以包括微处理单元(MPU)1010、存储器1020、接口1030、图形处理单元(GPU)1040、功能块1050、以及被配置为将MPU 1010、存储器1020、接口1030、GPU 1040和功能块1050彼此连接的系统总线1060。半导体封装1000可以包括MPU1010和GPU 1040中的至少一个。
MPU 1010可以包括核和高速缓存。例如，MPU 1010可以包括多核。多核中的各个核可以具有相同的性能或不同的性能。另外，多核中的各个核可以在相同的时间点或在不同的时间点被激活。
存储器1020可以经由MPU 1010的控制存储功能块1050的处理结果。接口1030可以向外部设备发送信息或信号或从外部设备接收信息或信号。GPU 1040可以执行图形功能。例如，GPU 1040可以执行视频编解码操作或者处理3D图形。功能块1050可以执行各种功能。例如，当半导体封装1000是用于移动设备的应用处理器时，功能块1050中的一些功能块1050可以执行通信功能。
半导体封装1000可以包括以上参考图1至图14描述的半导体封装10、10A、10B、10C、20、30、40、50、60和70中的任何一个。
尽管已经参考本发明构思的实施例具体示出和描述了本发明构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体封装，包括：
封装衬底；
所述封装衬底上的第一半导体芯片、第二半导体芯片和第三半导体芯片；以及
虚设焊盘，横向设置在所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片之间，以与所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片的至少一部分重叠，
其中，所述虚设焊盘设置在所述封装衬底上并且在所述封装衬底与所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片之间的空间中。
2.根据权利要求1所述的半导体封装，还包括：
模制构件，填充所述封装衬底与所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片之间的空间，以覆盖所述虚设焊盘的顶表面。
3.根据权利要求2所述的半导体封装，其中，所述模制构件从所述虚设焊盘的所述顶表面以T形状延伸。
4.根据权利要求1所述的半导体封装，还包括：
底部填充物，填充所述封装衬底与所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片之间的空间，覆盖所述虚设焊盘的顶表面的一部分，并且覆盖所述虚设焊盘的侧表面；以及
模制构件，覆盖所述虚设焊盘的所述顶表面的另一部分。
5.根据权利要求1所述的半导体封装，其中，所述第二半导体芯片和所述第三半导体芯片沿所述第一半导体芯片的一侧并行地布置，
所述虚设焊盘的横向宽度大于所述第一半导体芯片与所述第二半导体芯片和所述第三半导体芯片中的任一个之间的分离距离，并且
所述虚设焊盘的纵向宽度大于所述第二半导体芯片与所述第三半导体芯片之间的分离距离。
6.根据权利要求5所述的半导体封装，其中，所述虚设焊盘与所述第一半导体芯片的所述一侧重叠，与所述第二半导体芯片的与所述第一半导体芯片的所述一侧相对的一个边缘重叠，并且与所述第三半导体芯片的与所述第一半导体芯片的所述一侧相对的一个边缘重叠。
7.根据权利要求1所述的半导体封装，还包括：
绝缘膜，包括设置在所述封装衬底与所述虚设焊盘之间的氧化硅和氮化硅中的至少一种。
8.根据权利要求1所述的半导体封装，其中，所述封装衬底包括插入物，所述插入物被配置为提供与所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片中的至少一个的电连接。
9.根据权利要求1所述的半导体封装，其中，所述虚设焊盘包括导电金属材料，并且所述虚设焊盘与所述封装衬底、所述第一半导体芯片、所述第二半导体芯片和所述第三半导体芯片电隔离。
10.根据权利要求9所述的半导体封装，其中，所述虚设焊盘具有平板形状、条带形状和矩阵形状中的至少一种。
11.一种半导体封装，包括：
重分布结构；
所述重分布结构上的至少三个半导体芯片；
虚设焊盘，在所述重分布结构与所述至少三个半导体芯片之间；以及
模制构件，填充所述至少三个半导体芯片之间的空间，使得所述虚设焊盘与所述至少三个半导体芯片中的每一个半导体芯片的至少一部分重叠，并且所述模制构件覆盖所述虚设焊盘的顶表面的至少一部分。
12.根据权利要求11所述的半导体封装，其中，所述虚设焊盘的宽度大于所述至少三个半导体芯片中的任两个半导体芯片之间的分离距离。
13.根据权利要求11所述的半导体封装，其中，所述至少三个半导体芯片中的每一个半导体芯片的底表面接触所述模制构件，并且
所述虚设焊盘的底表面接触绝缘膜，所述绝缘膜形成在所述重分布结构上并且包括氧化硅和氮化硅中的至少一种。
14.根据权利要求11所述的半导体封装，其中，所述虚设焊盘被电隔离。
15.根据权利要求11所述的半导体封装，其中，所述至少三个半导体芯片之一具有包括多个切片在内的堆叠结构，并且
所述至少三个半导体芯片中的另一个半导体芯片具有单层结构。
16.一种半导体封装，包括：
插入物；
半导体芯片，包括相邻地设置在所述插入物上的存储器芯片、逻辑芯片和虚设芯片；
虚设焊盘，设置在所述插入物上并且设置在所述插入物与所述半导体芯片之间，其中，所述虚设焊盘包括金属材料；
模制构件，覆盖所述半导体芯片的底表面和侧表面，其中，所述模制构件覆盖所述虚设焊盘的顶表面和侧表面；以及
焊料凸块，粘附到所述插入物的底表面，
其中，所述虚没焊盘与所述半导体芯片中的每一个半导体芯片的至少一部分重叠。
17.根据权利要求16所述的半导体封装，其中，所述虚设焊盘与所述逻辑芯片的一侧重叠，并且与所述存储器芯片和所述虚设芯片中的每一个芯片的边缘重叠。
18.根据权利要求17所述的半导体封装，其中，所述虚设焊盘与所述逻辑芯片重叠的第一平面区域大于所述虚设焊盘与所述存储器芯片重叠的第二平面区域和所述虚设焊盘与所述虚设芯片重叠的第三平面区域中的每一个平面区域。
19.根据权利要求16所述的半导体封装，其中，所述存储器芯片是高带宽存储器芯片，并且是包括多个切片的堆叠结构。
20.根据权利要求16所述的半导体封装，其中，所述虚设焊盘的宽度大于使所述半导体芯片分离的最大距离。
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