KR20160023481A - 칩 적층 반도체 패키지 - Google Patents

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    • H01L2224/13117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/13124—Aluminium [Al] as principal constituent
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/1401—Structure
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    • H01L2224/141—Disposition
    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
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    • H01L2224/14104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/1411—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the bump connectors being bonded to at least one common bonding area
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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Abstract

본 발명의 기술적 사상의 칩 적층 반도체 패키지는 복수개의 제1 유효 범프 패드들 및 복수개의 제1 더미 범프 패드들을 포함하는 제1 칩과, 상기 제1 칩 상에 적층되고, 상기 제1 유효 범프 패드들과 각각 전기적으로 연결된 복수개의 유효 범프들 및 상기 복수개의 제1 더미 범프 패드들과 연결된 복수개의 브릿지 더미 범프들을 포함하는 제2 칩과, 상기 제1 칩 및 제2 칩을 밀봉하는 밀봉재를 포함한다.

Description

칩 적층 반도체 패키지{Chip stacked semiconductor package}
본 발명의 기술적 사상은 반도체 패키지에 관한 것으로서, 보다 상세하게는 칩이 복수개 적층된 칩 적층 반도체 패키지에 관한 것이다.
반도체 산업은 소형화, 다기능화 및 고용량화된 높은 신뢰성을 갖는 반도체 소자를 저렴하게 제조하는 것이다. 이와 같은 복합적인 목표를 달성 가능하게 하는 중요한 기술중의 하나가 반도체 패키지 기술이다. 패키지 기술 중에서 앞서 설명한 같은 복합적인 목표를 달성하는 위한 방법으로, 칩들을 복수개 적층하는 칩 적층 반도체 패키지가 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 칩들을 적층하여 소형화, 다기능화 및 고용량화를 가질 수 있는 칩 적층 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상의 칩 적층 반도체 패키지는 복수개의 제1 유효 범프 패드들 및 복수개의 제1 더미 범프 패드들을 포함하는 제1 칩과, 상기 제1 칩 상에 적층되고, 상기 제1 유효 범프 패드들과 각각 전기적으로 연결된 복수개의 유효 범프들 및 상기 복수개의 제1 더미 범프 패드들과 연결된 복수개의 브릿지 더미 범프들을 포함하는 제2 칩과, 상기 제1 칩 및 제2 칩을 밀봉하는 밀봉재를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 칩은 제1 칩 바디를 포함하고, 상기 제1 칩 바디의 상면에 상기 제1 유효 범프 패드들이 형성되고, 상기 제1 칩 바디에는 상기 제1 유효 패드들과 각각 전기적으로 연결된 복수개의 제1 유효 관통 실리콘 비아들이 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 칩 바디의 상면에 상기 제1 더미 범프 패드들이 형성되고, 상기 제1 칩 바디에는 상기 제1 더미 범프 패드들과 각각 연결된 복수개의 제1 더미 관통 실리콘 비아들이 형성되어 있을 수 있다. 상기 제1 칩 바디의 하면에 상기 제1 유효 범프 패드들 및 제1 유효 관통 실리콘 비아들과 전기적으로 연결된 복수개의 연결 부재들이 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 칩은 제2 칩 바디를 포함하고, 상기 제2 칩 바디의 하면에 상기 유효 범프들과 각각 전기적으로 연결된 복수개의 제2 유효 범프 패드들이 형성되어 있을 수 있다. 상기 제2 칩 바디의 하면에 상기 제1 브릿지 더미 범프들과 연결된 복수개의 제2 더미 범프 패드들이 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 칩 바디의 하면에 상기 제2 유효 범프 패드들이 형성되고, 상기 제2 칩 바디에는 상기 제2 유효 범프 패드들과 각각 연결된 복수개의 제2 유효 관통 실리콘 비아들이 형성되어 있을 수 있다. 상기 제2 칩 바디에는 제2 더미 범프 패드들과 각각 연결된 복수개의 제2 더미 관통 실리콘 비아들이 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미 범프 패드들 및 제2 더미 범프 패드들의 피치는 상기 제1 유효 범프 패드들 및 제2 유효 범프 패드들의 피치보다 작게 구성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 브릿지 더미 범프들은 서로 떨어져서 상기 복수개의 제1 더미 범프 패드들과 연결되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 밀봉재는 상기 제1 칩 및 제2 칩 사이를 채우거나 상기 제2 칩의 양측벽에 형성된 언더필을 포함할 수 있다. 상기 밀봉재는 제1 칩 및 제2 칩 사이를 채우고, 상기 제1 칩 및 제2 칩의 양측벽이나 전체를 둘러싸는 몰딩재를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 밀봉재는 상기 제1 칩 및 제2 칩 사이를 채우고 상기 제1 칩의 양측벽에 형성된 언더필, 및 상기 언더필의 외측과 상기 제1 칩 및 제2 칩의 양측벽이나 전체를 둘러싸는 몰딩재를 포함할 수 있다.
본 발명의 기술적 사상의 칩 적층 반도체 패키지는 복수개의 제1 유효 범프 패드들을 구비한 제1 유효 연결부 및 상기 제1 유효 연결부와 떨어져 위치하고 복수개의 제1 더미 범프 패드들을 구비한 제1 더미 연결부를 포함하는 제1 칩과, 상기 제1 칩 상에 적층되고, 상기 제1 유효 범프 패드들과 각각 전기적으로 연결된 복수개의 제1 유효 범프들을 구비한 제2 유효 연결부 및 상기 제2 유효 연결부와 떨어져 위치하고 상기 복수개의 제1 더미 범프 패드들과 연결된 복수개의 제1 브릿지 더미 범프들을 구비하는 제2 더미 연결부를 포함하는 제2 칩과, 상기 제1 칩 및 제2 칩을 밀봉하는 밀봉재를 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 칩은 상기 제1 유효 연결부와 떨어져 위치하고 복수개의 제3 유효 범프 패드들을 구비한 제3 유효 연결부를 포함하고, 상기 제2 칩은 상기 제2 유효 연결부와 떨어져 위치하고 상기 제3 유효 범프 패드들과 전기적으로 연결된 복수개의 제2 유효 범프를 구비한 제4 유효 연결부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 칩은 상기 제1 더미 연결부와 떨어져 위치하고 복수개의 제3 더미 범프 패드들을 구비한 제3 더미 연결부를 포함하고, 상기 제2 칩은 상기 제2 더미 연결부와 떨어져 위치하고 상기 복수개의 제3 더미 범프 패드들과 연결된 복수개의 제2 브릿지 더미 범프들을 구비한 제4 더미 연결부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 칩 및 제2 칩은 각각 제1 칩 바디 및 제2 칩 바디를 포함하고, 상기 제1 유효 연결부 및 제3 유효 연결부는 상기 제1 칩 바디의 중앙부에 배치되어 있고, 상기 제2 유효 연결부 및 제4 유효 연결부는 상기 제2 칩 바디의 중앙부에 배치되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미 연결부 및 제3 더미 연결부는 상기 제1 칩 바디의 모서리부에 배치되어 있고, 상기 제2 더미 연결부 및 제4 더미 연결부는 상기 제2 칩 바디의 모서리부에 배치되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 칩 및 제2 칩은 각각 제1 칩 바디 및 제2 칩 바디를 포함하고, 상기 제1 유효 연결부 및 제3 유효 연결부는 상기 제1 칩 바디의 모서리부에 배치되어 있고, 상기 제2 유효 연결부 및 제4 유효 연결부는 상기 제2 칩 바디의 모서리부에 배치되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 더미 연결부 및 제3 더미 연결부는 상기 제1 칩 바디의 중앙부에 배치되어 있고, 상기 제2 더미 연결부 및 제4 더미 연결부는 상기 제2 칩 바디의 중앙부에 배치되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 칩은 제1 칩 바디를 포함하고, 상기 제1 칩 바디에는 상기 제1 유효 범프 패드들과 각각 연결된 복수개의 관통 실리콘 비아들이 형성되어 있고, 상기 제1 칩 바디의 하면에 상기 제1 유효 범프 패드들 및 유효 관통 실리콘 비아들과 전기적으로 연결된 복수개의 연결 부재들이 형성되어 있을 수 있다.
본 발명의 일 실시예에 있어서, 상기 밀봉재는 상기 제1 칩 및 제2 칩 사이를 채우는 언더필 또는 몰딩재를 포함할 수 있다.
또한, 본 발명의 기술적 사상의 칩 적층 반도체 패키지는 복수개의 제1 유효 범프 패드들, 복수개의 제1 더미 범프 패드들. 및 상기 제1 유효 패드들과 전기적으로 연결된 복수개의 제1 관통 실리콘 비아들, 상기 제1 관통 실리콘 비아와 연결된 제1 연결 부재를 포함하는 제1 칩과, 상기 제1 칩 상에 적층되고, 상기 제1 유효 범프 패드들과 각각 전기적으로 연결되도록 복수개의 유효 범프들과 유효 범프 패드들로 구성된 제2 연결 부재, 및 상기 복수개의 제1 더미 범프 패드들과 연결된 복수개의 브릿지 더미 범프들을 포함하는 제2 칩과, 상기 제1 칩 및 제2 칩을 밀봉하는 제1 밀봉재와, 상기 제1 칩 및 제2 칩이 상기 제1 연결 부재를 통해 실장되는 메인 칩을 포함한다.
본 발명의 일 실시예에 있어서, 상기 제1 칩 및 제2 칩의 사이즈는 동일하며, 상기 메인 칩의 사이즈는 상기 제1 칩 및 제2 칩보다 클 수 있다. 상기 제1 칩 및 제2 칩은 메모리 칩이고, 상기 메인 칩은 로직 칩일 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 밀봉재는 제1 칩 및 제2 칩 사이를 채우거나 상기 제1 칩의 양측벽에 형성된 언더필 및 상기 언더필의 외측에 형성된 몰딩재를 포함할 수 있다. 상기 메인 칩과 상기 제1 칩 사이에는 언더필이 채워져 있을 수 있다. 상기 제1 밀봉재의 하면이 상기 메인 칩의 외곽 부분 상에 접합될 수 있다.
본 발명의 일 실시예에 있어서, 상기 메인 칩 하면에는 제3 연결 부재가 형성되어 있고, 상기 제1 칩, 제2 칩 및 상기 메인 칩이 상기 제3 연결 부재를 통해 실장되는 보드 기판을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 메인 칩에는 복수개의 제2 관통 실리콘 비아들이 형성되어 있고, 상기 제1 연결 부재는 상기 제2 관통 실리콘 비아와 전기적으로 연결되며, 상기 제3 연결 부재는 제2 관통 실리콘 비아와 전기적으로 연결될 수 있다. 상기 제1 밀봉재 및 상기 메인 칩을 둘러싸는 제2 밀봉재를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 보드 기판과 상기 메인 칩의 연결 부분을 채우는 언더필을 더 포함할 수 있다.
본 발명의 기술적 사상의 칩 적층 반도체 패키지는 유효 범프 패드들 및 더미 범프 패드들을 구비하는 제1 칩과, 제1 칩 상에 적층되고 상기 유효 범프 패드들과 각각 전기적으로 연결된 복수개의 유효 범프들 및 상기 복수개의 더미 범프 패드들과 연결된 브릿지 더미 범프들을 구비하는 제2 칩을 포함한다.
이에 따라, 본 발명의 칩 적층 반도체 패키지는 브릿지 더미 범프들을 이용하여 제1 칩의 유효 범프 패드들과 제2 칩의 유효 범프들간의 전기적 연결을 보다 더 효과적으로 할 수 있다.
본 발명의 기술적 사상의 칩 적층 반도체 패키지의 제조 방법은 유효 범프 패드들 및 더미 범프 패드를 구비하는 제1 칩을 준비하는 단계와, 열 압착 공정을 통해 제1 칩의 상기 유효 범프 패드들 상에 제2 칩의 유효 범프들을 적층 및 연결함과 아울러 상기 제1 칩의 복수개의 더미 범프 패드들 상에 브릿지 더미 범프들을 적층 및 연결하는 단계와, 상기 유효 범프들 및 브릿지 더미 범프들을 리플로우(reflow)하여 상기 유효 범프 패드들과 각각 전기적으로 연결된 복수개의 유효 범프들, 및 상기 제1 칩의 복수개의 더미 범프 패드들과 물리적으로 연결된 브릿지 더미 범프들을 일체화시키는 단계를 포함한다.
이에 따라, 본 발명의 기술적 사상의 칩 적층 반도체 패키지의 제조 방법은 브릿지 더미 범프들을 이용하여 열압착 공정 및 리플로우 공정을 수행함으로 칩 워피지 없이 제1 칩 상에 제2 칩을 적층함과 아울러 제1 칩의 유효 범프 패드들과 제2 칩의 유효 범프들간의 전기적 연결을 보다 더 효과적으로 할 수 있다.
도 1 내지 도 13은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도들이다.
도 14 및 도 15는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 유효 연결부의 요부 단면도이다.
도 16 내지 도 19는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 패키지에 이용되는 단위 칩을 도시한 평면도들이다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 적층칩을 도시한 사시도이다.
도 21 및 도 22는 도 20의 범프 패드와 범프들간의 적층 및 연결 관계를 도시한 단면도이다.
도 23 내지 31은 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지 제조방법을 설명하기 위한 요부 단면도들이다.
도 32 내지 42는 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지 제조방법을 설명하기 위한 요부 단면도들이다.
도 43 내지 46은 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지에 대한 단면도들이다.
도 47 내지 49는 본 발명의 일부 실시예들에 따른 칩 적층 반도체 패키지에 대한 요부 단면도들이다.
도 50은 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
도 51은 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
도 52는 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 이하 실시예들은 하나 또는 복수개를 조합하여 구성할 수도 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1000)는 제1 칩(100), 제1 칩(100) 상에 적층된 제2 칩(200), 제1 칩(100) 및 제2 칩(200)을 밀봉하는 밀봉재(330)를 포함할 수 있다. 칩 적층 반도체 패키지(1000)는 제2 칩(200)의 양단부가 제1 칩(100)의 모서리와 수직적으로 일치되는 구조를 가질 수 있다.
제1 칩(100) 및 제2 칩(200)은 유효 연결부(A, real connection portion) 및 더미 연결부(D, dummy connection portion)를 포함할 수 있다. 유효 연결부(A)는 제1 칩(100) 및 제2 칩(200)이 유효 관통 실리콘 비아(170, Real Through Silicon Via) 및 연결 부재(140, 240)를 통하여 외부 소자(미도시)와 전기적으로 연결되는 부분일 수 있다. 이하에서 유효 연결부는 외부 소자와 전기적으로 연결되는 부분을 통칭한다.
더미 연결부(D)는 제1 칩(100) 및 제2 칩(200)을 브릿지 더미 범프(252)로 물리적으로 연결하고, 제1 칩(100) 및 제2 칩(200)이 외부 소자와 전기적으로 연결되지 않는 부분일 수 있다. 이하에서 더미 연결부는 외부 소자와 전기적으로 연결되지 않는 부분을 통칭한다. 제1 칩(100)의 유효 연결부(A) 및 더미 연결부(D)는 각각 A1 및 D1로 표시할 수 있고, 제2 칩(200)의 유효 연결부(A) 및 더미 연결부(D)는 각각 A2 및 D2로 표시할 수 있다.
제1 칩(100)은 제1 칩 바디(110), 제1 하부 절연층(120), 제1 유효 관통 실리콘 비아(130, Real Through Silicon Via), 제1 연결 부재(140), 보호층(160), 제1 유효 범프 패드(170) 및 제1 더미 범프 패드(172)를 포함할 수 있다. 제1 유효 범프 패드(170)는 복수개 구비될 수 있다. 제1 더미 범프 패드(172)는 복수개 구비될 수 있다. 이하에서, 제1 유효 범프 패드(170) 및 제1 더미 범프 패드(172)를 단수로 표현하더라도 복수의 개념을 포함할 수 있다.
제1 칩 바디(110)는 실리콘 기판(미도시) 상에 형성된 집적 회로층 및 상기 집적 회로층을 덮는 층간 절연층(미도시)을 포함할 수 있다. 제1 하부 절연층(120)은 제1 칩 바디(110)의 하부측에 형성되는 금속간 절연층(122, inter-metallic insulating layer) 및 패시베이션층(124, passivation layer)을 포함할 수 있다. 금속간 절연층(122) 내부에는 다층 배선 패턴(미도시)이 형성될 수 있다.
제1 칩 바디(110)의 상면에 제1 유효 범프 패드(170)가 형성될 수 있다. 제1 유효 관통 실리콘 비아(130)는 유효 연결부(A1)의 제1 칩 바디(110)를 관통하여 제1 하부 절연층(120) 내의 다층 배선 패턴에 연결될 수 있다. 제1 연결 부재(140)는 제1 칩 바디(110)의 하면에 외부 소자와 전기적 및/또는 물리적으로 연결되는 외부 범프 패드(142) 및 외부 범프(144)를 포함할 수 있다. 외부 범프 패드(142) 및 외부 범프(144)는 범프 패드 및 범프로 명명될 수 있다.
외부 범프 패드(142)는 패시베이션층(124) 상에 도전성 물질로 형성되며, 제1 하부 절연층(120) 내의 다층 배선 패턴과 전기적으로 연결될 수 있다. 그에 따라, 외부 범프 패드(142)는 다층 배선 패턴을 통해 제1 유효 관통 실리콘 비아(130)에 전기적으로 연결될 수 있다. 다시 말해, 제1 유효 관통 실리콘 비아(130)는 제1 연결 부재(140)와 전기적으로 연결될 수 있다.
외부 범프 패드(142) 상에는 UBM(Under Bump Metal, 미도시)이 형성될 수 있다. 외부 범프 패드(142)는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 외부 범프 패드(142)가 상기 재질이나 방법에 한정되는 것은 아니다.
외부 범프(144)는 외부 범프 패드(142) 상에 형성될 수 있다. 외부 범프(144)는 도전성 재질 예컨대, 구리(Cu), 알루미늄(Al), 금(Au), 솔더 등으로 형성될 수 있다. 그러나 외부 범프(144)의 재질이 그에 한정되는 것은 아니다. 외부 범프(144)가 솔더로 형성되는 경우 솔더 범프라고 부르기도 한다.
보호층(160)은 유효 연결부(A1)의 제1 칩 바디(110) 상면 측에 절연성 물질로 형성되어 상기 제1 칩 바디(110)를 외부로부터 보호할 수 있다. 보호층(160)은 산화막 또는 질화막으로 형성될 수 있고, 또는 산화막과 질화막의 이중층으로 형성될 수 있다. 또한, 보호층(160)은 고밀도 플라즈마 화학기상 증착(HDP-CVD) 공정을 이용하여 산화막, 예컨대 실리콘 산화막(SiO2)으로 형성할 수 있다. 필요에 따라서, 보호층(160)은 제2 칩(100)의 더미 연결부(D1)의 제1 칩 바디(110) 상면 측에도 형성될 수 있다.
제1 유효 범프 패드(170)는 제1 유효 관통 실리콘 비아(130)와 전기적으로 연결될 수 있다. 제1 유효 범프 패드(170)는 앞서 외부 범프 패드(142)와 같이 알루미늄이나 구리 등으로 형성될 수 있다. 제1 더미 범프 패드(172)는 제1 칩 바디(110) 상에 형성될 수 있다. 제1 더미 범프 패드(172)는 제1 연결 부재(144)를 구성하는 외부 범프 패드(142)와 전기적으로 연결되지 않을 수 있다. 제1 더미 범프 패드(172)는 앞서 외부 범프 패드(142)와 같이 알루미늄이나 구리 등으로 형성될 수 있다.
제2 칩(200)은 제2 칩 바디(210), 제2 하부 절연층(220), 제2 연결 부재(240), 제2 더미 범프 패드(250) 및 브릿지 더미 범프(252)를 포함할 수 있다. 제2 칩 바디(210)는 제1 칩(100)과 마찬가지로 실리콘 기판 상에 형성된 집적 회로층 및 상기 집적 회로층을 덮는 층간 절연층(미도시)을 포함할 수 있다. 제2 칩 바디(210)의 상면은 외부로 노출될 수 있다. 제2 칩 바디(210)의 상면은 집적 회로층이 형성되는 실리콘 기판의 배면일 수 있다.
제2 하부 절연층(220)은 제2 칩 바디(210) 하부로 형성되고, 금속간 절연층(222) 및 패시베이션층(224)을 포함할 수 있다. 금속간 절연층(222) 내부에는 다층 배선 패턴(미도시)이 형성될 수 있다. 제2 연결 부재(240)는 제2 칩 바디(210)의 하면에 형성되는 제2 유효 범프 패드(242) 및 제1 유효 범프(244)를 포함할 수 있다. 제2 유효 범프 패드(242) 및 제1 유효 범프(244)는 복수개 구비될 수 있다. 이하에서, 제2 유효 범프 패드(242) 및 제1 유효 범프(244)를 단수로 표현하더라도 복수의 개념을 포함할 수 있다.
제2 유효 범프 패드(242)는 패시베이션층(224) 상부 측에 도전성 물질로 형성되며, 제2 하부 절연층(220) 내의 다층 배선 패턴과 전기적으로 연결될 수 있다. 제2 더미 범프 패드(250)는 패시베이션층(224) 상부에 도전성 물질로 형성되며, 제2 하부 절연층(220) 내의 다층 배선 패턴과 전기적으로 연결될 수도 있고, 그렇치 않을 수도 있다.
제2 유효 범프 패드(242) 및 제2 더미 범프 패드(250) 상에는 UBM(Under Bump Metal, 미도시)이 형성될 수 있다. 제2 유효 범프 패드(242) 및 제2 더미 범프 패드(250)는 앞서 제1 연결 부재(140)의 외부 범프 패드(142)와 동일 재질 또는 다른 재질로 형성될 수 있고, 또한 형성 방법도 동일 또는 다르게 형성될 수 있다.
제1 유효 범프(244)는 제2 유효 범프 패드(242) 상에 형성될 수 있다. 제1 유효 범프(244)는 도전성 재질로 형성되며, 제1 연결 부재(140)의 외부 범프(144)와 같이, 구리(Cu), 알루미늄(Al), 금(Au), 솔더(solder) 등으로 형성될 수 있다. 그러나 제1 유효 범프(244)의 재질이 그에 한정되는 것은 아니다. 제2 칩(200)은 제1 칩(100)과 달리 제2 칩 바디(210)를 관통하는 관통 실리콘 비아가 형성되지 않을 수 있다. 제2 칩 바디(210)의 하면에 제1 브릿지 더미 범프(252)가 형성될 수 있다. 제1 브릿지 더미 범프(252)는 제2 더미 범프 패드(250) 상에 형성될 수 있다.
제1 칩(100)의 상면으로 제2 칩(200)이 적층되어 있다. 제1 칩(100)과 제2 칩(200)의 적층 구성에서, 제2 칩(200)의 제2 연결 부재(240), 즉 제1 유효 범프(244)를 제1 칩(100)의 제1 유효 범프 패드(170)와 전기적으로 연결할 수 있다. 그에 따라, 제2 연결 부재(240)를 통해 제2 칩(200)의 다층 배선 패턴이 제1 칩(100)의 제1 유효 관통 실리콘 비아(130)에 전기적으로 연결될 수 있다.
제1 칩(100)과 제2 칩(200)의 적층 구성에서, 제1 브릿지 더미 범프(252)는 복수개의 제1 더미 범프 패드들(172)과 물리적으로 연결될 수 있다. 도 1에서, 제1 브릿지 더미 범프(252)는 2개의 제1 더미 범프 패드들(172)과 물리적으로 연결될 수 있다. 그에 따라, 제1 칩(100)과 제2 칩(200)의 제1 유효 범프 패드(170)와 제1 유효 범프(244)를 전기적으로 연결하기 위한 열 압착 공정 및 리플로우(reflow) 공정에서. 제1 브릿지 더미 범프(252)를 이용하여 제1 칩(100) 및 제2 칩(200)의 휨을 억제함으로써 제1 칩(100) 및 제2 칩(200)을 물리적으로 용이하게 적층할 수 있다.
제2 칩(200)의 제2 연결 부재(240)의 배치는 제1 칩(100)의 제1 유효 범프 패드(170) 및 제1 더미 범프 패드(172)의 배치에 대응하여 위치할 경우 제2 칩(200)을 제1 칩(100) 상에 적층할 수 있다. 제2 칩(200)은 제1 칩(100)과 이종의 칩일 수 있다. 또한, 제2 칩(200)은 제1 칩(100)과 동종의 칩일 수도 있다.
밀봉재(330)는 언더필(320) 및 몰딩재(300)를 포함할 수 있다. 언더필(310)은 제1 칩(100) 및 제2 칩(200)의 연결 부분, 즉 제1 칩(100)의 제1 유효 범프 패드(170) 및 제1 더미 범프 패드(172)와 제2 연결 부재(240)가 연결되는 부분을 채울 수 있다. 언더필(310)은 에폭시 수지와 같은 언더필 수지로 형성될 수 있고, 실리카 필러(filler)나 플럭스(flux) 등이 포함될 수 있다.
몰딩재(300)는 언더필(320)의 외곽으로 형성될 수 있다. 언더필(310)은 외곽으로 형성되는 몰딩재(300)와 다른 재질로 형성될 수 있지만 동일 재료로 형성될 수도 있다. 몰딩재(300)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 몰딩재(300)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 한편, 언더필(310)의 존재로 인해 몰딩재(300)는 제1 칩(100), 제2 칩(200) 및 언더필(310)의 측면을 밀봉할 수 있다.
몰딩재(300)의 상면은 제2 칩(200)의 상면과 동일 수평면을 구성할 수 있다. 그에 따라 제2 칩(200)의 상면은 외부로 노출될 수 있다. 실리콘 기판의 제1 면 상에 집적 회로층이 형성되는 경우, 제2 칩(200)의 상면은 제1 면에 대향하는 실리콘 기판의 제2 면일 수 있다.
본 실시예에서, 제1 칩(100)의 제1 연결 부재(140)가 상기 패시베이션층(124)의 하면으로부터 돌출된 구조를 가지므로, 제1 연결 부재(140)는 패시베이션층(124), 및 몰딩재(300)의 하면이 이루는 상기 동일 수평면으로부터 돌출하여 노출된 구조를 가질 수 있다. 또한, 본 실시예에서, 보호층(160)은 제1 칩(100)의 상면으로만 형성되고, 그에 따라, 보호층(160)은 언더필(310) 및 몰딩재(300)에 의해 밀봉되어 외부로 노출되지 않을 수 있다.
제1 칩(100) 및 제2 칩(200)의 측면은 밀봉재(330)에 의해 밀봉되어 외부로 노출되지 않을 수 있다. 다시 말해, 제1 칩(100) 및 제2 칩(200)의 측면의 실리콘이 외부로 노출되지 않을 수 있다. 제1 칩(100) 및 제2 칩(200) 측면의 실리콘이 노출되지 않을 경우, 제1 칩(100) 및 제2 칩(200)에 가해지는 물질적 손상을 방지할 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 도 2의 칩 적층 반도체 패키지(1000a)는 제1 브릿지 더미 범프(252a) 및 제1 더미 관통 실리콘 비아(190)를 제외하고는 도 1의 칩 적층 반도체 패키지(1000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
본 실시예의 칩 적층 반도체 패키지(1000a)는 제1 칩(100)의 더미 연결부(D1)에 제1 더미 관통 실리콘 비아(190)가 형성될 수 있다. 제1 더미 관통 실리콘 비아(190)는 제1 더미 범프 패드(172)의 하부측에서 제1 더미 범프 패드(172)와 연결될 수 있다. 제1 더미 관통 실리콘 비아(190)는 제1 칩(100)의 휨을 방지하기 위하여 설치될 수 있다.
제1 더미 관통 실리콘 비아(190)는 더미 연결부(D1)의 제1 칩 바디(110)를 관통하나 제1 하부 절연층(120)내의 다층 배선 패턴과는 연결되지 않는다. 제1 더미 관통 실리콘 비아(190)는 제1 연결 부재(140)와 전기적으로 연결되지 않을 수 있다.
도 2의 제1 브릿지 더미 범프(252a)는 4개의 제1 더미 범프 패드들(172)과 물리적으로 연결될 수 있다. 그에 따라, 제1 칩(100)과 제2 칩(200)의 제1 유효 범프 패드(170)와 제1 유효 범프(244)를 전기적으로 연결하기 위한 리플로우 공정에서. 제1 브릿지 더미 범프(252a)를 이용하여 제1 칩(100) 및 제2 칩(200)의 휨을 억제함으로써 제1 칩(100) 및 제2 칩(200)을 물리적으로 용이하게 적층할 수 있다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 도 3의 칩 적층 반도체 패키지(1000b)는 밀봉재(330a)를 제외하고는 도 1 및 도 2의 반도체 패키지(1000, 1000a)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1 및 도 2의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
본 실시예의 칩 적층 반도체 패키지(1000b)는 밀봉재(330a)를 구성하는 몰딩재(300a)를 제1 칩(100) 및 제2 칩(200)의 측면만이 아니고, 제2 칩(200)의 상면을 밀봉하도록 형성될 수 있다. 즉, 제1 칩(100) 및 제2 칩(200)의 하면 부분을 제외하고 밀봉재(330a)는 제1 칩(100) 및 제2 칩(200)의 측면들 및 상면을 감싸도록 형성될 수 있다. 밀봉재(330a)가 제1 칩(100) 및 제2 칩(200)의 측면들 및 상면을 감싸게 구성할 경우, 제1 칩 및 제2 칩을 더욱 보호할 수 있다.
이러한 구조는 칩 적층 패키지 제조공정들 중에서, 밀봉재 그라인딩 공정을 생략하거나, 또는 그라인딩 공정을 하더라도 그라인딩 두께를 작게 하여 제2 칩(200)의 상면이 노출되게 하여 구성될 수 있다.
도 4는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1000c)는 밀봉재(330b)를 제외하고는 도 1 및 도 2의 반도체 패키지(1000, 1000a)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1 및 도 2의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
본 실시예의 칩 적층 반도체 패키지(1000c)는 밀봉재(330b)를 구성하는 언더필(320a)이 제1 칩(100) 및 제2 칩(200)의 연결 부분뿐만 아니라, 상기 연결 부분에서 확장하여 제1 칩(100)을 둘러싸도록 형성될 수 있다. 그에 따라, 언더필(320a)은 제1 칩(100)의 측면을 용이하게 밀봉시킬 수 있다. 또한, 언더필(320a)의 하면은 외곽에 형성되는 몰딩재(300b)의 하면과 동일 수평면을 구성할 수 있다.
언더필(320a)은 하부 방향으로 넓어지는 형태를 가지지만, 언더필(320a)의 형태는 이에 한정되지 않고 다양한 구조를 가질 수 있음은 물론이다. 예컨대, 언더필(320a)은 상부와 하부가 동일 넓이를 갖는 형태로 형성될 수도 있다.
언더필(320a)의 존재로 인해 몰딩재(300b)는 제2 칩(200) 및 언더필(320a)의 측면을 밀봉할 수 있다. 언더필(320a)의 하면과 몰딩재(300b)의 하면은 동일 수평면을 구성할 수 있다. 또한, 언더필(320a)과 몰딩재(300b)의 하면은 제1 칩(100)의 패시베이션층(124)의 하면과도 동일 수평면을 구성할 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1000d)는 밀봉재(330c)를 제외하고는 도 1 및 도 2의 반도체 패키지(1000, 1000a)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1 및 도 2의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
본 실시예의 칩 적층 반도체 패키지(1000d)는 밀봉재(330c)를 구성하는 언더필(320b)이 제1 칩(100) 및 제2 칩(200)의 연결 부분뿐만 아니라, 상기 연결 부분에서 확장하여 제1 칩(100)을 둘러싸도록 형성될 수 있다. 그에 따라, 언더필(320b)은 제1 칩(100)의 측면을 용이하게 밀봉시킬 수 있다.
더하여, 언더필(320b)은 몰딩재(300c)의 측면으로 노출될 수 있다. 즉, 노출된 언더필(320b)의 측면은 몰딩재(300c)의 동일 수직면을 구성할 수 있다. 칩 적층 반도체 패키지(1000d) 하면으로는 언더필(320b)의 하면이 노출될 수 있고, 언더필(320b)의 하면은 제1 칩(100)의 패시베이션층(124)의 하면과 동일 수평면을 구성할 수 있다.
언더필(320b)은 앞서 도 4의 언더필(320a)에 비해 하부 방향으로 넓어지는 정도가 더 클 수 있다. 몰딩재(300c)는 하면으로 노출되는 언더필(320b)의 존재로 인해, 제2 칩(200)의 측면 부분만을 감싸는 구조로 형성될 수 있다.
도 6은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1000e)는 밀봉재(330d)를 제외하고는 도 1 및 도 2의 반도체 패키지(1000, 1000a)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1 및 도 2의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
본 실시예의 칩 적층 반도체 패키지(1000e)는 밀봉재(330d)를 구성하는 몰딩재(300d)가 제1 칩(100) 및 제2 칩(200)의 연결 부분뿐만 아니라, 상기 연결 부분에서 확장하여 제1 칩(100) 및 제2 칩(200)의 양측면을 둘러싸도록 형성될 수 있다. 그에 따라, 몰딩재(300d)만으로 제1 칩(100) 및 제2 칩(200)의 측면을 용이하게 밀봉시킬 수 있다.
다시 말해, 본 실시예의 반도체 패키지(1000e)에서 언더필은 존재하지 않을 수 있다. 즉, 본 실시예에서는 밀봉재(300d)만을 이용하여 제1 칩(100) 및 제2 칩(200)을 밀봉할 수 있다. 그에 따라, 제1 칩(100)과 제2 칩(200)의 연결 부분도 몰딩재(300d)로 채워질 수 있다. 이와 같이, 언더필 없이 몰딩재(300d)로 칩들(100, 200)이 밀봉되는 구조는 MUF(Molded Underfill) 공정을 통해 형성될 수 있다.
도 7은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1000f)는 밀봉재(330e)를 제외하고는 도 1 및 도 2의 반도체 패키지(1000, 1000a)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1 및 도 2의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
본 실시예의 칩 적층 반도체 패키지(1000f)는 밀봉재(330e)를 구성하는 언더필(320)이 제1 칩(100) 및 제2 칩(200)의 연결 부분에만 형성될 수 있다. 다시 말해, 본 실시예의 칩 적층 반도체 패키지(1000f)에서 몰딩재가 존재하지 않을 수 있다.
밀봉재(330e)는 제1 칩(100) 및 제2 칩(200)의 연결 부분, 즉 제1 칩(100)의 패드들(170, 172)과 제2 연결 부재(240)가 연결되는 부분을 채워져 있으나, 제2 칩(200)의 양측면에는 형성되어 있지 않다. 물론, 제1 칩(100)의 양측면도 밀봉재(330e)가 형성되어 있지 않아 노출되어 있다. 이에 따라, 칩 적층 반도체 패키지(1000f)를 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제2 칩(200)의 상면이나 제1 칩(100)의 측면과 잘 결합 및 부착될 수 있다.
도 8은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1000g)는 밀봉재(330f)를 제외하고는 도 1 및 도 2의 반도체 패키지(1000, 1000a)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1 및 도 2의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
본 실시예의 칩 적층 반도체 패키지(1000g)는 밀봉재(330f)를 구성하는 언더필(320c)이 제1 칩(100) 및 제2 칩(200)의 연결 부분에서 제1 칩(100)의 양측벽으로 연장되도록 형성될 수 있다.
밀봉재(330f)는 제1 칩(100) 및 제2 칩(200)의 연결 부분, 즉 제1 칩(100)의 패드들(170, 172)과 제2 연결 부재(240)가 연결되는 부분을 채우고, 제1 칩(100)의 양측면에도 연장되어 형성되어 있다.
제2 칩(200)의 양측면을 둘러싸도록 형성된 밀봉재(330f)의 양단부가 제1 칩(100)의 모서리와 수직적으로 일치되는 구조를 갖는다. 다시 말해, 밀봉재(330f)를 포함하는 제2 칩(200)의 크기는 제1 칩(100)의 크기)과 동일하게 할 수 있다.
또한, 제2 칩(200)의 양측면은 밀봉재가 형성되어 있지 않아 노출되어 있다. 이에 따라, 칩 적층 반도체 패키지(1000f)를 보드 기판 상에 실장하여 재차 몰딩할 경우 추가 몰딩재가 제1 칩(200)의 측면과 잘 결합 및 부착될 수 있다.
도 9는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 도 9의 칩 적층 반도체 패키지(1000h)는 제2 유효 관통 실리콘 비아(130-1) 및 제2 더미 관통 실리콘 비아(190-1)를 제외하고는 도 1, 도 2 및 도 3의 반도체 패키지(1000, 1000a, 1000b)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 1 내지 도 3의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
본 실시예의 칩 적층 반도체 패키지(1000h)는 제2 칩(100)의 유효 연결부(A2)에 제2 유효 관통 실리콘 비아(130-1)가 형성될 수 있다. 제2 유효 관통 실리콘 비아(130-1)는 제2 칩(200)의 휨을 방지하기 위하여 설치될 수 있다.
제2 유효 관통 실리콘 비아(130-1)는 유효 연결부(A2)의 제2 칩 바디(210)를 관통하여 형성될 수 있다. 제2 유효 관통 실리콘 비아(130-1)는 제2 연결 부재(240) 및 제1 연결 부재(140)와 전기적으로 연결될 수 있다.
본 실시예의 칩 적층 반도체 패키지(1000h)는 제2 칩(100)의 더미 연결부(D2)에 제2 더미 관통 실리콘 비아(190-1)가 형성될 수 있다. 제2 더미 관통 실리콘 비아(190-1)는 제2 칩(200)의 휨을 방지하기 위하여 설치될 수 있다. 제2 더미 관통 실리콘 비아(190-1)는 제2 칩 바디(210) 내에 설치될 수 있다. 제2 더미 관통 실리콘 비아(190-1)는 더미 연결부(D2)의 제2 칩 바디(210)를 관통할 수 있다. 제2 더미 관통 실리콘 비아(190-1)는 제1 연결 부재(140)와 전기적으로 연결되지 않을 수 있다.
도 10은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 도 10의 칩 적층 반도체 패키지(1000i)는 도 1, 2, 4 및 9를 조합하여 구성한 실시예일 수 있다. 그에 따라, 설명의 편의를 위해 도 1, 2, 4 및 9의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
본 실시예의 칩 적층 반도체 패키지(1000i)는 도 9에서도 도시한 바와 같이 제2 칩(100)의 유효 연결부(A2)에 제2 유효 관통 실리콘 비아(130-1)가 형성될 수 있다. 제2 유효 관통 실리콘 비아(130-1)는 유효 연결부(A2)의 제2 칩 바디(210)를 관통하여 형성될 수 있다. 제2 유효 관통 실리콘 비아(130-1)는 제2 연결 부재(240) 및 제1 연결 부재(140)와 전기적으로 연결될 수 있다.
본 실시예의 칩 적층 반도체 패키지(1000i)는 도 9에서도 도시한 바와 같이 제2 칩(100)의 더미 연결부(D2)에 제2 더미 관통 실리콘 비아(190-1)가 형성될 수 있다. 제2 더미 관통 실리콘 비아(190-1)는 제2 칩(200)의 휨을 방지하기 위하여 설치될 수 있다. 제2 더미 관통 실리콘 비아(190-1)는 더미 연결부(D2)의 제2 칩 바디(210)를 관통할 수 있다. 제2 더미 관통 실리콘 비아(190-1)는 제1 연결 부재(140)와 전기적으로 연결되지 않을 수 있다.
본 실시예의 칩 적층 반도체 패키지(1000i)는 도 4에 도시한 바와 같이 밀봉재(330b)를 구성하는 언더필(320a)이 제1 칩(100) 및 제2 칩(200)의 연결 부분뿐만 아니라, 상기 연결 부분에서 확장하여 제1 칩(100)을 둘러싸도록 형성될 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 반도체 패키지(1000j)는 전술한 반도체 패키지(1000~1000i)와 달리 2개의 칩이 아닌 4개의 칩이 적층된 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 앞서 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
칩 적층 반도체 패키지(1000j)는 제1 칩(100), 제2 칩(200), 제3 칩(500), 제4 칩(600) 및 밀봉재(330a)를 포함할 수 있다. 제3 칩(500)의 유효 연결부(A) 및 더미 연결부(D)는 각각 A3 및 D3으로 표시할 수 있고, 제4 칩(600)의 유효 연결부(A) 및 더미 연결부(D)는 각각 A4 및 D4로 표시할 수 있다.
제2 칩(200), 제3 칩(500) 및 제4 칩(600)은 칩들간의 연결 구조를 제외하고는 앞서 도 1 및 도 2에서 설명한 제2 칩의 구조와 유사할 수 있다. 제2 칩(200) 및 제3 칩(500)은 유효 연결부(A)에 유효 관통 실리콘 비아(130-1, 130-2), 유효 범프 패드(170-1, 170-2), 보호층(160-1, 160-2)이 형성되어 있을 수 있다. 칩들 사이에는 연결 부재(240, 240-1, 240-2)를 포함할 수 있다. 제2 칩(200) 및 제3 칩(500)의 칩 바디(210, 210-1)에는 유효 관통 실리콘 비아(130-1, 130-2)가 형성될 수 있다. 최상부의 제4 칩(600)의 칩 바디(210-2)에는 유효 관통 실리콘 비아가 형성되지 않을 수 있다. 제3 칩(500) 및 제4 칩(600)은 더미 연결부(D)에 더미 범프 패드(172-1, 172-2) 및 브릿지 더미 범프(252a-1, 252a-2)를 포함할 수 있다.
칩들(100, 200, 500, 600)은 밀봉재(330)로 밀봉되어 있다. 밀봉재(330)를 구성하는 언더필(320)은 칩들(100, 200, 500, 600) 사이에는 채워져 있다. 밀봉재(330)를 구성하는 몰딩재(300)는 언더필(320)의 외부의 칩들(100, 200, 500, 600)의 양측벽에는 형성되어 있다.
도 12는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1000k)는 유효 관통 실리콘 비아(130-3) 및 더미 관통 실리콘 비아(190, 190-1, 190-2, 190-3)를 제외하고는 도 11과 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 11의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
칩 적층 반도체 패키지(1000k)는 제4 칩(600)의 유효 연결부(A4)의 칩 바디(210-2)에 유효 관통 실리콘 비아(130-3)가 형성되어 있다. 그리고, 칩 적층 반도체 패키지(1000k)는 더미 연결부(D)의 칩들(100, 200, 500, 600)에 더미 관통 실리콘 비아(190, 190-1, 190-2, 190-3)가 형성될 수 있다.
도 13은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 요부 단면도이다.
구체적으로, 칩 적층 반도체 패키지(1000l)는 유효 연결부(A)가 서로 떨어져 분리되어 있고, 더미 연결부(D)도 서로 떨어져 분리되어 있는 것을 제외하고는 도 11과 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 11의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
칩 적층 반도체 패키지(1000l)는 제1 칩(100) 상에 제2 칩(200), 제3 칩(500), 제4 칩(600) 및 제5 칩(620)이 적층되어 있다. 칩들(100, 200, 500, 600, 620)은 유효 연결부(A) 및 더미 연결부(D)로 구분될 수 있다. 제1 칩(100)의 사이즈(S1)은 제2 칩의 사이즈(S2)보다 클 수 있다.
유효 연결부(A)는 칩 바디(110, 210, 210-1, 210-2, 210-3)의 중앙 부분에 형성될 수 있다. 유효 연결부(A)는 제1 칩 내지 제5 칩(100, 200, 500, 600, 620)의 제1 유효 연결 그룹(A1-A5)과 제1 유효 연결 그룹(A1-A5)과 떨어져 위치하는 제2 유효 연결 그룹(A6-A10)으로 구분될 수 있다.
예컨대, 유효 연결부(A)는 두개의 그룹으로 나뉘어 있고 앞서 설명한 바와 같이 두개의 칩(100, 200)만을 적층할 경우, 제1 칩(100)의 제1 유효 연결부는 A1이고, 제1 칩(100)의 제2 유효 연결부는 A2일 수 있다. 그리고, 제1 유효 연결부(A1) 및 제2 유효 연결부(A2)와 떨어져 위치하는 제1 칩(100)의 제3 유효 연결부 및 제4 유효 연결부는 각각 A6 및 A7일 수 있다.
더미 연결부(D)는 유효 연결부(A)와 떨어져서 칩 바디(110, 210, 210-1, 210-2, 210-3)의 모서리 부분에 형성될 수 있다. 더미 연결부(D)는 제1 칩 내지 제5 칩(100, 200, 500, 600, 620)의 제1 더미 연결 그룹(D1-D5)과 제1 더미 연결 그룹(D1-D5)과 떨어져 위치하는 제2 더미 연결 그룹(D6-D10)으로 구분될 수 있다.
예컨대, 더미 연결부(D)는 두개의 그룹으로 나뉘어 있고 앞서 설명한 바와 같이 두개의 칩(100, 200)만을 적층할 경우, 제1 칩(100)의 제1 더미 연결부는 A1이고, 제1 칩(100)의 제2 유효 연결부는 A2일 수 있다. 그리고, 제1 유효 연결부(A1) 및 제2 유효 연결부(A2)와 떨어져 위치하는 제1 칩(100)의 제3 유효 연결부 및 제4 유효 연결부는 각각 A6 및 A7일 수 있다.
도 14 및 도 15는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 유효 연결부의 요부 단면도이다.
구체적으로, 앞서 설명한 바와 같은 칩 적층 반도체 패키지의 제1 칩(100)의 유효 연결부(A)의 구조를 설명한다. 제1 칩(100)의 유효 연결부(A)는 적층칩들(200, 500, 600, 620)의 유효 연결부에도 적용할 수 있다. 여기서는 편의상 제1 칩(100)의 유효 연결부(A)를 설명한다.
도 14의 유효 관통 실리콘 비아(130)는 비아 미들 구조로 형성될 수 있다. 그에 따라, 도 14의 유효 관통 실리콘 비아(130)는 반도체 기판(102) 및 층간 절연층(104)을 관통하여 다층 배선 패턴(180)에 연결되는 구조일 수 있다.
도 15의 유효 관통 실리콘 비아(130a)는 비아-라스트 구조로 형성될 수 있다. 그에 따라, 유효 관통 실리콘 비아(130a)는 반도체 기판(102), 층간 절연층(104), 금속간 절연층(122) 및 패시베이션층(124)을 관통함으로써 제1 연결 부재(140a)의 범프 패드(142a) 및 범프(144)에 바로 연결될 수 있다. 도 15에서, 참조번호 135a는 트랜치 내에 형성되는 스페이서 절연층일 수 있다.
여기서, 도 14를 참조하여 유효 관통 실리콘 비아(130)를 구체적으로 설명한다. 유효 연결부(A)는 반도체 기판(102), 예컨대 실리콘 기판의 제1 면(F1) 상에 집적 회로층(150)이 형성되어 있고, 반도체 기판(102)의 제1 면(F1) 상에 집적 회로층(150)을 덮는 층간 절연층(104)이 형성되어 있을 수 있다. 반도체 기판(102)과 층간 절연층(104)이 칩(100)의 바디(110)를 형성할 수 있다. 집적 회로층(150)은 다양한 회로 소자들, 예컨대, 트랜지스터들 및/또는 커패시터들을 포함할 수 있다.
절연층(104)과 반도체 기판(102)에 트랜치가 형성되어 있고, 트랜치 내에 스페이스 절연층(135)과 유효 관통 실리콘 비아(130)가 형성되어 있다. 트랜치는 식각 공정이나 레이저 드릴링을 이용하여 형성할 수 있다. 반도체 기판(102)의 제2 면(F2)의 연마를 고려하여, 트랜치는 반도체 기판(102)을 관통하지 않도록 형성될 수 있다. 트랜치 내에는 스페이서 절연층(135)이 형성되어 있다. 스페이서 절연층(135)은 적절한 절연층, 예컨대 산화층, 질화층, 폴리머 또는 파릴렌(parylene)을 포함할 수 있고, 저온 증착법, 예컨대 저온 화학기상증착(LTCVD), 폴리머 스프레잉(polymer spraying), 저온 물리기상증착(PVD) 방법 등을 이용하여 형성할 수 있다.
스페이서 절연층(135) 상에 유효 관통 실리콘 비아(130)가 형성되어 있다. 유효 관통 실리콘 비아(130)는 트랜치 내의 스페이서 절연층(135) 상에 장벽 금속층(134)을 형성하고, 다시 장벽 금속층(134) 상에 배선 금속층(132)을 형성함으로써 구현할 수 있다. 장벽 금속층(134)은 Ti, Ta, TiN 및 TaN에서 선택된 하나 또는 둘 이상의 적층 구조를 포함할 수 있다. 유효 관통 실리콘 비아(130)의 형성 전, 또는 형성 후에 금속 콘택(152)이 형성될 수 있다.
층간 절연층(104) 상에서 유효 관통 실리콘 비아(130) 및 금속 콘택(152)과연결된 다층 배선 패턴(180), 금속간 절연층(122), 및 패시베이션층(124)이 형성될 수 있다. 예컨대, 다층 배선 패턴(180)은 배선 라인들(181, 185, 187) 및 수직 플러그들(185, 187)의 적층 구조로 구성될 수 있다. 금속간 절연층(122)은 다층 배선 패턴(180)의 적층 구조에 따라 다층 구조로 형성될 수 있다.
다층 배선 패턴(180)은 물질막 증착 및 패터닝에 의해서 형성되거나 또는 다마신 공정에 의해서 형성될 수도 있다. 예컨대, 다층 배선 패턴(180)이 알루미늄(Al) 및/또는 텅스텐(W)을 포함하는 경우 전자의 방법으로 형성될 수 있고, 구리(Cu)를 포함하는 경우 후자의 방법으로 형성될 수 있다.
패시베이션층(124) 상에 다층 배선 패턴(180), 예컨대, 제3 배선 라인(189)에 연결되는 제1 연결 부재(140)가 형성될 수 있다. 제1 연결 부재(140)는 패시베이션층(124)에 트랜치를 형성하고, 트랜치를 채우도록 범프 패드(142, 외부 범프 패드)를 형성한 후, 범프 패드(142) 상으로 범프(144, 외부 범프)를 형성함으로써 완성할 수 있다.
반도체 기판(102)의 제2 면(F2)으로부터 반도체 기판(102)의 소정 두께를 제거하여, 스페이서 절연층(135) 및 유효 관통 실리콘 비아(130)를 노출시킬 수 있다. 이에 따라, 스페이서 절연층(135) 및 유효 관통 실리콘 비아(130)는 제2 면(F2)으로부터 돌출된 형태로 노출될 수 있다. 등방성 식각, 예컨대 습식 식각으로 반도체 기판(102)을 스페이서 절연층(135) 및 유효 관통 실리콘 비아(130)의 바닥면 아래로 리세스시킬 수 있다. 반도체 기판(102)의 제2 면 상에 보호층(160)을 형성하고, 보호층(160) 상에 유효 관통 실리콘 비아(130)와 연결되는 유효 범프 패드(170)가 형성될 수 있다.
도 16 및 도 17은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 패키지에 이용되는 단위 칩을 도시한 평면도이다.
구체적으로, 도 16의 단위 칩(700)은 앞서 설명한 적층 칩들에 적용될 수 있다. 단위 칩(700)은 칩 바디(701)의 중앙부에 유효 연결부(702, 704)가 배치될 수 있다. 유효 연결부(702, 704)는 복수개 구비될 수 있으며, 서로 떨어져 위치할 수 있다. 유효 연결부(702)는 제1 유효 연결부가 될 수 있고, 유효 연결부(704)는 제2 유효 연결부가 될 수 있다. 유효 연결부(702, 704) 내에는 유효 범프 패드(706, 또는 유효 범프)가 위치할 수 있다. 유효 범프 패드(706)는 복수개 구비될 수 있다.
유효 연결부(702, 704)의 주위에는 더미 연결부(710a, 710b)가 위치할 수 있다. 더미 연결부(710a, 710b)는 복수개 구비될 수 있으며, 서로 떨어져 위치할 수 있다. 더미 연결부(710a)는 제1 더미 연결부가 될 수 있고, 더미 연결부(710b)는 제2 더미 연결부가 될 수 있다. 더미 연결부(710a, 710b)는 다양하게 배치될 수 있다. 더미 연결부(710a)의 일부 및 더미 연결부(710b)는 칩 바디(701)의 모서리부에 위치할 수 있다. 더미 연결부(710a, 710b) 내에는 더미 범프 패드(706, 또는 더미 범프)가 위치할 수 있다. 더미 범프 패드(706)는 복수개 구비될 수 있다.
유효 연결부(702, 704) 내의 유효 범프 패드(706, 또는 유효 범프)의 개수는 더미 연결부(710a, 710b) 내의 더미 범프 패드(706, 또는 더미 범프)의 숫자보다 클 수 있다. 예컨대, 유효 연결부(702, 704) 내의 유효 범프 패드(706, 또는 유효 범프)의 개수는 수천개일 수 있고, 더미 연결부(710a, 710b, 710c, 710d) 내의 더미 범프 패드(706, 또는 더미 범프)의 수십개 내지 수백개 일 수 있다.
그리고, 도 17에 도시한 바와 같이, 더미 범프 패드(712)의 피치(P2)는 유효 범프 패드(706)의 피치(P1)보다 작은 값을 가질 수 있다. 예컨대, 더미 범프 패드(712)의 피치(P2)는 유효 범프 패드(706)의 피치(P1)의 반보다 작을 수 있다. 이는 더미 범프 패드(712) 상에 형성되는 더미 범프를 고의적으로 브릿지 더미 범프로 구성하기 위함이다.
도 18 및 도 19는 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 패키지의 단위 칩을 도시한 평면도이다.
구체적으로, 도 18의 단위 칩(700a)은 도 16의 단위 칩(700)과 비교할 때 더미 연결부(710a, 710c, 710e)의 배치가 다른 것을 제외하고는 동일할 수 있다. 도 19의 단위 칩(700b)은 도 16의 단위 칩(700)과 비교할 때 유효 연결부(702a, 704a) 및 더미 연결부(710g, 710h)의 배치가 다른 것을 제외하고는 동일할 수 있다. 이에 따라, 설명의 편의를 위해 도 16 및 도 17의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
도 18의 단위 칩(700a)에서, 칩 바디(701)의 더미 연결부(710c, 710e)는 더미 연결부(710a) 보다 큰 사이즈로 형성할 수 있다. 그리고, 도 18의 단위 칩(700a)은 도 16의 단위 칩(700)과 비교할 칩 바디(701)의 모서리부에 형성되는 더미 연결부(710e)의 개수를 작게 배치할 수 있다.
도 19의 단위 칩(700a)은 도 16의 단위 칩(700)과 비교할 유효 연결부(702a, 704a)를 칩 바디(701)의 모서리부에 배치할 수 있다. 그리고, 도 19의 단위 칩(700b)에서 칩 바디(701)의 중앙부에 더미 연결부(710f, 710g)를 배치할 수 있다. 칩 바디(701)의 더미 연결부(710f, 710g)는 도 16의 단위 칩(700)의 더미 연결부(710a) 보다 큰 사이즈로 형성할 수 있다. 이와 같이 칩 적층 반도체 패키지의 단위 칩은 다양하게 유효 연결부 및 더미 연결부를 배치할 수 있다.
도 20은 본 발명의 기술적 사상의 일 실시예에 의한 칩 적층 반도체 패키지의 적층칩을 도시한 사시도이고, 도 21 및 도 22는 도 20의 범프 패드와 범프들간의 적층 및 연결 관계를 도시한 단면도이다.
구체적으로, 도 20에 도시한 바와 같이 적층칩(750)은 하부칩(700L) 상에 적층된 상부칩(700U)을 포함할 수 있다. 하부칩(700L) 및 상부칩(700U)은 편의상 도 16의 단위칩(700)을 이용할 수 있다. 도 20에서, 하부칩(700L) 및 상부칩(700U)에서 편의상 유효 범프 및 더미 범프는 도시하지 않는다. 하부칩(700L) 및 상부칩(700U)의 설명의 편의를 위해 도 16 및 도 17의 설명 부분에서 기술한 내용은 생략하거나 간략히 기술한다.
하부칩(700L) 및 상부칩(700U)의 유효 연결부(702, 704)는 서로 대응되어 적층될 수 있다. 도 21a 및 21b는 각각 유효 연결부(702, 704, A)의 하부칩(700L)과 상부칩(700U)이 적층되어 연결되기 전 및 연결된 후의 단면도이다. 도 21a 및 도 21b에 도시된 바와 같이 상부칩(700U)의 유효 범프 패드(706, 도 1의 242) 및 유효 범프(716, 도 1의 244)는 하부칩(700L)의 유효 범프 패드(706, 도 1의 170)와 전기적으로 연결될 수 있다. 도 21b에서 도시한 바와 같이 각각의 유효 범프(716, 도 1의 244)는 서로 떨어져서 연결될 수 있다.
하부칩(700L) 및 상부칩(700U)의 더미 연결부(710a, 710b)는 서로 대응되어 적층될 수 있다. 도 22a 및 22b는 각각 더미 연결부(710a, 710b)의 하부칩(700L)과 상부칩(700U)이 적층되어 물리적으로 연결되기 전 및 연결된 후의 단면도이다. 도 22a 및 도 22b에 도시된 바와 같이 상부칩(700U)의 더미 범프 패드(712, 도 1의 250) 및 더미 범프(720)는 하부칩(700L)의 더미 범프 패드(712, 도 1의 172) 상에 적층되어 브릿지 더미 범프(722, 도 1의 252)를 형성한다.
브릿지 더미 범프(722, 도 1의 252)는 복수개의 더미 범프 패드들(712, 도 1의 172)과 연결된다. 브릿지 더미 범프(722, 도 1의 252)는 더미 범프 패드(712, 도 1의 250)의 피치(P2)를 유효 범프 패드(706, 도 1의 242)의 피치(P1)보다 작게, 예컨대 반 이하로 형성하여 고의적으로 형성될 수 있다.
상부칩(700U)의 유효 범프 패드(706, 도 1의 242) 및 유효 범프(716, 도 1의 244)는 하부칩(700L)의 유효 범프 패드(706, 도 1의 170)와 전기적으로 연결됨과 아울러 복수개의 더미 범프 패드들(712, 도 1의 172)과 연결되는 브릿지 더미 범프(722, 도 1의 252)는 과정은 다음과 같다.
구체적으로 설명하면, 열압착 공정을 통하여 상부칩(700U)의 유효 범프(716, 도 1의 244)를 하부칩(700L)의 유효 범프 패드(706, 도 1의 170)에 열압착함과 아울러 하부칩(700L)의 더미 범프 패드(712, 도 1의 172) 상에 상부칩(700U)의 더미 범프(720)를 열압착한다. 이때, 더미 범프(720)는 복수개의 더미 범프 패드(712, 도 1의 172)들과 결합하여 브릿지 더미 범프(722, 도 1의 252)가 형성될 수 있다.
더하여, 리플로우(reflow) 공정을 통하여 상부칩(700U)의 유효 범프(716, 도 1의 244)와 하부칩(700L)의 유효 범프 패드(706, 도 1의 170)를 전기적으로 연결함과 아울러 하부칩(700L)의 더미 범프 패드(712, 도 1의 172)와 상부칩(700U)의 브릿지 더미 범프(722, 도 1의 252)를 물리적으로 일체화시켜 연결한다.
리플로우 공정은 약 200 내지 300℃에서 수행할 수 있다. 브릿지 더미 범프(722, 도 1의 252)는 하부칩(700L) 및 상부칩(700U)을 적층한 후 열압착 공정 및 리플로우 공정을 통하여 일체형으로 형성될 수 있다.
도 23 내지 31은 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지 제조방법을 설명하기 위한 요부 단면도들이다.
도 23 내지 도 31에서, 칩의 구성요소들에 대한 참조번호는 도 1 내지 13과동일 내지 유사할 수 있어 설명의 편의를 위해 앞서 기술한 내용은 생략하거나 간략히 기술한다. 도 23 내지 도 30의 칩 적층 반도체 패키지의 제조 방법은 칩 상에 칩을 적층하는 COC(chip on chip) 방법에 대한 것이다.
도 23을 참조하면, 유효 연결부(A) 및 더미 연결부(D)를 포함하는 칩(100)을 다수개 갖는 기저 웨이퍼(10)를 준비한다. 기저 웨이퍼(10)는 지지 기판(800) 상에 접착 부재(820)를 통해 접착되어 준비될 수 있다.
지지 기판(800)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 접착 부재(820)는 NCF(Non-Conductive Film), ACF(Anisotropic Conductive Film), 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP(Non-Conductive Paste) 등으로 형성될 수 있다. 기저 웨이퍼(10)는 제1 연결 부재(140)가 지지 기판(800)을 향하도록 접착될 수 있다.
기저 웨이퍼(10)에 형성된 하나의 칩(100)은 유효 연결부(A) 및 더미 연결부(D)를 포함할 수 있다. 유효 연결부(A)에는 제1 유효 관통 실리콘 비아(130) 및 제1 유효 범프 패드(170)가 구비될 수 있다. 더미 연결부(D)는 제1 더미 범프 패드(172)가 구비될 수 있다.
도 24를 참조하면, 기저 웨이퍼(10)를 소잉(sawing)하여 각각의 칩들로 분리한다. 각각의 칩들은 도 1과 같은 칩 적층 반도체 패키지 등의 제1 칩(100)에 해당할 수 있다. 그에 따라, 이하, 설명의 편의를 위해, 기저 웨이퍼(10)로부터 분리된 칩들을 "제1 칩" 또는 "제1 칩들"이라고 지칭한다. 기저 웨이퍼(10)의 제1 칩들(100)이 분리된 후, 지지 기판(800) 및 접착 부재(820)를 제거할 수 있다.
분리된 제1 칩들(100) 각각을 지지 기판(900 supporting carrier) 상에 접착 부재(920)를 이용하여 접착한다. 제1 칩들(100)은 제1 연결 부재(140)가 지지 기판(900)을 향하도록 접착될 수 있다. 지지 기판(900)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있다. 본 실시예에서는 실리콘 기판 또는 유리 기판으로 형성될 수 있다. 접착 부재(920)는 앞서 설명한 접착 부재(820)와 동일한 물질로 형성할 수 있다.
제1 칩(100)의 상면으로 제2 칩(200)을 적층하여 적층칩(1100)을 형성한다. 제2 칩(200) 역시 어느 하나의 기저 웨이퍼를 분리하여 획득할 수 있으며, 이러한 제2 칩(200)에는 유효 관통 실리콘 비아가 형성되지 않을 수 있다. 그러나 앞서 칩 적층 반도체 패키지에서 설명한 바와 같이 제2 칩(200) 내에 유효 관통 실리콘 비아가 형성될 수도 있다. 그에 따라, 제2 칩(200)은 제1 칩(100)과 동일한 기저 웨이퍼로부터 분리하여 획득한 칩일 수도 있다.
적층칩(1100)은 열압착 공정 및 리플로우 공정을 통하여 제2 칩(200)의 유효 연결부(A)의 제2 연결 부재(240)를 구성하는 제1 유효 범프(244)와 제1 칩(100)의 유효 범프 패드(170), 및 더미 연결부(D)의 브릿지 더미 범프(252) 및 제1 칩(100)의 더미 범프 패드(172)간을 서로 연결한다.
즉, 열압착 공정을 통하여 제1 칩(100)의 유효 범프 패드(170) 상에 제2 칩(200)의 제1 유효 범프(244)를 적층 및 연결함과 아울러 제1 칩(100)의 더미 범프 패드(172) 상에 제2 칩(200)의 브릿지 더미 범프(252)를 적층 및 연결한다. 이렇게 브릿지 더미 범프(252)를 형성할 경우 후속의 리플로우 공정으로 적층칩(1100)을 이동할 때 칩들(100, 200)이 서로 미끄러지는 슬립(slip) 현상을 억제할 수 있다.
이어서, 리플로우(reflow) 공정을 통하여 제1 칩(100)의 유효 범프 패드(170)와 제2 칩(200)의 제1 유효 범프(244)를 전기적으로 연결함과 아울러 제1 칩(100)의 더미 범프 패드(172)와 제2 칩(200)의 브릿지 더미 범프(252)를 물리적으로 일체화시켜 연결한다. 리플로우 공정은 약 200 내지 300℃에서 수행할 수 있다.
이와 같이 열압착 공정 및 리플로우 공정을 통해 칩들(100, 200)간의 슬립 현상 및 칩 워피지(chip warpage) 없이 브릿지 더미 범프(252)를 이용하여 제1 칩(100) 상에 제2 칩(200)을 적층함과 아울러 제1 칩(100)의 유효 범프 패드들(170)과 제2 칩(200)의 유효 범프(244)간의 전기적 연결을 보다 더 효과적으로 할 수 있다.
도 25 및 도 31을 참조하면, 도 25에 도시한 바와 같이 적층칩(1100)의 제1 칩(100)과 제2 칩(200)의 연결 부분을 채우는 언더필(320)을 형성한다. 언더필(320)은 제1 칩(100)과 제2 칩(200)의 연결 부분만을 채울 수도 있지만, 앞서 도시된 바와 같이 제1 칩(100)과 제2 칩(200)의 연결 부분을 채우면서 제1 칩(100)의 측면을 감싸도록 형성될 수도 있다. 언더필(320)의 모양은 앞서 설명하였으므로 여기서는 생략한다.
도 31에서는 제1 칩(100)의 상부로 N개의 칩, 예컨대 3개의 칩을 적층하는 것을 도시한다. 도 31에 도시한 바와 같이 제2 칩(200)에는 유효 범프 패드(170-1) 및 더미 범프 패드(172-1)가 위치한다. 제2 칩(200)에는 3번째 칩이 적층되어 적층칩을 구성할 수 있다. 최상부의 칩(Nth_칩)에는 관통 실리콘 비아가 형성되지 않을 수 있다.
도 26 및 도 27을 참조하면, 도 26에 도시한 바와 같이 지지 기판(900) 상에 접착된 적층칩(1100)을 밀봉하는 몰딩재(300-1)를 형성한다. 몰딩재(300-1)는 적층칩(1100)의 제1 및 제2 칩(100, 200)의 측면들 및 상면들을 몰딩할 수 있다.
도 27에 도시한 바와 같이, 몰딩재(300-1) 상면을 그라인딩하여 제2 칩(200)의 상면을 노출시킬 수 있다. 이에 따라, 제2 칩(200)의 상면을 노출시키는 몰딩재(300) 및 언더필(320)로 밀봉재(330)를 형성할 수 있다. 제2 칩(200)에 관통 실리콘 비아가 형성되지 않은 경우에, 제2 칩(200) 상면은, 집적 회로층이 형성되지 않는 반도체 기판의 제2 면일 수 있고, 그에 따라, 반도체 기판의 제2 면의 실리콘이 외부로 노출될 수 있다.
본 공정은 최종적인 칩 반도체 패키지를 박형화하기 위하여 실시되는 공정으로 경우에 따라, 생략될 수도 있다. 또한, 그라인딩을 수행하는 경우에도 제2 칩(200)의 상면이 노출되지 않도록 그라인딩을 수행할 수도 있다.
도 28 및 도 29를 참조하면, 도 28에 도시한 바와 같이 지지 기판(900) 및 접착 부재(920)를 적층칩(1100)으로부터 분리하여 제거함으로써, 적층칩(1100)의 제1 칩(100)의 제1 연결 부재(140)가 외부로 노출될 수 있다. 밀봉재(330)의 하면과 제1 칩(100)의 하면은 동일 수평면을 구성할 수 있고, 그에 따라 제1 칩(100)의 제1 연결 부재(140)는 수평면에서 돌출되는 구조로 노출될 수 있다.
도 29에 도시한 바와 같이, 적층칩(1100)의 제2 면, 즉 제1 칩(100)의 제1 연결 부재(140)가 노출되는 제1 면에 대향하는 제2 면에 지지 기판(950)을 접착 부재(952)를 통해 접착한다. 여기서, 지지 기판(950)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있고, 접착 부재(952)는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 본 실시예에서, 지지 기판(950)은 유리 기판으로 형성될 수 있고, 접착 부재는 UV 필름으로 형성될 수 있다.
계속하여, 지지 기판(950)을 이용하여, 적층칩(1100) 각각에 대한 EDS(Electrical Die Sorting) 테스트를 수행한다. EDS 테스트는 프로브 카드(1500) 등을 이용하여 수행할 수 있다. 프로브 카드(1500)에는 몸체부(1520) 및 단자 핀(1510)을 포함할 수 있다. 단자 핀(1510)은 예컨대 포고 핀들일 수 있다. 이러한 포고 핀들이 대응하는 제1 연결 부재(140)에 콘택되고 전기적 신호가 인가됨으로써 EDS 테스트가 수행될 수 있다.
EDS 테스트를 통해 적층칩(1100)의 양호 또는 불량 여부를 판단한다. 이와 같이 적층 칩(1100)의 EDS 테스트를 통해 양호 또는 불량 여부가 판단되고 불량에 속하는 적층칩(1100) 또는 칩 적층 반도체 패키지는 폐기되게 된다. 따라서, 본 실시예의 반도체 패키지는 EDS 테스트를 통과한 칩들이 적층된 패키지이다.
도 30을 참조하면, EDS 테스트 후, 적층칩(1100)의 밀봉재(330)를 소잉하여 칩 적층 반도체 패키지(1000)를 얻는다. 소잉은 밀봉재(330)에 대해서만 수행된다. 한편, 접착 부재(952)는 소잉에 의해 일부가 제거될 수도 있다. 계속하여, 지지 기판(950) 및 접착 부재(952)를 제거함으로써, 칩 적층 반도체 패키지(1000)를 완성한다.
도 32 내지 42는 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지 제조방법을 설명하기 위한 요부 단면도들이다.
도 32 내지 도 42에서, 칩의 구성요소들에 대한 참조번호는 도 1 내지 13과동일 내지 유사할 수 있어 설명의 편의를 위해 앞서 기술한 내용은 생략하거나 간략히 기술한다. 도 32 내지 도 42의 칩 적층 반도체 패키지의 제조 방법은 웨이퍼상에 칩을 적층하는 COW(chip on chip) 방법에 대한 것이다.
도 32 및 도 33을 참조하면, 도 32에 도시한 바와 같이 유효 연결부(A)의 유효 관통 실리콘 비아(130) 및 더미 연결부(D)의 더미 관통 실리콘 비아(190)가 형성된 칩(100)을 복수개 포함하는 기저 웨이퍼(10a, base wafer)를 준비한다. 기저 웨이퍼(10a)는 웨이퍼 레벨에서 관통 실리콘 비아(130, 190)를 구비한 칩(100)들을 동시에 형성하여 완성한다.
계속하여, 도 33에 도시한 바와 같이 기저 웨이퍼(10a)는 지지 기판(800) 상에 접착 부재(820)를 통해 접착된다. 기저 웨이퍼(10a)는 제1 연결 부재(140)가 지지 기판(800)을 향하도록 접착될 수 있다.
도 34를 참조하면, 제2 칩(200)을 준비한다. 제2 칩(200)은 도 32와 같은 기저 웨이퍼(10a)를 절단하여 획득할 수 있다. 제2 칩들(200)에는 관통 실리콘 비아가 형성되지 않을 수 있다. 그러나, 도 34와 다르게 제2 칩들(200) 내에 관통 실리콘 비아가 형성될 수도 있다. 제2 칩(200)은 칩 바디(210), 하부 절연층(220), 및 제2 연결 부재(240)를 포함할 수 있다.
제1 칩들(100) 각각의 상면으로 제2 칩(200)을 적층하여 적층칩(1100a)을 형성한다. 이에 따라, 기저 웨이퍼(10)에 형성되어 있는 칩(100)은 제1 칩이라 칭할 수 있다. 적층칩(1100a)은 열압착 공정 및 리플로우 공정을 통하여 제2 칩(200)의 유효 연결부(A)의 제2 연결 부재(240)를 구성하는 제1 유효 범프(244)와 제1 칩(100)의 유효 범프 패드(170), 및 더미 연결부(D)의 브릿지 더미 범프(252) 및 제1 칩(100)의 더미 범프 패드(172)간을 서로 연결한다. 이와 같은 연결 방법은 도 24에서 설명하였으므로 여기서는 생략한다.
도 35 및 도 42를 참조하면, 적층칩(1100a)의 제1 칩(100)과 제2 칩(200)의 연결 부분을 채우는 언더필(320-2)을 형성한다. 언더필(320-2)은 제1 칩(100) 및 제2 칩(200)의 연결 부분을 채우면서 상기 연결 부분에서 확장하여 제2 칩(200)의 측면을 감싸도록 형성될 수 있다. 언더필(320-2)의 모양은 앞서 설명하였으므로 여기서는 생략한다.
도 42에서는 제1 칩(100)의 상부로 N개의 칩, 예컨대 3개의 칩을 적층하는 것을 도시한다. 도 42에 도시한 바와 같이 제2 칩(200)에는 유효 범프 패드(170-1) 및 더미 범프 패드(172-1)가 위치한다. 제2 칩(200)에는 3번째 칩이 적층되어 적층칩을 구성할 수 있다. 최상부의 칩(Nth_칩)에는 관통 실리콘 비아가 형성되지 않을 수 있다.
도 36을 참조하면, 지지 기판(800) 상에 접착된 적층칩들(1100a)을 몰딩하는 몰딩재(300-2)를 형성한다. 몰딩재(300-2)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 몰딩재(300-2)는 EMC(Epoxy Molding Compound)로 형성될 수 있다. 이에 따라, 적층칩들(1100a)은 언더필(320-2)과 몰딩재(300-2)로 봉지되는 밀봉재(330-1)가 형성된다. 밀봉재(330-1)는 각 적층칩들(1100a)의 제1 칩(100) 및 제2 칩(200)의 측면들 및 상면들을 밀봉할 수 있다. 언더필(320-2)의 존재로 인해 몰딩재(300-2)는 언더필(310)의 측면을 밀봉할 수 있다.
도 37을 참조하면, 밀봉재(330-1) 상면을 그라인딩하여, 적층칩들(1100a) 각각의 제2 칩(200)의 상면을 노출시킬 수 있다. 밀봉재(330-1)의 상면은 제2 칩(200)의 상면과 동일 수평면을 구성할 수 있다. 제2 칩(200)에 관통 실리콘 비아가 형성되지 않은 경우에, 제2 칩(200) 상면은, 집적 회로층이 형성되지 않는 반도체 기판(즉 실리콘 기판)의 제2면일 수 있고, 그에 따라, 반도체 기판의 제2 면의 실리콘이 외부로 노출될 수 있다.
밀봉재(330-1)의 상면을 그라인딩하여 적층칩(100a), 즉 제2 칩(200)의 상면을 노출시킬 경우, 후에 완성되는 칩 적층 반도체 패키지를 보드 기판 상에 실장하여 몰딩할 경우 몰딩재가 제2 칩(200)의 상면과 잘 결합 및 부착될 수 있다.
도 38 및 도 39를 참조하면, 도 38에 도시한 바와 같이 지지 기판(800)을 기저 웨이퍼(10)로부터 분리하고, 접착 부재(820)를 기저 웨이퍼(10a)로부터 제거함으로써, 적층칩들(1100a) 각각의 제1 칩(100)의 제1 연결 부재(140)가 외부로 노출될 수 있다.
도 39에 도시한 바와 같이, 적층칩(1100a)이 부착된 기저 웨이퍼(10a)를 뒤집은 후 지지 기판(900)을 부착한다. 지지 기판(900)은 제1 칩(100)의 제1 연결 부재(140)가 노출되는 제1 면에 대향하는 제2 면에 접착 부재(920)를 통해 접착한다. 지지 기판(900)은 실리콘, 게르마늄, 실리콘-게르마늄, 갈륨-비소(GaAs), 유리, 플라스틱, 세라믹 기판 등으로 형성될 수 있고, 접착 부재(920)는 NCF, ACF, UV 필름, 순간 접착제, 열경화성 접착제, 레이저 경화형 접착제, 초음파 경화형 접착제, NCP 등으로 형성될 수 있다. 본 실시예에서, 지지 기판(900)은 유리 기판으로 형성될 수 있고, 접착 부재는 UV 필름으로 형성될 수 있다.
계속하여, 지지 기판(900)을 이용하여, 적층칩(1100a) 각각에 대한 EDS(Electrical Die Sorting) 테스트를 수행한다. EDS 테스트는 프로브 카드(1500) 등을 이용하여 수행할 수 있다. 프로브 카드(1500)에는 몸체부(1520) 및 단자 핀(1510)을 포함할 수 있다. 단자 핀(1510)은 예컨대 포고 핀들일 수 있다. 이러한 포고 핀들이 대응하는 제1 연결 부재(140)에 콘택되고 전기적 신호가 인가됨으로써 EDS 테스트가 수행될 수 있다.
EDS 테스트를 통해 적층칩(1100)의 양호 또는 불량 여부를 판단한다. 이와 같이 적층칩(1100)의 EDS 테스트를 통해 양호 또는 불량 여부가 판단되고 불량에 속하는 적층칩(1100)은 폐기되게 된다. 따라서, 본 실시예에 따른 최종적인 칩 적층 반도체 패키지는 EDS 테스트를 통과한 칩들이 적층된 패키지이다.
도 40 및 도 41을 참조하면, EDS 테스트 후, 기저 웨이퍼(10a) 및 밀봉재(330-1)를 소딩(sawing, 절단)하여 각각의 칩 적층 반도체 패키지(1000)로 분리한다. 접착 부재(920)는 소잉에 의해 일부가 제거될 수도 있다.
도 40에서는 제2 칩(200)의 양측벽을 기준으로, 즉 S1선을 따라 기저 웨이퍼(10a) 및 밀봉재(330-1)를 소잉할 수 있다. 도 41에서는 제2 칩(200)의 양측벽의 언더필(320-3) 기준으로, 즉 S2선을 따라 기저 웨이퍼(10a) 및 밀봉재(330-1)를 소잉할 수 있다. 이에 따라, 적층칩(1100a)을 구성하는 제2 칩의 양측벽에 밀봉재(330-1)가 형성되거나 형성되지 않을 수 있다.
계속하여, 지지 기판(900) 및 접착 부재(920)를 제거함으로써, 각각의 칩 적층 반도체 패키지(1000)를 완성한다. 지지 기판(900) 및 접착 부재(920)의 제거는 순차적으로 수행될 수도 있고 동시에 수행될 수도 있다.
도 43 내지 46은 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지에 대한 단면도들이다.
도 43을 참조하면, 칩 적층 반도체 패키지(6000)는 메인 칩(2000) 및 상부 반도체 패키지(1000a, 1000c)를 포함할 수 있다. 상부 반도체 패키지는 앞서 도 1 및 도 4의 칩 적층 반도체 패키지(1000a, 1000c)와 동일할 수 있다. 그에 따라, 상부 반도체 패키지(1000a, 100c)의 각 구성부분에 대한 설명은 생략하거나 간략하게 기술한다.
메인 칩(2000)은 상부 반도체 패키지(1000a, 1000c) 내에 포함된 제1 및 제2 칩(100, 200) 보다는 사이즈가 더 클 수 있다. 예컨대, 메인 칩(2000)의 수평 단면의 사이즈는 상부 반도체 패키지(1000a, 1000c)의 전체 수평 단면 사이즈, 즉 밀봉재(330b)를 포함한 수평 단면의 사이즈와 동일할 수 있다.
상부 반도체 패키지(1000a, 1000c)는 접착 부제(2400)를 통해 메인 칩(2000)에 실장될 수 있다. 그에 따라, 상부 반도체 패키지(1000a, 1000c)의 몰딩재(300) 및 언더필(320a)의 하면은 메인 칩(2000)의 외곽 부분에 접착 부제(2400)를 통해 접착될 수 있다.
메인 칩(2000)은 메모리 칩과 유사하게, 바디(2100), 하부 절연층(2200), 패시베이션층(2300), 관통 실리콘 비아(2500), 제3 연결 부재(2600), 보호층(2750) 및 상부 패드(2700)를 포함할 수 있다. 하부 절연층(2200) 및 패시베이션층(2300) 내의 집적 회로층, 다층 배선 패턴은 메인 칩의 종류에 따라 다르게 형성될 수 있다. 메인 칩(2000)은 로직 칩, 예컨대, 중앙처리장치(central processing unit, CPU), 컨트롤러(controller), 또는 주문형 반도체(application specific integrated circuit, ASIC) 등일 수 있다.
관통 실리콘 비아(2500) 및 그에 대응하는 상부 패드(2700)의 개수는 메인 칩(2000) 상에 적층되는 상부 반도체 패키지(1000a, 1000c)의 제1 연결 부재(140)에 대응하는 개수로 형성될 수 있다. 경우에 따라, 제1 연결 부재(140)보다 많은 개수의 관통 실리콘 비아(2500)가 형성될 수 있다.
메인 칩(2000)의 하면에 형성되는 제3 연결 부재(2600)는 범프 패드(2610) 및 범프(2620)를 포함할 수 있고, 개수가 관통 실리콘 비아(2500)보다 작을 수 있다. 그에 따라, 대응되는 제3 연결 부재(2600)가 없는 관통 실리콘 비아(2500)의 경우는 다층 배선 패턴을 통해 하나의 제3 연결 부재(2600)에 합쳐 연결될 수 있다.
한편, 메인 칩(2000)에 형성된 제3 연결 부재(2600)는 상부 반도체 패키지(1000a, 1000c)의 제1 연결 부재(140)보다는 사이즈가 크다. 이는 메인 칩(2000)이 실장되는, 보드 기판(미도시)에 형성된 배선이 규격화되어 있거나 보드 기판의 물질적 특성(예를 들어, 플라스틱)을 이유로 하여 조밀화하기 어려운 한계가 있기 때문이다. 이런 이유로, 앞서 관통 실리콘 비아(2500)의 모두가 제3 연결 부재(2600) 각각으로 대응되지 않을 수 있다.
도 44의 실시예에 따른 반도체 패키지(6000a)는 상부 반도체 패키지(1000, 1000a) 부분과 밀봉재(330)를 제외하고 도 43의 반도체 패키지(6000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 43의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.
도 44를 참조하면, 본 실시예의 반도체 패키지(6000a)에서 상부 반도체 패키지(1000, 1000a)는 도 1 및 도 2의 반도체 패키지(1000, 1000a)와 동일할 수 있다. 그에 따라, 제1 칩(100) 및 제2 칩(200) 사이의 연결 부분에 언더필(320)이 형성되고, 제1 칩(100) 및 제2 칩(200)의 양측벽에 몰딩재(300)가 형성되어 밀봉재(330)를 구성한다.
도 45의 실시예에 따른 반도체 패키지(6000b)는 상부 반도체 패키지(1000a, 1000g) 부분과 밀봉재(330)를 제외하고 도 43 및 도 44의 칩 적층 반도체 패키지(6000, 6000a)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 43 및 도 44의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.
도 45를 참조하면, 본 실시예의 반도체 패키지(6000b)에서 상부 반도체 패키지(1000a, 1000g)는 도 2 및 도 8의 칩 적층 반도체 패키지(1000a, 1000g)와 동일할 수 있다. 그에 따라, 제1 칩(100) 및 제2 칩(200) 사이의 연결 부분뿐만 아니라 제2 칩(200)의 양측벽에 언더필(320c)이 형성되고, 언더필(320c) 및 제1 칩(100)의 양측벽에 몰딩재(300)가 형성되어 밀봉재(330)를 구성한다.
도 46의 실시예에 따른 반도체 패키지(6000c)는 상부 반도체 패키지(1000a)와 메인 칩(2000)의 연결 부분을 제외하고 도 43의 반도체 패키지(6000)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 43의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.
도 46을 참조하면, 본 실시예에의 반도체 패키지(6000c)에서, 상부 반도체 패키지(1000a)와 메인 칩(2000)의 연결 부분은 언더필(2800)이 채워질 수 있다. 한편, 언더필을 이용하는 경우 상부 반도체 패키지(1000a)는 메인 칩(2000)에 열 압착 방법, 예컨대, 제1 칩(100)의 제1 연결 부재(140)를 메인 칩(2000)의 상부 패드(2700)에 열 압착 방법으로 적층함으로써, 실장될 수 있다.
도 47 내지 49는 본 발명의 일부 실시예들에 따른 칩 적층 반도체 패키지에 대한 요부 단면도들이다.
도 47을 참조하면, 구체적으로, 도 47의 반도체 패키지(6500a)는 보드 기판(3000), 메인 칩(2000), 상부 반도체 패키지(1000a, 1000g), 언더필(4000) 및 제2 밀봉재(5000)를 포함할 수 있다. 상부 반도체 패키지(1000a, 1000g)와 메인 칩(2000)은 도 45에서 설명한 구조와 동일할 수 있다. 따라서, 상부 반도체 패키지(1000a, 1000g)와 메인 칩(2000)의 구성요소들에 대한 구체적인 설명은 생략한다. 상부 반도체 패키지(1000a, 1000g)와 메인 칩(2000)은 제3 연결 부재(2600)를 통해 보드 기판(3000)에 실장될 수 있다.
보드 기판(3000)은 바디(3100), 상부 보호층(3200), 하부 보호층(3300), 상부 패드(3400) 및 제4 연결 부재(3500)를 포함할 수 있다. 바디(3100)에는 다수의 배선 패턴이 형성될 수 있다. 상부 보호층(3200) 및 하부 보호층(3300)은 바디(3100)를 보호하는 기능을 하는데, 예컨대, 솔더 레지스트일 수 있다. 이러한 보드 기판(3000)은 규격화되어 있고, 또한 그 사이즈 축소에 한계가 있다. 따라서, 보드 기판(3000)에 대해서는 더 이상의 설명은 생략한다.
제2 밀봉재(5000)는 상부 반도체 패키지(1000a, 1000g)와 메인 칩(2000)의 측면과 상면을 밀봉하고, 하면은 보드 기판(3000)의 외곽 부분에 접착될 수 있다. 언더필(4000)은 메인 칩(2000)과 보드 기판(3000)의 연결부분을 채운다. 본 실시예에서 언더필(4000)이 메인 칩(2000)과 보드 기판(3000)의 연결부분에 형성되었으나, MUF 공정을 통해 제3 밀봉재(5000)가 형성되는 경우에 언더필(4000)은 생략될 수 있다.
도 48 및 도 49의 실시예에 따른 반도체 패키지(6500b, 6500c)는 상부 반도체 패키지(1000a)를 제외하고 도 47의 반도체 패키지(6500a)와 유사한 구조를 가질 수 있다. 그에 따라, 설명의 편의를 위해 도 47의 설명 부분에서 기술한 부분은 생략하거나 간략히 기술한다.
도 48에 도시한 반도체 패키지(6500b)에서, 상부 반도체 패키지(1000a)가 도 2의 칩 적층 반도체 패키지(1000a)에 해당될 수 있다. 이에 따라, 칩들 사이에 현성된 언더필(320) 및 칩들의 양측벽에 형성된 몰딩재(300)로 밀봉재(330)를 형성할 수 있다.
도 49에 도시한 반도체 패키지(6500c)에서, 상부 반도체 패키지(1000a)가 도 2 및 도 4의 상부 반도체 패키지(1000a, 1000c)에 해당될 수 있다. 이에 따라, 칩들 사이뿐만 아니라 제1 칩의 양측벽에 형성된 언더필(320a) 및 칩들의 양측벽에 형성된 몰딩재(300b)로 밀봉재(330)를 형성할 수 있다.
도 50은 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지를 포함하는 메모리 카드를 개략적으로 보여주는 블럭 구성도이다.
구체적으로, 메모리 카드(7000) 내에서 제어기(7100)와 메모리(7200)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(7100)에서 명령을 내리면, 메모리(7200)는 데이터를 전송할 수 있다. 제어기(7100) 및/또는 메모리(7200)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 메모리(7200)는 메모리 어레이(미도시) 또는 메모리 어레이 뱅크(미도시)를 포함할 수 있다.
이러한 카드(7000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 51은 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지를 포함하는 전자시스템을 개략적으로 보여주는 블럭 구성도이다.
구체적으로, 전자시스템(8000)은 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)를 포함할 수 있다. 전자시스템(8000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 상기 모바일 시스템은 PDA, 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 폰(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player) 또는 메모리 카드(memory card)일 수 있다.
제어기(8100)는 프로그램을 실행하고, 전자시스템(8000)을 제어하는 역할을 할 수 있다. 제어기(8100)는, 예를 들어 마이크로프로세서(microprocessor), 디지털 신호 처리기(digital signal processor), 마이크로콘트롤러(microcontroller) 또는 이와 유사한 장치일 수 있다. 입/출력 장치(8200)는 전자시스템(8000)의 데이터를 입력 또는 출력하는데 이용될 수 있다.
전자시스템(8000)은 입/출력 장치(8200)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(8200)는, 예를 들어 키패드(keypad), 키보드(keyboard) 또는 표시장치(display)일 수 있다. 메모리(8300)는 제어기(8100)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 및/또는 제어기(8100)에서 처리된 데이터를 저장할 수 있다. 제어기(8100) 및 메모리(8300)는 본 발명의 실시예들 중 어느 하나에 따른 반도체 패키지를 포함할 수 있다. 인터페이스(8400)는 상기 시스템(8000)과 외부의 다른 장치 사이의 데이터 전송통로일 수 있다. 제어기(8100), 입/출력 장치(8200), 메모리(8300) 및 인터페이스(8400)는 버스(8500)를 통하여 서로 통신할 수 있다.
예를 들어, 이러한 전자시스템(8000)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
도 52는 본 발명의 일 실시예에 따른 칩 적층 반도체 패키지가 응용될 수 있는 전자 장치를 보여주는 사시도이다.
구체적으로, 전자 시스템(8000)이 모바일 폰(9000)에 적용되는 예를 보여주고 있다. 그밖에, 전자시스템(8000)은 휴대용 노트북, MP3 플레이어, 네비게이션(Navigation), 고상 디스크(Solid state disk; SSD), 자동차 또는 가전제품(Household appliances)에 적용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형, 치환 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
1000: 칩 적층 반도체 패키지, 100: 제1 칩, 200: 제2 칩, 300: 밀봉재, 170: 유효 관통 실리콘 비아, 140, 240: 연결 부재, 250: 더미 범프 패드, 252: 브릿지 더미 범프, 110, 210: 칩 바디, 120, 220: 하부 절연층, 130. 유효 관통 실리콘 비아, 160: 보호층, 170: 유효 범프 패드, 172, 더미 범프 패드, 42: 외부 범프 패드, 144: 외부 범프, 124, 224: 패시베이션층, 250: 더미 범프 패드, 252: 브릿지 더미 범프, 242: 유효 범프 패드, 244: 유효 범프, 330: 밀봉재, 320: 언더필, 300: 몰딩재

Claims (20)

  1. 복수개의 제1 유효 범프 패드들 및 복수개의 제1 더미 범프 패드들을 포함하는 제1 칩;
    상기 제1 칩 상에 적층되고, 상기 제1 유효 범프 패드들과 각각 전기적으로 연결된 복수개의 유효 범프들 및 상기 복수개의 제1 더미 범프 패드들과 연결된 복수개의 브릿지 더미 범프들을 포함하는 제2 칩; 및
    상기 제1 칩 및 제2 칩을 밀봉하는 밀봉재를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  2. 제1항에 있어서, 상기 제1 칩은 제1 칩 바디를 포함하고, 상기 제1 칩 바디의 상면에 상기 제1 유효 범프 패드들이 형성되고, 상기 제1 칩 바디에는 상기 제1 유효 패드들과 각각 전기적으로 연결된 복수개의 제1 유효 관통 실리콘 비아들이 형성되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  3. 제2항에 있어서, 상기 제1 칩 바디의 상면에 상기 제1 더미 범프 패드들이 형성되고, 상기 제1 칩 바디에는 상기 제1 더미 범프 패드들과 각각 연결된 복수개의 제1 더미 관통 실리콘 비아들이 형성되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  4. 제1항에 있어서, 상기 제2 칩은 제2 칩 바디를 포함하고, 상기 제2 칩 바디의 하면에 상기 유효 범프들과 각각 전기적으로 연결된 복수개의 제2 유효 범프 패드들이 형성되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  5. 제4항에 있어서, 상기 제2 칩 바디의 하면에 상기 제1 브릿지 더미 범프들과 연결된 복수개의 제2 더미 범프 패드들이 형성되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  6. 제4항에 있어서, 상기 제2 칩 바디의 하면에 상기 제2 유효 범프 패드들이 형성되고, 상기 제2 칩 바디에는 상기 제2 유효 범프 패드들과 각각 연결된 복수개의 제2 유효 관통 실리콘 비아들이 형성되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  7. 제4항에 있어서, 상기 제2 칩 바디에는 제2 더미 범프 패드들과 각각 연결된 복수개의 제2 더미 관통 실리콘 비아들이 형성되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  8. 제4항에 있어서, 상기 제1 더미 범프 패드들 및 제2 더미 범프 패드들의 피치는 상기 제1 유효 범프 패드들 및 제2 유효 범프 패드들의 피치보다 작게 구성되는 것을 특징으로 하는 칩 적층 반도체 패키지.
  9. 제1항에 있어서, 상기 브릿지 더미 범프들은 서로 떨어져서 상기 복수개의 제1 더미 범프 패드들과 연결되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  10. 제1항에 있어서, 상기 밀봉재는 상기 제1 칩 및 제2 칩 사이를 채우거나 상기 제2 칩의 양측벽에 형성된 언더필을 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  11. 제1항에 있어서, 상기 밀봉재는 제1 칩 및 제2 칩 사이를 채우고, 상기 제1 칩 및 제2 칩의 양측벽이나 전체를 둘러싸는 몰딩재를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  12. 제1항에 있어서, 상기 밀봉재는 상기 제1 칩 및 제2 칩 사이를 채우고 상기 제1 칩의 양측벽에 형성된 언더필, 및 상기 언더필의 외측과 상기 제1 칩 및 제2 칩의 양측벽이나 전체를 둘러싸는 몰딩재를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  13. 복수개의 제1 유효 범프 패드들을 구비한 제1 유효 연결부 및 상기 제1 유효 연결부와 떨어져 위치하고 복수개의 제1 더미 범프 패드들을 구비한 제1 더미 연결부를 포함하는 제1 칩;
    상기 제1 칩 상에 적층되고, 상기 제1 유효 범프 패드들과 각각 전기적으로 연결된 복수개의 제1 유효 범프들을 구비한 제2 유효 연결부 및 상기 제2 유효 연결부와 떨어져 위치하고 상기 복수개의 제1 더미 범프 패드들과 연결된 복수개의 제1 브릿지 더미 범프들을 구비하는 제2 더미 연결부를 포함하는 제2 칩; 및
    상기 제1 칩 및 제2 칩을 밀봉하는 밀봉재를 포함하여 이루어지는 것을 특징으로 하는 칩 적층 반도체 패키지.
  14. 제13항에 있어서, 상기 제1 칩은 상기 제1 유효 연결부와 떨어져 위치하고 복수개의 제3 유효 범프 패드들을 구비한 제3 유효 연결부를 포함하고, 상기 제2 칩은 상기 제2 유효 연결부와 떨어져 위치하고 상기 제3 유효 범프 패드들과 전기적으로 연결된 복수개의 제2 유효 범프를 구비한 제4 유효 연결부를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  15. 제14항에 있어서, 상기 제1 칩은 상기 제1 더미 연결부와 떨어져 위치하고 복수개의 제3 더미 범프 패드들을 구비한 제3 더미 연결부를 포함하고,
    상기 제2 칩은 상기 제2 더미 연결부와 떨어져 위치하고 상기 복수개의 제3 더미 범프 패드들과 연결된 복수개의 제2 브릿지 더미 범프들을 구비한 제4 더미 연결부를 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
  16. 제15항에 있어서, 상기 제1 칩 및 제2 칩은 각각 제1 칩 바디 및 제2 칩 바디를 포함하고,
    상기 제1 유효 연결부 및 제3 유효 연결부는 상기 제1 칩 바디의 중앙부에 배치되어 있고, 상기 제2 유효 연결부 및 제4 유효 연결부는 상기 제2 칩 바디의 중앙부에 배치되어 있고,
    상기 제1 더미 연결부 및 제3 더미 연결부는 상기 제1 칩 바디의 모서리부에 배치되어 있고, 상기 제2 더미 연결부 및 제4 더미 연결부는 상기 제2 칩 바디의 모서리부에 배치되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  17. 제15항에 있어서, 상기 제1 칩 및 제2 칩은 각각 제1 칩 바디 및 제2 칩 바디를 포함하고,
    상기 제1 유효 연결부 및 제3 유효 연결부는 상기 제1 칩 바디의 모서리부에 배치되어 있고, 상기 제2 유효 연결부 및 제4 유효 연결부는 상기 제2 칩 바디의 모서리부에 배치되어 있고,
    상기 제1 더미 연결부 및 제3 더미 연결부는 상기 제1 칩 바디의 중앙부에 배치되어 있고, 상기 제2 더미 연결부 및 제4 더미 연결부는 상기 제2 칩 바디의 중앙부에 배치되어 있는 것을 특징으로 하는 칩 적층 반도체 패키지.
  18. 복수개의 제1 유효 범프 패드들, 복수개의 제1 더미 범프 패드들. 및 상기 제1 유효 패드들과 전기적으로 연결된 복수개의 제1 관통 실리콘 비아들, 상기 제1 관통 실리콘 비아와 연결된 제1 연결 부재를 포함하는 제1 칩;
    상기 제1 칩 상에 적층되고, 상기 제1 유효 범프 패드들과 각각 전기적으로 연결되도록 복수개의 유효 범프들과 유효 범프 패드들로 구성된 제2 연결 부재, 및 상기 복수개의 제1 더미 범프 패드들과 연결된 복수개의 브릿지 더미 범프들을 포함하는 제2 칩;
    상기 제1 칩 및 제2 칩을 밀봉하는 제1 밀봉재; 및
    상기 제1 칩 및 제2 칩이 상기 제1 연결 부재를 통해 실장되는 메인 칩을 포함하여 이루어지는 것을 특징으로 하는 칩 적층 반도체 패키지.
  19. 제18항에 있어서, 상기 제1 칩 및 제2 칩의 사이즈는 동일하며, 상기 메인 칩의 사이즈는 상기 제1 칩 및 제2 칩보다 큰 것을 특징으로 하는 칩 적층 반도체 패키지.
  20. 제18항에 있어서, 상기 메인 칩 하면에는 제3 연결 부재가 형성되어 있고, 상기 제1 칩, 제2 칩 및 상기 메인 칩이 상기 제3 연결 부재를 통해 실장되는 보드 기판을 더 포함하는 것을 특징으로 하는 칩 적층 반도체 패키지.
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