JP2016058596A - 電子デバイス、部品実装基板及び電子機器 - Google Patents

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訓彦 猿田
Norihiko Saruta
訓彦 猿田
尾崎　裕司
Yuji Ozaki
裕司 尾崎
秀年 椛澤
Hidetoshi Kabasawa
秀年 椛澤
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Sony Corp
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
    • H01L2224/29199—Material of the matrix
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    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/29198—Material with a principal constituent of the material being a combination of two or more materials in the form of a matrix with a filler, i.e. being a hybrid material, e.g. segmented structures, foams
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    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
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    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/321—Disposition
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    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81455—Nickel [Ni] as principal constituent
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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Abstract

【課題】基板の反りを抑制することができる電子デバイス、部品実装基板、及び電子機器を提供する。
【解決手段】本技術の一形態に係る電子デバイスは、第１の回路基板と、第２の回路基板とを具備する。上記第１の回路基板は、第１の主面と、第２の主面と、複数の外部端子とを有する。上記複数の外部端子は、最外周に位置する第１の端子群を含み、上記第１の主面にマトリクス状に配置される。上記第２の回路基板は、上記第２の主面に対向する端子面と、複数の接続端子とを有する。上記複数の接続端子は、上記端子面に配置され、上記第１の端子群の少なくとも一部と対向する第２の端子群を含み、上記第２の主面に電気的に接続される。
【選択図】図２

Description

本技術は、表面実装型の電子デバイス、並びに上記電子デバイスを備える部品実装基板及び電子機器に関する。
近年、電子デバイスの実装技術は飛躍的に進歩しており、半導体チップを積層して実装するチップオンチップ（ＣＯＣ）技術等の様々な積層実装技術が開発されている。
これら積層実装技術を利用した電子デバイス等は、例えば、回路基板とその上に積層される半導体チップとがはんだ等を用いて相互に接続される構造を有する。また、接続信頼性を確保するために、半導体チップと回路基板との間にアンダーフィル樹脂を充填することが多い。この場合、アンダーフィル樹脂層と端子との熱膨張係数が相互に異なるため、熱環境下において、回路基板に多大な熱応力が掛かり、その結果、回路基板に反りが生じることがある。回路基板の反りは、信頼性やデバイス特性等に影響を及ぼすため、積層実装を実現する上で大きな課題となっている。
特許文献１には、ダミー端子を備える配線基板が開示されている。ダミー端子は、基板の対角線上に沿って配置される。基板の対角線上には大きな応力が掛かるため、基板の反りを誘発する。したがって、基板の対角線上に端子電極を配置すると、基板の反りにより端子電極の接続不良が発生する恐れがある。そこで特許文献１では、端子電極を基板の対角線上を避けるように配置し、対角線上にはダミー端子を設けることにより、基板の反りにより生じる端子電極の接続不良を回避している。
また、特許文献２には、多層回路配線基板に接着する支持板が開示されている。この支持板のサイズは、多層回路配線基板上の二次実装用電極パッドを設ける領域のサイズより小さい。支持板のサイズと二次実装用電極パッドを設ける領域のサイズとが同じである場合、特に多層回路配線基板の外周において反りが生じる。これは、多層回路配線基板の材料である樹脂材と、この多層回路配線基板を支持する支持板の材料である金属との熱膨張係数が相互に異なることによる。多層回路配線基板の反りにより、特に多層回路配線基板の外周に配置された二次実装用電極パッドにおいて接続不良が発生する恐れがある。そこで特許文献２では、二次実装用電極パッドを設ける領域よりも小さいサイズの支持板を形成し、最も外側の二次実装用電極パッドへの応力集中を避けることにより、接続信頼性を向上させている。
特許第４０８２２２０号 特許第４７７９６１９号
近年、電子デバイスが適用される電子機器などはますます高性能化及び多機能化しており、電子デバイスの信頼性向上のために基板の反りを抑制することが求められている。
以上のような事情に鑑み、本技術の目的は、基板の反りを抑制することができる電子デバイス、部品実装基板、及び電子機器を提供することにある。
本技術の一形態に係る電子デバイスは、第１の回路基板と、第２の回路基板とを具備する。
上記第１の回路基板は、第１の主面と、第２の主面と、複数の外部端子とを有する。上記複数の外部端子は、最外周に位置する第１の端子群を含み、上記第１の主面にマトリクス状に配置される。
上記第２の回路基板は、上記第２の主面に対向する端子面と、複数の接続端子とを有する。上記複数の接続端子は、上記端子面に配置され、上記第１の端子群の少なくとも一部と対向する第２の端子群を含み、上記第２の主面に電気的に接続される。
上記電子デバイスにおいて、複数の外部端子及び複数の接続端子は、最外周において相互に対向する第１及び第２の端子群をそれぞれ含む。これにより、温度変化による熱膨張あるいは熱収縮時において、第１の回路基板の外周部に作用する曲げ応力を低減し、その結果、基板の反りを抑制することが可能となる。
上記第１の端子群及び上記第２の端子群のうち少なくとも一方の端子群の一部は、ダミー端子であってもよい。
例えば、回路設計的に第１の端子群と第２の端子群とを相互に対向配置させることが困難な場合がある。この場合、少なくとも一方の端子群の一部をダミー端子で構成すれば、第１の端子群と第２の端子群とを所望の位置で対向させることが可能になる。
上記第１の回路基板の形状が矩形である場合、上記ダミー端子は、典型的には、上記第１の主面及び上記第２の主面のうち少なくとも一方の主面の四隅に配置される。
曲げ応力の大きい基板の四隅にダミー端子を配置することにより、基板の反りを効率よく抑制することが可能となる。
上記第１の回路基板は、有機基板であってもよいし、半導体基板であってもよい。半導体基板は、集積回路を含むＩＣチップ等であってもよい。
上記電子デバイスによれば、第１の回路基板の構成材料、種類に関係なく、温度変化時の反りを抑制することができる。
上記電子デバイスは、上記第２の主面と上記端子面との間に形成されたアンダーフィル樹脂層をさらに具備してもよい。
上記構成によれば、第１の回路基板と第２の回路基板との接合信頼性を確保しつつ、アンダーフィル樹脂層と各端子群との熱膨張係数の相違に起因する第１の回路基板の反りを抑制することができる。
上記第１の回路基板は、絶縁性樹脂膜をさらに有してもよい。上記絶縁性樹脂膜は、上記第１の主面と上記複数の外部端子との間に配置され、上記複数の外部端子よりも軟質の樹脂材料で構成される。
これにより、複数の外部端子が第１の主面へ及ぼす応力を緩和し、第１の回路基板の反りを抑制することが可能となる。
上記複数の外部端子および上記複数の接続端子は、それぞれ突起電極を含んでもよい。これらの突起電極は、相互に異なる材料で構成されてもよいし、同一の材料で構成されてもよい。上記各突起電極が相互に同一の材料で構成される場合、両突起電極の熱膨張係数を同一にすることができるため、当該熱膨張係数の相違に起因する第１の回路基板の反りを抑制することが可能となる。
上記第２の回路基板は、単一の基板で構成される場合に限られず、複数の基板で構成されてもよい。
上記第２の回路基板は特に限定されず、ＩＣチップでもよいし、センサ部を有する基板であってもよい。センサ部は、例えば、撮像素子やMEMSデバイス等であってもよい。
上記電子デバイスによれば、第１の回路基板の反りを抑制することができるため、第２の回路基板のデバイス特性を安定に確保することが可能となる。
本技術の一形態に係る部品実装基板は、第１の回路基板と、第２の回路基板と、第３の回路基板とを具備する。
上記第１の回路基板は、第１の主面と、第２の主面と、複数の外部端子とを有する。上記複数の外部端子は、最外周に位置する第１の端子群を含み、上記第１の主面にマトリクス状に配置される。
上記第２の回路基板は、上記第２の主面に対向する端子面と、複数の接続端子とを有する。上記複数の接続端子は、上記端子面に配置され、上記第１の端子群の少なくとも一部と対向する第２の端子群を含み、上記第２の主面に電気的に接続される。
上記第３の回路基板は、上記第１の主面に対向して配置され、上記複数の外部端子に電気的に接続される。
本技術の一形態に係る電子機器は、第１の回路基板と、第２の回路基板と、第３の基板とを具備する。
上記第１の回路基板は、第１の主面と、第２の主面と、複数の外部端子とを有する。上記複数の外部端子は、最外周に位置する第１の端子群を含み、上記第１の主面にマトリクス状に配置される。
上記第２の回路基板は、上記第２の主面に対向する端子面と、複数の接続端子とを有する。上記複数の接続端子は、上記端子面に配置され、上記第１の端子群の少なくとも一部と対向する第２の端子群を含み、上記第２の主面に電気的に接続される。
上記第３の回路基板は、上記第１の主面に対向して配置され、上記複数の外部端子に電気的に接続される。
以上のように、本技術によれば、基板の反りを抑制することができる。
なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施形態に係る電子デバイスの構成を概略的に示す断面図である。 上記電子デバイスを備えた部品実装基板の概略断面図である。 上記電子デバイスにおける第１の回路基板の外部端子の配置形態の一例を示しており、Ａは、第２の主面から見た第１の回路基板の平面図、Ｂは、第１の主面から見た第１の回路基板の平面図（裏面図）である。 上記電子デバイスの一作用を模式的に説明する断面図である。 本技術の第２の実施形態に係る電子デバイスを構成する第１の回路基板の平面図および裏面図である。 温度変化により第１の回路基板に印加される曲げ応力の面内分布を示すシミュレーション結果である。 本技術の第３の実施形態に電子デバイスを搭載した部品実装基板の概略断面図である。 図７に示す電子デバイスの要部の拡大断面図である。 本技術の第４の実施形態に電子デバイスを搭載した部品実装基板の概略断面図である。 本技術の第５の実施形態に電子デバイスを搭載した部品実装基板の概略断面図である。 本技術の第６の実施形態に電子デバイスを搭載した部品実装基板の概略断面図である。 図１１に示す電子デバイスを構成する第１の回路基板の平面図である。
以下、本技術に係る実施形態を、図面を参照しながら説明する。
＜第１の実施形態＞
図１は、本技術の第１の実施形態に係る電子デバイス１の構成を概略的に示す断面図である。図２は、電子デバイス１を備えた部品実装基板１００の概略断面図である。
各図において、Ｘ軸およびＹ軸は相互に直交する平面方向を示し、Ｚ軸はこれらに直交する高さ（厚み）方向を示している（以後の各図においても同様とする）。
［電子デバイスの基本構成］
図１に示すように、本実施形態の電子デバイス１は、第１の回路基板１０と、第２の回路基板２０とを備える。電子デバイス１は、全体的に略直方体形状に形成された単一のパッケージ部品として構成される。第２の回路基板２０は、第１の回路基板１０上に、例えばフリップチップ方式により実装される。
部品実装基板１００は、電子デバイス１と、実装基板３０（第３の回路基板）とを備える。電子デバイス１は、実装基板３０上に実装される。図示の例では電子デバイス１は、実装基板３０上にフリップチップ実装されるが、これに限られず、ワイヤボンド方式で実装されてもよい。
部品実装基板１００は、例えば、ビデオカメラ、ゲーム機、携帯情報端末等の各種電子機器に搭載される。実装基板３０は、片面基板であってもよいし、両面基板であってもよい。実装基板３０には、電子デバイス１以外の他の多くの電気・電子部品が搭載され、電子機器の制御回路の少なくとも一部を構成する。
続いて、電子デバイス１を構成する第１及び第２の回路基板１０，２０の詳細について説明する。
第１の回路基板１０は、基板本体１１と、複数の外部端子１２とを有する。基板本体１１は、第１の主面１１１と、第２の主面１１２とを有し、複数の外部端子１２は、第１の主面１１１に配置される。第２の主面１１２には、第２の回路基板２０と電気的に接続される複数のパッド部１３が設けられている。
本実施形態において第１の回路基板１０の平面形状は正方形に形成される。これに限られず、第１の回路基板１０の平面形状は、長方形や他の多角形で構成されてもよい。厚みも特に限定されず、例えば、１００μｍ〜１５０μｍである。第１の回路基板１０は、典型的には、配線基板、半導体ベアチップ（ＩＣチップ）などで構成される。
配線基板としては、樹脂基板、メタル基板、セラミック基板等で適用可能であり、この場合、基板本体１１は、合成樹脂材料、金属材料あるいはセラミック材料、およびこれらに内蔵される配線材料等で構成される。一方、第１の回路基板１０が半導体ベアチップで構成される場合、基板本体１１はシリコン基板やガリウム−ヒ素基板等の半導体基板で構成される。半導体基板には、トランジスタやメモリ等を含む集積回路、半導体基板の表裏を貫通するビア等が構成される。第１の回路基板１０は、第２の回路基板２０の駆動を制御する制御回路を内蔵してもよい。
第１の主面１１１は基板本体１１の一方の主面（図１において下面）を構成し、第２の主面１１２は第１の主面１１１とは反対側の主面（図１において上面）を構成する。第１及び第２の主面１１１，１１２は、典型的には、外部端子１２およびパッド部１３の形成領域以外の領域が、シリコン酸化膜、シリコン窒化膜等で構成された電気絶縁性の保護膜で被覆される。
複数の外部端子１２および複数のパッド部１３は、基板本体１１の両主面１１１，１１２に積層された所定形状の導体層で構成される。外部端子１２およびパッド部１３を構成する導体材料は特に限定されず、Ｃｕ、Ａｌ等の金属単層膜で構成されてもよいし、Ａｕ／Ｔｉ／Ｎｉなどの異種金属の積層膜で構成されてもよい。
複数の外部端子１２は、実装基板３０の表面に形成されたランド部（あるいはパッド部）に、電気的・機械的に接続される突起電極１２０を含んでもよい。突起電極１２０は、複数の外部端子１２に各々設けられた半田バンプ（ボールバンプ）で構成されるが、これ以外にも、めっきバンプ、金バンプ等で構成されてもよい。
第１の回路基板１０と実装基板３０との接合部には、図２に示すように、アンダーフィル樹脂層４２が形成されてもよい。これにより上記接合部の機械的強度が向上するため、接合部の信頼性を確保することができる。アンダーフィル樹脂層４２は、典型的には、エポキシ系樹脂等の熱硬化性樹脂材料で構成され、必要に応じて適宜のフィラーを含有してもよい。
複数のパッド部１３は、第２の回路基板２０の端子面２１１に配置された複数の接続端子２２に対応して配置される。パッド部１３の数は、外部端子１２の数と同じでもよいし、異なっていてもよい。これら外部端子１２およびパッド部１３は、基板本体１１の内部を介して相互に電気的に接続される。外部端子１２は、典型的には、パッド部１３のレイアウトを第１の主面１１１に再配列する機能を有する。
第２の回路基板２０は、基板本体２１と、複数の接続端子２２とを有する。基板本体２１は、第１の回路基板１０（第２の主面１１２）に対向する端子面２１１を有し、複数の接続端子２２は、端子面２１１に配置される。
本実施形態において第２の回路基板２０の平面形状は、第１の回路基板１０と同様に、正方形に形成される。これに限られず、第２の回路基板１０の平面形状は、長方形や他の多角形で構成されてもよい。また本実施形態において、第２の回路基板２０は、第１の回路基板１０と同一の大きさに形成されるが、これに限られず、第１の回路基板１０よりも小さい（あるいは大きい）サイズで形成されてもよい。
第２の回路基板２０は、典型的には、配線基板、ＩＣチップ、センサデバイス等で構成される。具体的には、第２の回路基板２０は、集積回路が表面に形成されたベアチップで構成され、あるいは、ＣＣＤ（Charge Coupled Device）／ＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージャ等を内蔵した撮像デバイス、ＭＥＭＳ（Micro Electro Mechanical System）技術を用いて作製された角速度センサ等のセンサ部を有する。基板本体２１は、単層のシリコン基板で構成されてもよいし、ＳＯＩ（Silicon On Insulator）基板等の複合基板で構成されてもよい。
複数の接続端子２２は、基板本体２１の周縁（４辺）に沿って単列で配列される。複数の接続端子２２は、基板本体２１の端子面２１１に積層された所定形状の導体層で構成される。接続端子２２を構成する導体材料は特に限定されず、Ｃｕ、Ａｌ等の金属単層膜で構成されてもよいし、Ａｕ／Ｔｉ／Ｎｉなどの異種金属の積層膜で構成されてもよい。
複数の接続端子２２は、第１の回路基板１０のパッド部１３に、電気的・機械的に接続される突起電極２２０を含んでもよい。突起電極２２０は、複数の接続端子２２に各々設けられた半田バンプ（ボールバンプ）で構成されるが、これ以外にも、めっきバンプ、金バンプ等で構成されてもよい。本実施形態では、突起電極２２０は、外部端子１２を構成する突起電極１２０と同一または同種の半田材料で構成されるが、勿論これに限られない。
第１の回路基板１０（第２の主面１１２）と第２の回路基板２０（端子面２１１）との間には、図２に示すように、アンダーフィル樹脂層４１が形成されてもよい。これにより上記接合部の機械的強度が向上するため、接合部の信頼性を確保することができる。アンダーフィル樹脂層４１は、典型的には、エポキシ系樹脂等の熱硬化性樹脂材料で構成され、必要に応じて適宜のフィラーを含有してもよい。
次に、外部端子１２および接続端子２２の配置形態について説明する。
図３Ａ，Ｂは、第１の回路基板１０の外部端子１２およびパッド部１３の配置形態の一例を示しており、Ａは、第２の主面１１２から見た第１の回路基板１０の平面図、Ｂは、第１の主面１１１から見た第１の回路基板１０の平面図（裏面図）である。
なお各図において、外部端子１２およびパッド部１３（接続端子２２）はそれぞれ円形に描かれているが、実際の形状はこれに限定されず、矩形状等に形成されてもよい。
複数の外部端子１２は、第１の主面１１１にマトリクス状に配置される。外部端子１２は、最外周に位置する複数の端子群１２Ａ（第１の端子群）と、これら端子群１２Ａよりも基板内方側（中央側）に位置する複数の端子群１２Ｂとを含む。端子群１２Ａは、基板本体１１の周縁（４辺）に沿って直線的に配列される。
一方、複数のパッド部１３は、第２の回路基板２０の複数の接続端子２２に対応するように、図３Ａ，Ｂに示すように基板本体１１の周縁（４辺）に沿って単列で配列される。複数のパッド部１３は、典型的には、外部端子１２よりも狭いピッチで配列される。パッド部１３のサイズは特に限定されず、図示するように外部端子１２よりも小さくてもよいし、外部端子１２と同じでもよい。
本実施形態において複数のパッド部１３、すなわち、これらに対応する複数の接続端子２２は、基板本体１１を挟んで（Ｚ軸方向に）複数の端子群１２Ａと対向する端子群（第２の端子群）を構成する。
複数の接続端子２２（パッド部１３）は、端子群１２Ａを構成するすべての外部端子１２に常に対向する必要はなく、端子群１２Ａを構成する少なくとも一部の外部端子１２に対向するように配置されればよい。本実施形態において、複数の接続端子２２は、端子群１２Ａを構成するすべての外部端子１２に対向するように配置される。これに限られず、複数の接続端子２２は、端子群１２Ａを構成する複数の外部端子１２のうち、基板本体１１の３辺、あるいは対向する２辺に位置する外部端子１２に対向するように配置されてもよい。
［電子デバイスの作用］
以上のように構成される本実施形態の電子デバイス１は、図２に示すように、実装基板３０に対してフリップチップ実装されることで、部品実装基板１００を構成する。実装基板３０への電子デバイス１の実装は、典型的には、リフロー炉が用いられる。
リフロー炉においては、電子デバイス１および実装基板３０を所定温度に加熱することで、実装基板３０のランド部に塗布された予備半田（図示略）および突起電極１２０の一部を再溶融させて、外部端子１２を実装基板３０上に接合する。この際、第１の回路基板１０の基板本体１１、外部端子１２（突起電極１２０）、接続端子２２（突起電極２２０）、アンダーフィル樹脂層４１等の熱膨張係数の相違に起因して、図４に模式的に示すように基板本体１１に応力が発生する。
ここで、第１の回路基板１０の両主面１１１，１１２の周縁部に位置する外部端子１２および接続端子２２の配置が相互にずれている場合、これら外部端子１２および接続端子２２からの押し付け位置の相違によって当該周縁部近傍に大きな曲げ応力が発生する。この曲げ応力は、特に第１の回路基板１０の外周に大きな反りを生じさせ、これが原因で、電子デバイス１のデバイス特性に悪影響を及ぼしたり、実装基板３０との接合不良を生じさせたりする場合がある。
これに対して本実施形態においては、第１の回路基板１０の両主面１１１，１１２の周縁部に位置する外部端子１２（端子群１２Ａ）および接続端子２２が、上述のように基板本体１１を挟んでＺ軸方向に相互に対向するように配置されている。このため、基板本体１１に対する外部端子１２（端子群１２Ａ）および接続端子２２各々の押し付け位置が相互に重なり合い、その結果、基板本体１１の外周部の曲げ応力が緩和される。すなわち、基板本体１１の上下で各端子からの押し付け力が釣り合うように応力のバランスがとれるため、第１の回路基板１０の外周部における曲げ応力が低減され、その結果、基板の変形が生じにくくなる。
以上のように本実施形態によれば、第１の回路基板１０に反りを生じさせることなく、実装基板３０に電子デバイス１を実装することができる。特に、第１の回路基板１０の厚みが例えば１００μｍ〜１５０μｍと薄い場合に、顕著な効果を得ることができる。これにより、電子デバイス１のデバイス特性を確保しつつ、実装基板３０に対する適正に実装することがができるようになる。また、デバイス特性および接合信頼性に優れた部品実装基板１００あるいはこれを搭載した電子機器を提供することができる。
また、外部端子１２および接続端子２２に設けられる突起電極１２０，２２０がそれぞれ同じ種類の半田材料で構成されているため、両突起電極１２０，２２０の熱膨張係数が相互に同一となり、これにより温度変化量に依存することなく、第１の回路基板１０の反りを抑制することが可能となる。
さらに本実施形態によれば、部品実装基板１００を内蔵した電子機器の温度変化に対しても、電子デバイス１の所期の信頼性を確保することができる。つまり、電子機器内部の温度変化による電子デバイス１の熱膨張（若しくは熱収縮）が生じたとしても、第１の回路基板１０の曲げ応力に起因する反りの発生を抑制することができるため、電子デバイス１のデバイス特性の劣化等を防止することができる。
＜第２の実施形態＞
図５Ａ，Ｂは、本技術の第２の実施形態に係る電子デバイスを構成する第１の回路基板１０の平面図および裏面図である。以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
電子デバイスにおいては、第１の回路基板１０の複数の外部端子１２および第２の回路基板２０の複数の接続端子２２については、各基板１０，２０間において電気信号を送受するために、ある程度の個数を確保する必要がある。また、各端子１２，２２の個数だけでなく、サイズや配置等も、設計やプロセスに応じて変更される。そのため、第１の回路基板１０の外周においてその両主面にある端子の位置を重ねることが困難な場合がある。この場合には、第１の回路基板１０のどちらか一方の主面もしくは両方の主面に、実際には電気的接続を行わないダミーパッドを配置することで、基板外周部でのパッド位置を対向させることが可能となる。
図５Ａ，Ｂに示すように、本実施形態においては、第１の主面１０１の四隅に、外部端子１２の一部としてのダミー端子１２Ｃが配置され、第２の主面１０２の四隅に、パッド部１３の一部としてのダミーパッド１３Ｃが配置される。ダミー端子１２Ｃは、複数の外部端子１２のうち、最外周に位置する端子群１２Ａ（第１の端子群）の一部を構成する。
一方、第２の回路基板２０の端子面２１１には、ダミーパッド１３Ｃに接続されるダミー端子２２Ｃが、接続端子２２の一部として配置される。ダミー端子２２Ｃは、基板本体１１を挟んで上記端子群１２ＡにＺ軸方向に対向する端子群（第２の端子群）の一部を構成する。
これにより、第１の回路基板１０の外周四隅の位置において、外部端子１２および接続端子２２を相互に重ねる（対向させる）ことが可能となる。
ダミー端子１２Ｃ，２２Ｃを配置しない場合において、温度変化により第１の回路基板１０に印加される曲げ応力の面内分布を図６Ａに示す。色の濃淡は、曲げ応力の強弱を示す。すなわち、第１の回路基板１０の四隅にある色が濃い部分には、強い曲げ応力が掛かっている。一方、ダミー端子１２Ｃ，２２Ｃを配置した場合において、温度変化により第１の回路基板１０に印加される曲げ応力の面内分布を図６Ｂに示す。図６Ａと比較して、第１の回路基板１０の四隅に印加される曲げ応力の強さが低下していることが分かる。
以上のように、本実施形態によれば、相互に対向するダミー端子１２Ｃ，２２Ｃが第１の回路基板１０の四隅に配置されているため、第１の回路基板１０の四隅における曲げ応力を低減することができる。これにより、第１の回路基板１０の反りを効果的に抑制することが可能となる。
典型的には、ダミー端子１２Ｃは、他の外部端子１２（１２Ａ，１２Ｂ）と同一の材料、大きさ、形状で形成される。ダミー端子２２Ｃ（パッド部１３Ｃ）も同様に、他の接続端子２２（パッド部１３）と同一の材料、大きさ、形状で形成される。また、ダミー端子１２Ｃ，２２Ｃの位置や数は、上述の例に限られず、他の任意の位置に配置されてもよい。この場合においても、ダミー端子１２Ｃ，２２Ｃの両方が配置される必要はなく、いずれか一方が配置されてもよい。
＜第３の実施形態＞
図７は、本技術の第３の実施形態に電子デバイスを搭載した部品実装基板３００の概略断面図であり、図８は、上記電子デバイスの要部の拡大断面図である。以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
電子デバイス１と実装基板３０との接合信頼性を確保するために、電子デバイス１と実装基板３０との接合部にアンダーフィル樹脂層４２が設けられる場合がある。この場合、アンダーフィル樹脂の熱膨張係数は外部端子１２（突起電極１２０）の熱膨張係数よりも大きいことが多いため、低温時にはアンダーフィル樹脂が強く収縮し、相対的に複数の外部端子１２が第１の回路基板１０に強い応力を与え、これが第１の回路基板１０の反りを誘発するおそれがある。
そこで本実施形態では、第１の回路基板１０は、第１の主面１１１と複数の外部端子１２との間に設けられた樹脂膜１４をさらに有する。図８に示すように第１の回路基板１０は、パッド部Ｐと、このパッド部Ｐと異なる位置に配置された外部端子１２との間を電気的に接続する再配線用の配線層１５が第１の主面１１１に形成される。樹脂膜１４は、第１の主面１１１と配線層１５との間に形成される。なお外部端子１２（突起電極１２０）は、配線層１５を保護する保護膜１６の開口部に設けられる。
樹脂膜１４は、外部端子１２よりも軟質の電気絶縁性樹脂材料で構成される。典型的には、樹脂膜１４は、ポリイミド等のような低ヤング率の材料で構成される。これにより、第１の主面１１１が外部端子１２から受ける応力を緩和できるため、第１の回路基板１０の反りを抑えることが可能となる。
＜第４の実施形態＞
図９は、本技術の第４の実施形態に電子デバイスを搭載した部品実装基板４００の概略断面図である。以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
本実施形態の部品実装基板４００においては、第１の回路基板１０が集積回路１７を有する半導体チップで構成される。集積回路１７は、典型的には、シリコン基板の表面に形成される。
基板上にＩＣが作製されている場合、ＩＣのトランジスタは応力によってキャリア移動度が変化するため、基板に作用する反りが大きくなるとデバイス特性が大きく変化するおそれがある。
本実施形態においては、上述の第１の実施形態と同様に、複数の外部端子１２と接続端子２２とが第１の回路基板１０の周縁位置で相互に対向しているため、温度変化に起因して第１の回路基板１０に作用する曲げ応力が緩和される。これにより第１の回路基板１０の反りが抑えられるため、集積回路１７を構成するトランジスタ等のデバイス特性の変化を抑えることが可能となる。集積回路１７は、図示するように外部端子１２が配置される面（第１の主面）に形成されてもよいし、接続端子２２が配置される面（第２の主面）に形成されてもよい。
＜第５の実施形態＞
図１０は、本技術の第５の実施形態に電子デバイスを搭載した部品実装基板５００の概略断面図である。以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
本実施形態の部品実装基板５００においては、第２の回路基板２０の上面に形成された枠状の補強部２３を有する。補強部２３は、第２の回路基板２０の周縁に沿って形成される。これにより、第２の回路基板２０の曲げ応力に対する剛性が高まり、第１の回路基板１０だけでなく第２の回路基板２０の反りを抑制することが可能となる。
補強部２３は、典型的には、第２の回路基板２０を構成するＳＯＩ基板の活性層を所定形状に加工することで形成されてもよい。上記活性層には、アクチュエータ部やセンサ部等のMEMS機構部が設けられ、補強部２３は当該MEMS機構部を支持するフレーム部として構成することができる。
＜第６の実施形態＞
図１１は、本技術の第６の実施形態に電子デバイス２を搭載した部品実装基板６００の概略断面図であり、図１２は、電子デバイス２を構成する第１の回路基板１０の平面図である。以下、第１の実施形態と異なる構成について主に説明し、上述の実施形態と同様の構成については同様の符号を付しその説明を省略または簡略化する。
本実施形態の部品実装基板６００において、電子デバイス２は、第２の回路基板が複数の回路基板で構成されており、本実施形態では２つの回路基板２０１，２０２で第２の回路基板が構成される。これら２つの回路基板２０１，２０２は、第１の回路基板１０上（第２の主面）に相互に隣接して積層される。
第２の回路基板２０１，２０２各々端子面には、第１の回路基板１０上の複数のパッド部１３と接続される複数の接続端子２２１，２２２がそれぞれ配置されている。複数の接続端子２２１，２２２は、各回路基板２０１，２０２の周囲に沿ってそれぞれ単列で配列されている。各々の接続端子２２１，２２２の一部は、図１２に示すように、複数の外部端子１２のうち最外周に位置する端子群１２Ａの一部と対向する端子群（第２の端子群）を構成する。なお、接続端子２２１，２２２の残りの一部は、端子群１２Ａより内方側に位置する端子群１２Ｂの一部と対向するようにそれぞれ配置される。
以上のように構成される本実施形態の電子デバイス２および部品実装基板６００においては、各回路基板２０１，２０２の接続端子２２１，２２２が最外周に位置する外部端子１２と相互に対向するように配置されている。このため、第１の実施形態と同様に、温度変化に起因して第１の回路基板１０に作用する曲げ応力が緩和され、これにより第１の回路基板１０の反りを抑えることが可能となる。
以上、本技術の実施形態について説明したが、本技術は上述の実施形態にのみ限定されるものではなく、種々変更を加え得ることは勿論である。
例えば以上の各実施形態では、電子デバイスとして、２つの回路基板の積層構造を例に挙げて説明したが、３つ以上の回路基板（例えばＩＣチップ）が積層されたスタック構造の電子デバイスにも、本技術は適用可能である。
また、上述の各実施形態は、それぞれが単独で実施される場合に限られず、複数の実施形態が同時に実施されてもよい。例えば、第２の実施形態で説明したダミー端子は、他の実施形態にも同様に適用可能である。
なお、本技術は以下のような構成もとることができる。
（１）第１の主面と、第２の主面と、最外周に位置する第１の端子群を含み前記第１の主面にマトリクス状に配置された複数の外部端子とを有する第１の回路基板と、
前記第２の主面に対向する端子面と、上記端子面に配置され前記第１の端子群の少なくとも一部と対向する第２の端子群を含み、前記第２の主面に電気的に接続される複数の接続端子とを有する第２の回路基板と
を具備する電子デバイス。
（２）上記（１）に記載の電子デバイスであって、
前記第１の端子群及び前記第２の端子群のうち少なくとも一方の端子群の一部は、ダミー端子である
電子デバイス。
（３）上記（２）に記載の電子デバイスであって、
前記第１の回路基板の形状は矩形であり、
前記ダミー端子は、前記第１の主面及び前記第２の主面のうち少なくとも一方の主面の四隅に配置されている
電子デバイス。
（４）上記（１）〜（４）のいずれか１つに記載の電子デバイスであって、
前記第１の回路基板は半導体基板を含む
電子デバイス。
（５）上記（４）に記載の電子デバイスであって、
前記半導体基板は、集積回路を含む
電子デバイス。
（６）上記（１）〜（５）のいずれか１つに記載の電子デバイスであって、
前記第２の主面と前記端子面との間に形成されたアンダーフィル樹脂層をさらに具備する
電子デバイス。
（７）上記（１）〜（６）のいずれか１つに記載の電子デバイスであって、
前記第１の回路基板は、前記第１の主面と前記複数の外部端子との間に配置され前記複数の外部端子よりも軟質の絶縁性樹脂膜をさらに有する
電子デバイス。
（８）上記（１）〜）７）のいずれか１つに記載の電子デバイスであって、
前記複数の接続端子は、それぞれ、第１の接合材料で構成された突起電極を含み、
前記複数の外部端子は、それぞれ、前記第１の接合材料と同じ第２の接合材料で構成された突起電極を含む
電子デバイス。
（９）上記（１）〜（８）のいずれか１つに記載の電子デバイスであって、
前記第２の回路基板は、前記複数の接続端子をそれぞれ含む複数の基板を有する
電子デバイス。
（１０）上記（１）〜（９）に記載の電子デバイスであって、
前記第２の回路基板は、センサ部を有する基板である
電子デバイス。
（１１）第１の主面と、第２の主面と、最外周に位置する第１の端子群を含み前記第１の主面にマトリクス状に配置された複数の外部端子とを有する第１の回路基板と、
前記第２の主面に対向する端子面と、前記端子面に配置され前記第１の端子群の少なくとも一部と対向する第２の端子群を含み、前記第２の主面に電気的に接続される複数の接続端子とを有する第２の回路基板と、
前記第１の主面に対向して配置され、前記複数の外部端子に電気的に接続される第３の基板と
を具備する部品実装基板。
（１２）第１の主面と、第２の主面と、最外周に位置する第１の端子群を含み前記第１の主面にマトリクス状に配置された複数の外部端子とを有する第１の回路基板と、
前記第２の主面に対向する端子面と、前記端子面に配置され前記第１の端子群の少なくとも一部と対向する第２の端子群を含み、前記第２の主面に電気的に接続される複数の接続端子とを有する第２の回路基板と
前記第１の主面に対向して配置され、前記複数の外部端子に電気的に接続される第３の基板と
を具備する電子機器。
１，２…電子デバイス
１０…第１の回路基板
１１…基板本体
１２…外部端子
１２Ａ，１２Ｂ…端子群
１２Ｃ…ダミー端子
１３…パッド部
１４…樹脂膜
２０…第２の回路基板
２１…基板本体
２２…接続端子
２２Ｃ…ダミー端子
３０…実装基板
４１，４２…アンダーフィル樹脂層
１００，３００，４００，５００，６００…部品実装基板
１１１…第１の主面
１１２…第２の主面
１２０，２２０…突起電極
２０１，２０２…第２の回路基板
２１１…端子面

Claims (12)

  1. 第１の主面と、第２の主面と、最外周に位置する第１の端子群を含み前記第１の主面にマトリクス状に配置された複数の外部端子とを有する第１の回路基板と、
    前記第２の主面に対向する端子面と、上記端子面に配置され前記第１の端子群の少なくとも一部と対向する第２の端子群を含み、前記第２の主面に電気的に接続される複数の接続端子とを有する第２の回路基板と
    を具備する電子デバイス。
  2. 請求項１記載の電子デバイスであって、
    前記第１の端子群及び前記第２の端子群のうち少なくとも一方の端子群の一部は、ダミー端子である
    電子デバイス。
  3. 請求項２記載の電子デバイスであって、
    前記第１の回路基板の形状は矩形であり、
    前記ダミー端子は、前記第１の主面及び前記第２の主面のうち少なくとも一方の主面の四隅に配置されている
    電子デバイス。
  4. 請求項１記載の電子デバイスであって、
    前記第１の回路基板は半導体基板を含む
    電子デバイス。
  5. 請求項４記載の電子デバイスであって、
    前記半導体基板は、集積回路を含む
    電子デバイス。
  6. 請求項１記載の電子デバイスであって、
    前記第２の主面と前記端子面との間に形成されたアンダーフィル樹脂層をさらに具備する
    電子デバイス。
  7. 請求項１記載の電子デバイスであって、
    前記第１の回路基板は、前記第１の主面と前記複数の外部端子との間に配置され前記複数の外部端子よりも軟質の絶縁性樹脂膜をさらに有する
    電子デバイス。
  8. 請求項１記載の電子デバイスであって、
    前記複数の接続端子は、それぞれ、第１の接合材料で構成された突起電極を含み、
    前記複数の外部端子は、それぞれ、前記第１の接合材料と同じ第２の接合材料で構成された突起電極を含む
    電子デバイス。
  9. 請求項１記載の電子デバイスであって、
    前記第２の回路基板は、前記複数の接続端子をそれぞれ含む複数の基板を有する
    電子デバイス。
  10. 請求項１記載の電子デバイスであって、
    前記第２の回路基板は、センサ部を有する基板である
    電子デバイス。
  11. 第１の主面と、第２の主面と、最外周に位置する第１の端子群を含み前記第１の主面にマトリクス状に配置された複数の外部端子とを有する第１の回路基板と、
    前記第２の主面に対向する端子面と、前記端子面に配置され前記第１の端子群の少なくとも一部と対向する第２の端子群を含み、前記第２の主面に電気的に接続される複数の接続端子とを有する第２の回路基板と、
    前記第１の主面に対向して配置され、前記複数の外部端子に電気的に接続される第３の基板と
    を具備する部品実装基板。
  12. 第１の主面と、第２の主面と、最外周に位置する第１の端子群を含み前記第１の主面にマトリクス状に配置された複数の外部端子とを有する第１の回路基板と、
    前記第２の主面に対向する端子面と、前記端子面に配置され前記第１の端子群の少なくとも一部と対向する第２の端子群を含み、前記第２の主面に電気的に接続される複数の接続端子とを有する第２の回路基板と
    前記第１の主面に対向して配置され、前記複数の外部端子に電気的に接続される第３の基板と
    を具備する電子機器。
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