TWI688058B - 雙晶片記憶體封裝 - Google Patents

雙晶片記憶體封裝 Download PDF

Info

Publication number
TWI688058B
TWI688058B TW108108504A TW108108504A TWI688058B TW I688058 B TWI688058 B TW I688058B TW 108108504 A TW108108504 A TW 108108504A TW 108108504 A TW108108504 A TW 108108504A TW I688058 B TWI688058 B TW I688058B
Authority
TW
Taiwan
Prior art keywords
chip
conductive pad
conductive
redistribution layer
dual
Prior art date
Application number
TW108108504A
Other languages
English (en)
Other versions
TW202023003A (zh
Inventor
黃信貿
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/254,599 external-priority patent/US20200176418A1/en
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Application granted granted Critical
Publication of TWI688058B publication Critical patent/TWI688058B/zh
Publication of TW202023003A publication Critical patent/TW202023003A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48471—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area being a ball bond, i.e. wedge-to-ball, reverse stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Semiconductor Memories (AREA)

Abstract

一種雙晶片記憶體封裝包含封裝基板、第一晶片、第二晶片、接合引線以及導電柱。第一晶片設置於封裝基板上，並且包含第一導電接墊以及第一接合墊。第一導電接墊以及第一接合墊設置於第一晶片背向封裝基板的表面。第二晶片設置於第一晶片遠離封裝基板的一側。第二晶片包含第二導電接墊，其設置於第二晶片面向第一晶片的表面。第一接合墊透過接合引線電性連接封裝基板。第一導電接墊透過導電柱電性連接第二導電接墊。

Description

雙晶片記憶體封裝
本揭示係關於一種雙晶片記憶體封裝，特別是關於一種不需要矽穿孔的雙晶片記憶體封裝。
近年來，三維晶片堆疊技術被廣泛採用以生產體積小巧的高容量記憶體封裝。三維堆疊的記憶體封裝通常包含多個垂直堆疊並透過矽穿孔(through-silicon via，TSV)以及微凸塊(microbump)互連的半導體晶片，然而，對此等基於矽穿孔的記憶體裝置而言，矽穿孔的使用可能會在製造上帶來額外的複雜性，從而增加生產成本。
有鑑於此，本揭示之一目的在於提出一種不需要矽穿孔的三維堆疊記憶體封裝。
為達成上述目的，依據本揭示的一些實施方式，一種雙晶片記憶體封裝包含封裝基板、第一晶片、第二晶片、接合引線以及導電柱。第一晶片設置於封裝基板上，並且包含第一導電接墊以及第一接合墊。第一導電接墊以及第一接合墊設置於第一晶片背向封裝基板的表面。第二晶片設置於第一晶 片遠離封裝基板的一側。第二晶片包含第二導電接墊，其設置於第二晶片面向第一晶片的表面。第一接合墊透過接合引線電性連接封裝基板。第一導電接墊透過導電柱電性連接第二導電接墊。
於本揭示的一或多個實施方式中，第一導電接墊以及第二導電接墊於垂直於第一晶片之所述表面的方向上對齊。導電柱位於第一導電接墊以及第二導電接墊之間，並且接觸第一導電接墊以及第二導電接墊。
於本揭示的一或多個實施方式中，第二導電接墊於第一晶片之所述表面上的垂直投影與第一導電接墊完全重疊。
於本揭示的一或多個實施方式中，第一導電接墊以及第二導電接墊於垂直於第一晶片之所述表面的方向上不對齊。
於本揭示的一或多個實施方式中，第二導電接墊於第一晶片之所述表面上的垂直投影至少部分與第一導電接墊不重疊。
於本揭示的一或多個實施方式中，第一晶片進一步包含重分布層，其設置於第一晶片之所述表面，並且電性連接第一導電接墊。導電柱位於重分布層以及第二導電接墊之間，並且接觸重分布層以及第二導電接墊。
於本揭示的一或多個實施方式中，第二晶片進一步包含重分布層，其設置於第二晶片之所述表面，並且電性 連接第二導電接墊。導電柱位於重分布層以及第一導電接墊之間，並且接觸重分布層以及第一導電接墊。
於本揭示的一或多個實施方式中，第一晶片進一步包含第一重分布層，其設置於第一晶片之所述表面，並且電性連接第一導電接墊。第二晶片進一步包含第二重分布層，其設置於第二晶片之所述表面，並且電性連接第二導電接墊。導電柱位於第一重分布層以及第二重分布層之間，並且接觸第一重分布層以及第二重分布層。
於本揭示的一或多個實施方式中，第一重分布層遠離第一導電接墊的一端對齊第二重分布層遠離第二導電接墊的一端。
於本揭示的一或多個實施方式中，導電柱接觸第一重分布層遠離第一導電接墊的一端以及第二重分布層遠離第二導電接墊的一端。
於本揭示的一或多個實施方式中，接合引線的兩端分別接觸第一接合墊以及封裝基板。
於本揭示的一或多個實施方式中，第一晶片進一步包含重分布層，其設置於第一晶片之所述表面，並且電性連接第一接合墊。接合引線的兩端分別接觸重分布層以及封裝基板。
於本揭示的一或多個實施方式中，重分布層遠離第一接合墊的一端延伸至第一晶片的邊緣。
於本揭示的一或多個實施方式中，接合引線的兩端分別接觸封裝基板以及重分布層遠離第一接合墊的一端。
於本揭示的一或多個實施方式中，接合引線部分延伸於形成於第一晶片以及第二晶片之間的間隙。
於本揭示的一或多個實施方式中，第一晶片於封裝基板上的垂直投影與接合引線接觸封裝基板的一端彼此分離。
於本揭示的一或多個實施方式中，第一導電接墊對應第二導電接墊，且第一晶片以及第二晶片具有相同的結構。
綜上所述，本揭示的雙晶片記憶體封裝包含堆疊於基板上的兩晶片(即上述的第一晶片與第二晶片)。兩晶片的導電接墊彼此面對而使兩晶片呈面對面的配置，並且兩導電接墊透過設置於其間的導電柱彼此電性耦接。位於下方的第一晶片進一步包含接合墊，其透過接合引線電性耦接封裝基板，藉此促成晶片與封裝間的溝通。上述結構配置使得三維晶片堆疊能在不需要矽穿孔下實現。
100、200、300、400、500‧‧‧雙晶片記憶體封裝
110、210、310、510‧‧‧第一晶片
111‧‧‧第一導電接墊
112‧‧‧第一接合墊
113‧‧‧上表面
120、420、520‧‧‧第二晶片
121‧‧‧第二導電接墊
122‧‧‧第二接合墊
123‧‧‧下表面
130、230‧‧‧接合引線
140‧‧‧導電柱
150‧‧‧晶片黏著層
160‧‧‧成型模料
170‧‧‧銲球
190‧‧‧封裝基板
130a、130b、214a、214b、514a、524a‧‧‧端
214、314、424、514、524‧‧‧重分布層
D‧‧‧方向
G‧‧‧間隙
參照以下附圖閱讀下文中詳述的實施方式，可更透徹地理解本揭示。
第1圖依據本揭示的一些實施方式繪示雙晶片記憶體封裝的剖視示意圖。
第2圖依據本揭示的另一些實施方式繪示雙晶片記憶體封裝的剖視示意圖。
第3圖依據本揭示的另一些實施方式繪示雙晶片記憶體封裝的剖視示意圖。
第4圖依據本揭示的另一些實施方式繪示雙晶片記憶體封裝的剖視示意圖。
第5圖依據本揭示的另一些實施方式繪示雙晶片記憶體封裝的剖視示意圖。
以下詳細介紹本揭示的實施方式，並且於附圖中繪示示例性的實施方式。圖式與說明書中盡可能使用相同的元件符號來代表相同或相似的元件。
請參照第1圖，其依據本揭示的一些實施方式繪示雙晶片記憶體封裝100(dual-die memory package)的剖視示意圖。雙晶片記憶體封裝100包含封裝基板190、第一晶片110、第二晶片120、接合引線130以及導電柱140。第一晶片110設置於封裝基板190上，而第二晶片120設置於第一晶片110遠離封裝基板190的一側，換言之，第一晶片110與第二晶片120係以第一晶片110在下、第二晶片120在上的方式堆疊於封裝基板190上。於一些實施方式中，雙晶片記憶體封裝100為三維堆疊雙層第四代雙倍資料率同步動態隨機存取記憶體(3D-stack 2-height double data rate fourth-generation synchronous dynamic random-access memory，3DS 2H DDR4 SDRAM)封裝。
如第1圖所示，第二晶片120包含第二導電接墊121，其設置於第二晶片120面向第一晶片110的下表面123上(亦即，第二晶片120面向下方)。第一晶片110包含第一導電接墊111以及第一接合墊112，第一導電接墊111以及第一接合墊112設置於第一晶片110背向封裝基板190的上表面113(亦即，第一晶片110面向上方，使得第一晶片110與第二晶片120呈面對面配置)。第一導電接墊111透過導電柱140電性耦接第二晶片120的第二導電接墊121，藉此促成晶片間的溝通(die-to-die communication)。第一接合墊112透過接合引線130電性耦接封裝基板190，藉此促成晶片與封裝間的溝通(die-to-package communication)。
於一些實施方式中，導電柱140為銅柱，且銅柱的寬度與高度實質上介於30微米與70微米之間。於一些實施方式中，接合引線130的材料包含金、銀、銅、其他合適的導電材料或上述材料的組合。
於一些實施方式中，如第1圖所示，雙晶片記憶體封裝100進一步包含晶片黏著層150(die attach film)，其設置於第一晶片110與封裝基板190間。晶片黏著層150包含黏著劑，其用以將第一晶片110附接至封裝基板190的頂面。
於一些實施方式中，如第1圖所示，雙晶片記憶體封裝100進一步包含成型模料160(molding compound)，其包覆第一晶片110、第二晶片120、接合引線130以及導電柱140。具體而言，成型模料160覆蓋於封裝基板190與第二晶片 120上，並且填入形成於第一晶片110與第二晶片120之間的間隙G。成型模料160係用以保護其內的元件。
於一些實施方式中，如第1圖所示，雙晶片記憶體封裝100進一步包含複數個銲球170，其設置於封裝基板190遠離第一晶片110的一側。銲球170係作為外部連接介面，並配置以電性耦接電路板或其他電子元件(圖未示)。
於一些實施方式中，如第1圖所示，第一晶片110與第二晶片120具有相同的結構。第一晶片110的第一導電接墊111對應第二晶片120的第二導電接墊121，且第二晶片120進一步包含對應第一晶片110之第一接合墊112的第二接合墊122。在第一晶片110與第二晶片120具有相同的結構下，可降低雙晶片記憶體封裝100的製造複雜程度。
於一些實施方式中，第一晶片110作為主晶片(master die)，而第二晶片120作為僕晶片(slave die)。第一晶片110的第一接合墊112為唯一的晶片與封裝間通訊界面，換言之，進出堆疊之兩晶片的所有傳輸流量皆通過第一接合墊112，而第二接合墊122不具任何功能。本揭示不限於上述主僕配置，於另一些實施方式中，第二接合墊122可透過另一接合引線(圖未示)電性耦接封裝基板190。
於一些實施方式中，如第1圖所示，在垂直於第一晶片110之上表面113的方向D上，第一導電接墊111與第二導電接墊121彼此對齊。具體而言，第二導電接墊121於第一晶片110之上表面113上的垂直投影(亦即，沿方向D的投影)與第一導電接墊111完全重疊。於此等實施方式中，導 電柱140位於第一導電接墊111與第二導電接墊121之間，且導電柱140的兩端分別接觸第一導電接墊111與第二導電接墊121。
於一些實施方式中，如第1圖所示，接合引線130部分延伸於第一晶片110與第二晶片120之間的間隙G。接合引線130具有相反的兩端，包含接觸第一接合墊112的第一端130a以及接觸封裝基板190的第二端130b。第一晶片110於封裝基板190上的垂直投影與接合引線130的第二端130b彼此分離，換言之，接合引線130的第二端130b係連接至封裝基板190未受到第一晶片110覆蓋的部分。
儘管前文中描述第一晶片110具有單一個導電接墊(即第一導電接墊111)以及單一個接合墊(即第一接合墊112)，其僅是為了描述上的方便。第一晶片110可能包含設置於上表面113的複數個第一導電接墊111與複數個第一接合墊112，舉例而言，複數個第一導電接墊111與複數個第一接合墊112可能沿著垂直於第1圖所示之剖面的方向排列。同樣地，第二晶片120可能包含對應至第一導電接墊111的複數個第二導電接墊121。雙晶片記憶體封裝100可能包含複數個導電柱140，每一導電柱140將對應的第一導電接墊111電性耦接至對應的第二導電接墊121。雙晶片記憶體封裝100可能包含複數個接合引線130，每一導電柱140將對應的第一接合墊112電性耦接至封裝基板190。
請參照第2圖，其依據本揭示的另一些實施方式繪示雙晶片記憶體封裝200的剖視示意圖。雙晶片記憶體封裝 200包含封裝基板190、第一晶片210、第二晶片120、接合引線230以及導電柱140，其中相同的元件符號係代表實質上等同於前文中參照第1圖所描述的元件，為了內容的簡潔，在此不重複關於這些元件的描述。
如第2圖所示，於一些實施方式中，接合引線230不直接接觸第一接合墊112。雙晶片記憶體封裝200的第一晶片210進一步包含重分布層214(redistribution layer，RDL)，接合引線230係透過重分布層214電性耦接第一接合墊112。重分布層214設置於第一晶片210的上表面113。重分布層214具有相反的兩端，包含電性連接第一接合墊112的第一端214a以及延伸至第一晶片210之邊緣的第二端214b。接合引線230的兩端分別接觸重分布層214的第二端214b以及封裝基板190。重分布層214的設置使得在引線接合過程中能形成較短的接合引線230(相較於雙晶片記憶體封裝100的接合引線130)。
請參照第3圖，其依據本揭示的另一些實施方式繪示雙晶片記憶體封裝300的剖視示意圖。雙晶片記憶體封裝300包含封裝基板190、第一晶片310、第二晶片120、接合引線130以及導電柱140，其中相同的元件符號係代表實質上等同於前文中參照第1圖所描述的元件，為了內容的簡潔，在此不重複關於這些元件的描述。
如第3圖所示，於一些實施方式中，在方向D上，第一晶片110的第一導電接墊111與第二晶片120的第二導電接墊121彼此不對齊。具體而言，第一導電接墊111與第 二導電接墊121不對齊係代表第二導電接墊121於第一晶片310之上表面113上的垂直投影至少部分與第一導電接墊111不重疊。於第3圖所示之實施方式中，第一導電接墊111相對於第二導電接墊121向左偏移。
如第3圖所示，為了應對第一導電接墊111與第二導電接墊121不對齊，第一晶片310進一步包含電性連接第一導電接墊111的重分布層314。重分布層314設置於第一晶片310的上表面113，並且延伸至第二導電接墊121的下方。導電柱140位於重分布層314與第二導電接墊121之間，且導電柱140的兩端分別接觸重分布層314以及第二導電接墊121。
請參照第4圖，其依據本揭示的另一些實施方式繪示雙晶片記憶體封裝400的剖視示意圖。雙晶片記憶體封裝400包含封裝基板190、第一晶片110、第二晶片420、接合引線130以及導電柱140，其中相同的元件符號係代表實質上等同於前文中參照第1圖所描述的元件，為了內容的簡潔，在此不重複關於這些元件的描述。
如第4圖所示，第一導電接墊111與第二導電接墊121以與第3圖所示之實施方式類似的方式不對齊。第二晶片420進一步包含電性連接第二導電接墊121的重分布層424。重分布層424設置於第二晶片420的下表面123，並且延伸至第一導電接墊111的上方。導電柱140位於重分布層424與第一導電接墊111之間，且導電柱140的兩端分別接觸重分布層424以及第一導電接墊111。
請參照第5圖，其依據本揭示的另一些實施方式繪示雙晶片記憶體封裝500的剖視示意圖。雙晶片記憶體封裝500包含封裝基板190、第一晶片510、第二晶片520、接合引線130以及導電柱140，其中相同的元件符號係代表實質上等同於前文中參照第1圖所描述的元件，為了內容的簡潔，在此不重複關於這些元件的描述。
如第5圖所示，於一些實施方式中，在方向D上，第一導電接墊111與第二導電接墊121不對齊。然而，第二導電接墊121於第一晶片510之上表面113上的垂直投影部分與第一導電接墊111重疊。第一晶片510進一步包含第一重分布層514，其設置於第一晶片510的上表面113，並且電性連接第一導電接墊111。第二晶片520進一步包含第二重分布層524，其設置於第二晶片520的下表面123，並且電性連接第二導電接墊121。第一重分布層514與第二重分布層524均向右延伸，且第一重分布層514遠離第一導電接墊111的一端514a對齊第二重分布層524遠離第二導電接墊121的一端524a。導電柱140位於第一重分布層514與第二重分布層524之間，且導電柱140的兩端分別接觸第一重分布層514的該端514a以及第二重分布層524的該端524a。
綜上所述，本揭示的雙晶片記憶體封裝包含堆疊於基板上的兩晶片(即上述的第一晶片與第二晶片)。兩晶片的導電接墊彼此面對而使兩晶片呈面對面的配置，並且兩導電接墊透過設置於其間的導電柱彼此電性耦接。位於下方的第一晶片進一步包含接合墊，其透過接合引線電性耦接封 裝基板，藉此促成晶片與封裝間的溝通。上述結構配置使得三維晶片堆疊能在不需要矽穿孔下實現。
儘管已以特定實施方式詳細地描述本揭示，但其他實施方式亦是可能的。因此，所附申請專利範圍的精神與範圍不應限定於本文中所描述之實施方式。
對於所屬技術領域中具有通常知識者而言，顯然可在不脫離本揭示的範圍或精神下對本揭示的結構進行各種修改與更動。有鑑於此，本揭示旨在涵蓋落入以下申請專利範圍內的修改與更動。
100‧‧‧雙晶片記憶體封裝
110‧‧‧第一晶片
111‧‧‧第一導電接墊
112‧‧‧第一接合墊
113‧‧‧上表面
120‧‧‧第二晶片
121‧‧‧第二導電接墊
122‧‧‧第二接合墊
123‧‧‧下表面
130‧‧‧接合引線
130a、130b‧‧‧端
140‧‧‧導電柱
150‧‧‧晶片黏著層
160‧‧‧成型模料
170‧‧‧銲球
190‧‧‧封裝基板
D‧‧‧方向
G‧‧‧間隙

Claims (16)

  1. 一種雙晶片記憶體封裝，包含：一封裝基板；一第一晶片，設置於該封裝基板上，並且包含：一第一導電接墊，設置於該第一晶片背向該封裝基板的一表面；以及一第一接合墊，設置於該第一晶片的該表面；一第二晶片，設置於該第一晶片遠離該封裝基板的一側，並且包含一第二導電接墊，其中該第二導電接墊設置於該第二晶片面向該第一晶片的一表面；一接合引線，其中該第一接合墊透過該接合引線電性連接該封裝基板，該接合引線部分延伸於形成於該第一晶片以及該第二晶片之間的一間隙；以及一導電柱，其中該第一導電接墊透過該導電柱電性連接該第二導電接墊。
  2. 如請求項1所述之雙晶片記憶體封裝，其中該第一導電接墊以及該第二導電接墊於一方向上對齊，該方向垂直於該第一晶片之該表面，該導電柱位於該第一導電接墊以及該第二導電接墊之間，並且接觸該第一導電接墊以及該第二導電接墊。
  3. 如請求項2所述之雙晶片記憶體封裝，其中該第二導電接墊於該第一晶片之該表面上的一垂直投影與該第一導電接墊完全重疊。
  4. 如請求項1所述之雙晶片記憶體封裝，其中該第一導電接墊以及該第二導電接墊於一方向上不對齊，該方向垂直於該第一晶片之該表面。
  5. 如請求項4所述之雙晶片記憶體封裝，其中該第二導電接墊於該第一晶片之該表面上的一垂直投影至少部分與該第一導電接墊不重疊。
  6. 如請求項4所述之雙晶片記憶體封裝，其中該第一晶片進一步包含一重分布層，該重分布層設置於該第一晶片之該表面，並且電性連接該第一導電接墊，該導電柱位於該重分布層以及該第二導電接墊之間，並且接觸該重分布層以及該第二導電接墊。
  7. 如請求項4所述之雙晶片記憶體封裝，其中該第二晶片進一步包含一重分布層，該重分布層設置於該第二晶片之該表面，並且電性連接該第二導電接墊，該導電柱位於該重分布層以及該第一導電接墊之間，並且接觸該重分布層以及該第一導電接墊。
  8. 如請求項4所述之雙晶片記憶體封裝，其中該第一晶片進一步包含一第一重分布層，該第一重分布層設置於該第一晶片之該表面，並且電性連接該第一導電接墊，該第二晶片進一步包含一第二重分布層，該第二重分布層設置於該第二晶片之該表面，並且電性連接該第二 導電接墊，該導電柱位於該第一重分布層以及該第二重分布層之間，並且接觸該第一重分布層以及該第二重分布層。
  9. 如請求項8所述之雙晶片記憶體封裝，其中該第一重分布層遠離該第一導電接墊的一端對齊該第二重分布層遠離該第二導電接墊的一端。
  10. 如請求項8所述之雙晶片記憶體封裝，其中該導電柱接觸該第一重分布層遠離該第一導電接墊的一端以及該第二重分布層遠離該第二導電接墊的一端。
  11. 如請求項1所述之雙晶片記憶體封裝，其中該接合引線的兩端分別接觸該第一接合墊以及該封裝基板。
  12. 如請求項1所述之雙晶片記憶體封裝，其中該第一晶片進一步包含一重分布層，該重分布層設置於該第一晶片之該表面，並且電性連接該第一接合墊，該接合引線的兩端分別接觸該重分布層以及該封裝基板。
  13. 如請求項12所述之雙晶片記憶體封裝，其中該重分布層遠離該第一接合墊的一端延伸至該第一晶片的一邊緣。
  14. 如請求項12所述之雙晶片記憶體封裝，其中該接合引線的兩端分別接觸該封裝基板以及該重分布層遠離該第一接合墊的一端。
  15. 如請求項1所述之雙晶片記憶體封裝，其中該第一晶片於該封裝基板上的一垂直投影與該接合引線接觸該封裝基板的一端彼此分離。
  16. 如請求項1所述之雙晶片記憶體封裝，其中該第一導電接墊對應該第二導電接墊，且該第一晶片以及該第二晶片具有相同的結構。
TW108108504A 2018-12-04 2019-03-13 雙晶片記憶體封裝 TWI688058B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201862775369P 2018-12-04 2018-12-04
US62/775,369 2018-12-04
US16/254,599 US20200176418A1 (en) 2018-12-04 2019-01-23 Dual-die memory package
US16/254,599 2019-01-23

Publications (2)

Publication Number Publication Date
TWI688058B true TWI688058B (zh) 2020-03-11
TW202023003A TW202023003A (zh) 2020-06-16

Family

ID=70766963

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108108504A TWI688058B (zh) 2018-12-04 2019-03-13 雙晶片記憶體封裝

Country Status (1)

Country Link
TW (1) TWI688058B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955941B2 (en) * 2002-03-07 2005-10-18 Micron Technology, Inc. Methods and apparatus for packaging semiconductor devices
US7964948B2 (en) * 2006-06-30 2011-06-21 Samsung Electronics Co., Ltd. Chip stack, chip stack package, and method of forming chip stack and chip stack package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6955941B2 (en) * 2002-03-07 2005-10-18 Micron Technology, Inc. Methods and apparatus for packaging semiconductor devices
US7964948B2 (en) * 2006-06-30 2011-06-21 Samsung Electronics Co., Ltd. Chip stack, chip stack package, and method of forming chip stack and chip stack package

Also Published As

Publication number Publication date
TW202023003A (zh) 2020-06-16

Similar Documents

Publication Publication Date Title
KR101078740B1 (ko) 스택 패키지 및 그의 제조방법
US7598617B2 (en) Stack package utilizing through vias and re-distribution lines
TWI524440B (zh) 具有貫穿之半導體通孔之積體電路封裝系統及其製造方法
TWI496270B (zh) 半導體封裝件及其製法
EP2731134A1 (en) Multi-chip module connection by way of bridging blocks
KR101550496B1 (ko) 적층형 반도체패키지 및 그 제조방법
TW201703195A (zh) 電子封裝件及其製法
TWI765778B (zh) 電子封裝件及其製法
TW201707174A (zh) 電子封裝件及其製法
KR101685068B1 (ko) 시스템 인 패키지 및 이의 제조방법
KR100800149B1 (ko) 스택 패키지
KR20120048841A (ko) 적층 반도체 패키지
JP4602223B2 (ja) 半導体装置とそれを用いた半導体パッケージ
TWI688058B (zh) 雙晶片記憶體封裝
KR101219086B1 (ko) 패키지 모듈
KR20090098067A (ko) 스택 패키지 및 그의 제조방법
JP4455158B2 (ja) 半導体装置
KR101185858B1 (ko) 반도체 칩 및 이를 갖는 적층 반도체 패키지
TWI615926B (zh) 電子封裝件及其製法
CN111276457A (zh) 双晶片存储器封装
KR20120126366A (ko) 반도체 장치
TWI762058B (zh) 半導體封裝件
KR101363993B1 (ko) 적층 반도체 패키
KR20110105165A (ko) 인터포저 및 이를 갖는 스택 패키지
KR101078717B1 (ko) 칩 스택 패키지