TWI573232B - 電子封裝件 - Google Patents

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余國華
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Description

電子封裝件
本發明係有關一種半導體封裝件，尤指一種能提高產品良率之電子封裝件。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能的趨勢。為了滿足半導體封裝件微型化(miniaturization)的封裝需求，係發展出晶圓級封裝(Wafer Level Packaging，簡稱WLP)的技術。
如第1圖所示，習知晶圓級半導體封裝件1係包括一半導體晶片12、一封裝膠體13以及複數銲球16。該半導體晶片12具有相對之作用面12a與非作用面12b，該作用面12a上具有複數電極墊120並形成一線路重佈結構14，令該線路重佈結構14電性連接各該電極墊120，且該線路重佈結構14上具有一外露該線路重佈結構14部分表面之絕緣保護層15，以供結合該銲球16於該該線路重佈結構14部分表面上。該封裝膠體13係形成於該線路重佈結構14之絕緣保護層15與該半導體晶片12之側面上。
再者，該半導體封裝件1之表面定義有鄰接之佈線區A與閒置區B，以令該些銲球16位於該佈線區A，並於後 續產品之組裝中，該半導體封裝件1以其銲球16銲接至一電路板9之接點90上。
惟，習知半導體封裝件1中，該些銲球16係位於該佈線區A，故於熱循環(thermal cycle)時，應力會集中在該閒置區B，導致該半導體晶片12(或該線路重佈結構14)與該封裝膠體13分離，即產生脫層(delaminating)問題，造成該半導體晶片12無法有效電性連接該電路板9或該半導體封裝件1無法通過可靠度測試，致使產品之良率不佳。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：一封裝件本體；複數導電元件，係結合該封裝件本體並具電性功能；以及至少一虛設塊，係結合該封裝件本體且未具電性功能。
前述之電子封裝件中，該封裝件本體係定義有鄰接之佈線區與閒置區，使該些導電元件位於該佈線區，且該虛設塊位於該閒置區。
前述之電子封裝件中，該虛設塊係位於該封裝件本體外。
前述之電子封裝件中，該導電元件係含有金屬凸塊及/或銲錫材料。
前述之電子封裝件中，該虛設塊係為金屬塊。
前述之電子封裝件中，該虛設塊之上視平面輪廓係由 直線、曲線或其二者之組合所構成。
前述之電子封裝件中，該封裝件本體係包含至少一電子元件及包覆該電子元件之封裝層。該封裝件本體復包含設於該電子元件上之線路結構，其電性連接該電子元件與該些導電元件，且該封裝層復包覆該線路結構，並使該虛設塊設於該封裝層與該線路結構上。或者，該虛設塊係嵌埋於該封裝層中且接觸該電子元件，亦可凸出該封裝層。
由上可知，本發明之電子封裝件中，主要藉由該虛設塊之設計，以分散該電子封裝件之閒置區的應力，使該電子封裝件能消除應力集中之問題，避免發生脫層問題，因而能提高產品良率。
1‧‧‧半導體封裝件
12‧‧‧半導體晶片
12a,32a‧‧‧作用面
12b,32b‧‧‧非作用面
120,320‧‧‧電極墊
13‧‧‧封裝膠體
14‧‧‧線路重佈結構
15,35‧‧‧絕緣保護層
16‧‧‧銲球
2,2’,3,3’,4,4’‧‧‧電子封裝件
20,30,40‧‧‧封裝件本體
20a‧‧‧表面
21,21’,21a,21b,21c‧‧‧虛設塊
26,26’‧‧‧導電元件
260‧‧‧金屬凸塊
261‧‧‧銲錫材料
32‧‧‧電子元件
320’,420‧‧‧虛設墊
33‧‧‧封裝層
34‧‧‧線路結構
340‧‧‧介電層
341‧‧‧線路重佈層
341’‧‧‧虛設線路
9‧‧‧電路板
90‧‧‧接點
A‧‧‧佈線區
B,B’‧‧‧閒置區
第1圖係為習知半導體封裝件之剖面示意圖；第2圖係為本發明之電子封裝件之第一實施例的剖面示意圖；第2’圖係為對應第2圖之另一實施例之示意圖；第2A至2C圖係為第2圖之虛設塊之不同實施例的局部上視示意圖；第3A圖係為本發明之電子封裝件之第二實施例的剖面示意圖；第3B圖係分別對應第3A圖之另一實施例之示意圖；第4A圖係為本發明之電子封裝件之第三實施例的剖面示意圖；以及第4B圖係為對應第4A圖之另一實施例之示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2圖係為本發明之電子封裝件2之第一實施例的剖面示意圖。如第2圖所示，所述之電子封裝件2係包括一封裝件本體20、結合該封裝件本體20之複數導電元件26以及結合該封裝件本體20之至少一虛設塊(dummy bump)21。
所述之封裝件本體20係經半導體封裝製程後之結構，例如，晶圓級晶片尺寸封裝(Wafer Level Chip Scale Package，簡稱WLCSP)、晶片直接貼附封裝(Direct Chip Attached，簡稱DCA)、多晶片模組封裝(Multi-Chip Module， 簡稱MCM)或三維積體電路(3D IC)晶片堆疊封裝模組等。
於本實施例中，該封裝件本體20之表面20a係定義有鄰接之佈線區A與閒置區B’。
所述之導電元件26係設於該封裝件本體20之表面20a上並位於該佈線區A且電性連接該封裝件本體20而具電性功能。
於本實施例中，該導電元件26係含有銲錫材料261及/或金屬凸塊260，例如，該金屬凸塊260係為銅凸塊。於其它實施例中，如第2’圖所示之電子封裝件2’，該導電元件26’亦可為銲球。
所述之虛設塊21係位於該閒置區B’且未電性連接該封裝件本體20(即不具電性功能)。
於本實施例中，該虛設塊21係位於該封裝件本體20之表面20a外。
再者，該虛設塊21係為金屬塊，如銅塊，且該虛設塊21之材質與該導電元件26之材質可相同或不相同。
又，如第2A至2C圖所示，該虛設塊21a,21b,21c之上視平面輪廓係由直線(如第2B圖所示之矩形)、曲線(如第2A圖所示之圓形)或其二者之組合所構成，且由第2C圖可知，該閒置區B’(或該虛設塊21c)之形狀並無特別限制。
本發明之電子封裝件2,2’係藉由該虛設塊21之設計，以分散該電子封裝件2,2’於封裝製程中所產生的應力，使該電子封裝件2,2’能消除應力集中於該閒置區B’之問題，故能避免該電子封裝件2,2’於熱循環時發生脫層 之問題，且即使發生脫層，該虛設塊21亦可阻擋脫層擴散或延伸，因而能提高該電子封裝件2,2’之信賴性，進而能提高產品良率。
再者，該虛設塊21係位於該封裝件本體20之閒置區B’，故該虛設塊21不會佔用該封裝件本體20之原本預定功能區域(如佈設線路或設置電子元件的區域)，使該封裝件本體20之原本預定可用面積與性能皆完全不受影響。
第3A及3B圖係為本發明之電子封裝件3,3’之第二實施例的剖面示意圖。本實施例與第一實施例之差異在於封裝件本體30之構造，故以下僅說明相異處，而不再贅述相同處。
如第3A圖所示，所述之封裝件本體30係為微小型(micro)WLCSP，其包含一電子元件32及包覆該電子元件32之封裝層33。
所述之電子元件32係埋設於該封裝層33中，且該電子元件32之非作用面32b外露於該封裝層33。
於本實施例中，該電子元件32係為主動元件、被動元件或其二者組合等，其中，該主動元件係例如半導體晶片，且該被動元件係例如電阻、電容及電感。例如，該電子元件32係為半導體晶片，其具有相對之作用面32a與非作用面32b，該作用面32a具有複數電極墊320。
再者，該些導電元件26係含有銲錫材料261及/或金屬凸塊260，例如，該金屬凸塊260係為銅凸塊，且該金屬凸塊260接觸設於該電子元件32之作用面32a上並凸出 該封裝層33，以結合該銲錫材料261。
所述之封裝層33之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(expoxy)或封裝材。
於本實施例中，該些虛設塊21係位於該封裝件本體30內，如嵌埋於該封裝層33中，且該虛設塊21係接觸該電子元件32之作用面32a。於其它實施例中，如第3B圖所示之電子封裝件3’，該虛設塊21’係凸出該封裝層33。
再者，該些虛設塊21’與該些金屬凸塊260可一同製作。如第3B圖所示，該電子元件32之作用面32a具有至少一虛設墊320’(即未產生電性連接或不具有電性功能之電極墊)，再形成該虛設塊21’與該些金屬凸塊260，之後形成該封裝層33。
本發明之電子封裝件3,3’藉由該虛設塊21,21’之設計，以分散該電子封裝件3,3’於形成該封裝層33時所產生的應力，使該電子封裝件3,3’消除應力集中於該閒置區B’之問題，故能避免該封裝層33與該電子元件32發生脫層之問題，因而該電路板得以與該電子元件32保持正常電性連接，並使該電子封裝件3,3’能通過可靠度測試，藉此提高產品良率。
再者，該虛設塊21,21’係位於該封裝件本體30之閒置區B’，故該虛設塊21,21’不會佔用該封裝件本體30之原本預定功能區域(如該電子元件32的佈線區域)，使該封裝件本體30之原本預定可用面積與性能皆完全不受影響，亦即設置該電子元件32之區域不受影響。
第4A及4B圖係為本發明之電子封裝件4,4’之第三實施例的剖面示意圖。本實施例與第二實施例之差異在於封裝件本體40新增線路結構34之構造，故以下僅說明相異處，而不再贅述相同處。
如第4A圖所示，所述之線路結構34係設於該電子元件32之作用面32a上，且該虛設塊21設於該線路結構34上。
於本實施例中，該線路結構34係具有至少一介電層340及設於該介電層340上之線路重佈層(Redistribution layer，簡稱RDL)341，且該線路重佈層341電性連接該電極墊320。
再者，可選擇將一如防銲材之絕緣保護層35形成於該線路結構34上，並外露該線路重佈層341之部分表面以供結合該些導電元件26’，使該虛設塊21設於該絕緣保護層35上，且使該電子封裝件4以該些導電元件26’銲接至一外部裝置，如電路板(圖略)之接點上。
於本實施例中，該封裝層33與絕緣保護層35之材質可相同或不同。
再者，如第4B圖所示，該作用面32a可具有複數虛設墊420(即未產生電性連接或不具有電性功能之電極墊)，且該線路結構34之介電層340上設有虛設線路341’(即未產生電性連接或不具有電性功能之線路)，再形成該虛設塊21’與該導電元件26’，之後形成該封裝層33。
本發明之電子封裝件4,4’藉由該虛設塊21,21’之設 計，以分散該電子封裝件4,4’於形成該封裝層33後熱循環(thermal cycle)所產生的應力，使該電子封裝件4,4’消除應力集中於該閒置區B’之問題，故能避免該封裝層33與該線路結構34(或該絕緣保護層35)發生脫層之問題，因而該電路板得以與該電子元件32保持正常電性連接，並使該電子封裝件4,4’能通過可靠度測試，藉此提高產品良率。
再者，該虛設塊21,21’係位於該封裝件本體40之閒置區B’，故該虛設塊21,21’不會佔用該封裝件本體40之原本預定功能區域(如佈設線路結構34或設置該電子元件32的區域)，使該封裝件本體40之原本預定可用面積與性能皆完全不受影響，亦即該封裝件本體40之線路佈設空間或設置該電子元件32之區域不受影響。
綜上所述，本發明之電子封裝件係藉由該虛設塊消除應力集中之問題，以提升產品良率，且該電子封裝件之原本可用區域與性能均不受影響。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2‧‧‧電子封裝件
20‧‧‧封裝件本體
20a‧‧‧表面
21‧‧‧虛設塊
26‧‧‧導電元件
260‧‧‧金屬凸塊
261‧‧‧銲錫材料
A‧‧‧佈線區
B’‧‧‧閒置區

Claims (10)

  1. 一種電子封裝件，係包括：一封裝件本體；複數導電元件，係結合該封裝件本體並具電性功能；以及至少一虛設塊，係結合該封裝件本體且位於該封裝件本體外，且不具電性功能。
  2. 如申請專利範圍第1項所述之電子封裝件，其中，該封裝件本體係包含至少一電子元件及包覆該電子元件之封裝層。
  3. 一種電子封裝件，係包括：一封裝件本體，係包含至少一電子元件及包覆該電子元件之封裝層；複數導電元件，係結合該封裝件本體並具電性功能；以及至少一虛設塊，係結合該封裝件本體且嵌埋於該封裝層中並接觸該電子元件，且不具電性功能。
  4. 如申請專利範圍第1或3項所述之電子封裝件，其中，該封裝件本體係定義有鄰接之佈線區與閒置區，其中，該些導電元件位於該佈線區，且該虛設塊位於該閒置區。
  5. 如申請專利範圍第1或3項所述之電子封裝件，其中，該導電元件係含有金屬凸塊及/或銲錫材料。
  6. 如申請專利範圍第1或3項所述之電子封裝件，其中， 該虛設塊係為金屬塊。
  7. 如申請專利範圍第1或3項所述之電子封裝件，其中，該虛設塊之上視平面輪廓係由直線、曲線或其二者之組合所構成。
  8. 如申請專利範圍第3項所述之電子封裝件，其中，該封裝件本體復包含設於該電子元件上之線路結構，該線路結構電性連接該電子元件與該些導電元件，且該封裝層復包覆該線路結構。
  9. 如申請專利範圍第8項所述之電子封裝件，其中，該虛設塊係設於該封裝層與該線路結構上。
  10. 如申請專利範圍第3或9項所述之電子封裝件，其中，該虛設塊係凸出該封裝層。
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