TWI611544B - 電子封裝結構 - Google Patents

電子封裝結構 Download PDF

Info

Publication number
TWI611544B
TWI611544B TW104101444A TW104101444A TWI611544B TW I611544 B TWI611544 B TW I611544B TW 104101444 A TW104101444 A TW 104101444A TW 104101444 A TW104101444 A TW 104101444A TW I611544 B TWI611544 B TW I611544B
Authority
TW
Taiwan
Prior art keywords
layer
circuit layer
insulating layer
insulating
packaging structure
Prior art date
Application number
TW104101444A
Other languages
English (en)
Other versions
TW201628152A (zh
Inventor
胡竹青
許詩濱
Original Assignee
恆勁科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 恆勁科技股份有限公司 filed Critical 恆勁科技股份有限公司
Priority to TW104101444A priority Critical patent/TWI611544B/zh
Publication of TW201628152A publication Critical patent/TW201628152A/zh
Application granted granted Critical
Publication of TWI611544B publication Critical patent/TWI611544B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73259—Bump and HDI connectors

Landscapes

  • Solid State Image Pick-Up Elements (AREA)

Abstract

一種電子封裝結構，係包括：一絕緣層、一埋設於該絕緣層中且具有外露於該絕緣層之感應區的電子元件、以及設於該絕緣層上並電性連接該電子元件之一第一線路層，藉以降低整體封裝結構之厚度。

Description

電子封裝結構
本發明係有關一種電子封裝結構，尤指一種能薄型化之電子封裝結構。
隨著電子產業的發達，現今的電子產品已趨向輕薄短小與功能多樣化的方向設計，半導體封裝技術亦隨之開發出不同的封裝型態。
目前應用於感測器元件或相機鏡頭之電子元件大都仍採用打線(Wire bonding)封裝型式、或晶片直接板上封裝(Chip On Board，簡稱COB)型式。
如第1A圖所示，習知打線型封裝結構1係包括：一基板10、一電子元件13以及一封裝膠體18。
所述之基板10係於上、下側設有第一線路層11與第二線路層12，且藉由形成於其中之通孔或盲孔型導電體14電性連接該第一與第二線路層11,12，並於上、下側形成第一絕緣保護層16與第二絕緣保護層17，以令部分該第一與第二線路層11,12外露於該第一與第二絕緣保護層16,17，且令複數導電元件15形成於該第二線路層12上。
所述之電子元件13係為感測器元件，其形成於該基板 10上側並藉由複數金線130電性連接該第一線路層11，且該電子元件13之上表面係具有一感應區131以作為指紋辨識之用。
所述之封裝膠體18係形成於該基板10上側並包覆該電子元件13與該些金線130。
於習知打線型封裝結構1中，該封裝膠體18覆蓋該感應區131上之有效感應之厚度d需極薄(否則無法感測)，因而需極高的精度。
然而，該金線130具有一定的拉高線弧，且模封製程需具有足夠高度以使該封裝膠體18均勻覆蓋該電子元件13，導致難以控制該封裝膠體18之極薄厚度，以致於該打線型封裝結構1無法達到薄化之需求。
第1B圖係為習知COB型封裝結構1’之剖面示意圖。如第1B圖所示，該COB型封裝結構1’係包括：一基板10’、一相機鏡頭之IC電子元件13、一透光件19以及一封裝膠體18，且該基板10’係可參考第1A圖所示之構造。
所述之電子元件13係形成於該基板10’上側並藉由複數金線130電性連接該基板10’，且該電子元件13之上表面係具有一感應區131以作為光感應之用。
所述之透光件19係藉由複數支撐件190形成於該電子元件13之上表面並遮蓋該感應區131。
所述之封裝膠體18係為非透光材，其形成於該基板10上側並包覆該透光件19、電子元件13與該些金線130，且該透光件19之上表面外露於該封裝膠體18。
於習知COB型封裝結構1’中，相機鏡頭需薄型化。惟，該電子元件13需黏貼於該基板10’上，且該透光件19需藉由該些支撐件190設於該電子元件13上，使得該COB型封裝結構1’之整體厚度不易薄型化。
為了解決上述問題，遂有應用半導體的矽穿孔(Through Silicon Via，簡稱TSV)技術進行封裝。如第1C圖所示，習知光感應封裝結構1”係包括：一矽基板10”以及一透光件19’。
所述之矽基板10”係於上、下側設有第一線路層11與第二線路層12，且藉由形成於其中之導電矽穿孔100電性連接該第一線路層11與第二線路層12，並於上側形成感應區131，而下側形成絕緣保護層17’，以令部分該第二線路層12外露於該絕緣保護層17’，且令複數導電元件15形成於該第二線路層12之外露表面上。
所述之透光件19’係藉由黏著層190’形成於該矽基板10”上側並遮蓋該感應區131。
惟，習知光感應封裝結構1”中，因製作導電矽穿孔100之成本昂貴、整合難度高、技術難度高，尤其是應用於感測器元件或相機鏡頭之電子元件均為高成本。
因此，如何克服上述習知技術之種種問題，實已成為目前業界亟待克服之難題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝結構，係包括：一絕緣層，係具有相對之第一表面 與第二表面；一電子元件，係埋設於該絕緣層中，且具有外露於該絕緣層之第一表面的至少一感應區及複數電極墊；以及一第一線路層，係設於該絕緣層之第一表面上並接觸該些電極墊以電性連接該電子元件，且該第一線路層未遮蓋該感應區。
前述之電子封裝結構中，復包括一第二線路層，係結合於該絕緣層之第二表面並電性連接該第一線路層。又包括一絕緣保護層，係設於該絕緣層之第二表面與該第二線路層上，例如該絕緣保護層外露部分該第二線路層。或者，該第二線路層可接觸或未接觸該電子元件。
前述之電子封裝結構中，復包括一絕緣保護層，係設於該絕緣層之第一表面與該第一線路層上，且該絕緣保護層未遮蓋該感應區，例如該絕緣保護層外露部分該第一線路層。
本發明另提供一種電子封裝結構，係包括：一絕緣層，係具有相對之第一表面與第二表面；一電子元件，係埋設於該絕緣層中，且具有外露於該絕緣層之第一表面的至少一感應區及複數電極墊；一第一線路層，係設於該絕緣層之第一表面上並接觸該些電極墊以電性連接該電子元件，且該第一線路層未遮蓋該感應區；以及一絕緣保護層，係遮蓋該感應區。
前述之電子封裝結構中，復包括一第二線路層，係結合於該絕緣層之第二表面並電性連接該第一線路層。又包括另一絕緣保護層，係設於該絕緣層之第二表面與該第二 線路層上。該另一絕緣保護層外露部分該第二線路層。或者，該第二線路層可接觸或未接觸該電子元件。
前述之電子封裝結構中，該絕緣保護層復設於該絕緣層之第一表面與該第一線路層上，例如該絕緣保護層外露部分該第一線路層。
前述之兩種電子封裝結構中，復包括複數導電柱體，係埋設於該絕緣層中並電性連接該第一線路層與該第二線路層。
前述之兩種電子封裝結構中，復包括設於該絕緣層之第二表面上之複數導電元件。
前述之兩種電子封裝結構中，復包括一線路增層結構，係設於該絕緣層之第二表面上並電性連接該第一線路層。
前述之兩種電子封裝結構中，復包括一透光件，係遮蓋於該電子元件之感應區上。
由上可知，本發明之電子封裝結構，主要藉由將該電子元件嵌埋於該絕緣層中，且該第一線路層電性連接該電子元件，故於製作時，無需考量習知打線之線弧或封裝膠體之厚度，因而容易控制該絕緣層之厚度，以達到更好均勻性及更薄的厚度。
1‧‧‧打線型封裝結構
1’‧‧‧COB型封裝結構
1”‧‧‧光感應封裝結構
10,10’‧‧‧基板
10”‧‧‧矽基板
100‧‧‧導電矽穿孔
11,21‧‧‧第一線路層
12,22‧‧‧第二線路層
13,23‧‧‧電子元件
130‧‧‧金線
131,231‧‧‧感應區
14‧‧‧通孔或盲孔型導電體
15,25‧‧‧導電元件
16,26,26’‧‧‧第一絕緣保護層
17,27‧‧‧第二絕緣保護層
17’‧‧‧絕緣保護層
18‧‧‧封裝膠體
19,19’,40‧‧‧透光件
190‧‧‧支撐件
190’‧‧‧黏著層
2a-2e,3a-3c,4a-4b‧‧‧電子封裝結構
20‧‧‧第一絕緣層
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧第二絕緣層
23a‧‧‧作用面
23b‧‧‧非作用面
230‧‧‧電極墊
24,302‧‧‧導電柱體
260‧‧‧第一開孔
270‧‧‧第二開孔
30‧‧‧線路增層結構
300‧‧‧介電層
301‧‧‧線路層
d‧‧‧厚度
第1A圖係為習知打線型封裝結構之剖面示意圖；第1B圖係為習知COB型封裝結構之剖面示意圖；第1C圖係為習知光感應封裝結構之剖面示意圖； 第2A至2E圖係為本發明之電子封裝結構之第一實施例之各種態樣之剖視示意圖；其中，第2A’及2B’圖係為第2A及2B圖之另一方式；第3A至3C圖係為本發明之電子封裝結構之第二實施例之各種態樣之剖視示意圖；其中，第3A’及3B’圖係為第3A及3B圖之另一方式；以及第4A及4B圖係為本發明之電子封裝結構之第三實施例之各種態樣之剖視示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如“上”、“第一”、“第二”、及“一”等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2E圖係為本發明之電子封裝結構2a-2e之第 一實施例之各種態樣之剖視示意圖。本實施例之電子封裝結構2a-2e係可應用於例如指紋辨識或影像感測器之產品等。
如第2A圖所示，該電子封裝結構2a係包括：一第一絕緣層20、一第二絕緣層200、一電子元件23、一導電柱體24以及一第一線路層21和一第二線路層22。
所述之第一絕緣層20係具有相對之第一表面20a與第二表面20b。於本實施例中，該第一絕緣層20係例如鑄模化合物(molding compound)、介電材(dielectric material)、如環氧樹脂(Epoxy)、聚醯亞胺(Polyimide，簡稱PI)、其它感光或非感光性材料等之有機樹脂，且於該第一絕緣層20之第一表面20a上可依需求形成一材質相同或不同於該第一絕緣層20之第二絕緣層200。其中，該第一絕緣層20與該第二絕緣層200亦可同時形成。
所述之電子元件23係埋設於該第一絕緣層20中。於本實施例中，該電子元件23係為感測器元件，例如半導體晶片結構，其具有一作用面23a與相對該作用面23a之非作用面23b，該作用面23a上具有一如光感區或指紋感應之感應區231與複數電極墊230，以令該感應區231與該些電極墊230外露於該第一絕緣層20之第一表面20a。
因該電子元件23嵌埋於該第一絕緣層20中，故於製作時，無需製作習知封裝膠體，因而能降低整體結構之厚度。
所述之第一線路層21係設於該第一絕緣層20之第一 表面20a上並接觸該些電極墊230以電性連接該電子元件23，且該第一線路層21未遮蓋該感應區231。於本實施例中，係以圖案化製程之電鍍、沉積或蝕刻方式形成如銅材之第一線路層21。
於本實施例中，所述之電子封裝結構2a復包括一第二線路層22，係結合於該第一絕緣層20之第二表面20b。例如，該第二線路層22自該第二表面20b嵌埋於該第一絕緣層20中，其中，該第二線路層22之表面可齊平或略低於該第一絕緣層20之第二表面20b；或者，該第二線路層22亦可設於該第一絕緣層20之第二表面20b之上。
再者，係以圖案化製程之電鍍、沉積或蝕刻方式形成如銅材之第二線路層22。
又，部分該第二線路層22可復接觸該電子元件23之非作用面23b，以供該電子元件23散熱。
另外，所述之電子封裝結構2a復包括複數導電柱體24，係埋設於該第一絕緣層20中並電性連接該第一線路層21，使該第二線路層22藉由該些導電柱體24電性連接該第一線路層21，但該第一線路層21並未電性導通至該電子元件23之非作用面23b。
於另一實施例中，如第2A’圖所示，該第二線路層22並未接觸該電子元件23之非作用面23b，亦即該第二線路層22與該電子元件23之非作用面23b之間具有該第一絕緣層20，且該第一線路層21、該些導電柱體24與該第二線路層22之導電路徑係延伸至該電子元件23之非作用面 23b下方。
因以該第一線路層21直接電性連接該電子元件23，故無需以打線方式電性連接該電子元件23與該第一線路層21，因而有利於降低整體結構之厚度。
如第2B圖所示，係對應第2A圖之結構，所述之電子封裝結構2b復包括設於該第一絕緣層20之第二表面20b上之複數導電元件25。具體地，該些導電元件25係設於該第二線路層22上以電性連接該第二線路層22。
於本實施例中，該些導電元件25係為各種態樣，如焊球、焊錫凸塊、銅凸塊等，並無特別限制。
於另一方式中，如第2B’圖所示，係對應第2A’圖之結構，該第二線路層22並未接觸該電子元件23之非作用面23b，亦即該第二線路層22與該電子元件23之非作用面23b之間具有該第一絕緣層20。
如第2C圖所示，係對應第2B圖之結構，所述之電子封裝結構2c復包括一第一絕緣保護層26’，係設於該第一絕緣層20之第一表面20a與該第一線路層21上，且該第一絕緣保護層26’未遮蓋該感應區231。例如，該第一絕緣保護層26’係為介電材。
再者，該電子封裝結構2c亦可不形成該第二線路層22，使該些導電元件25可直接接觸地設於該導電柱體24上。
如第2D圖所示之電子封裝結構2d，為依第2B及2C圖之另一態樣，該第一絕緣保護層26係為介電層或防焊層 (solder mask)，且該第一絕緣保護層26外露部分該第一線路層21。例如，該第一絕緣保護層26具有複數第一開孔260，以令部分該第一線路層21外露於各該第一開孔260；或者(未圖示)，可令該第一絕緣保護層之表面齊平該第一線路層之表面，使該第一絕緣保護層外露該第一線路層之頂面。
又，所述之電子封裝結構2d復包括一第二絕緣保護層27，係設於該第一絕緣層20之第二表面20b與該第二線路層22上。例如，該第二絕緣保護層27係為介電層或防焊層(solder mask)。
另外，該第二絕緣保護層27外露部分該第二線路層22，以供結合該些導電元件25。例如，該第二絕緣保護層27具有複數第二開孔270，以令部分該第二線路層22外露於各該第二開孔270；或者(未圖示)，可令該第二絕緣保護層之表面齊平該第二線路層之表面，使該第二絕緣保護層外露該第二線路層之頂面，以結合該些導電元件。
如第2E圖所示之電子封裝結構2e，依第2C及2D圖之另一態樣，該第一絕緣保護層26’係遮蓋該感應區231，以密封該感應區231。
第3A至3C圖係為本發明之電子封裝結構3a-3c之第二實施例之各種態樣之剖視示意圖。本實施例與第一實施例之差異在於多層線路之設計，其它構造大致相同，故以下詳述差異處，而不贅述相同處。
如第3A及3A’圖所示，係對應第2A及2A’圖之結構， 該電子封裝結構3a復包括一線路增層結構30，係設於該第一絕緣層20之第二表面20b上並藉由該第二線路層22與該些導電柱體24電性連接至該第一線路層21。
於本實施例中，該線路增層結構30係具有至少一介電層300及設於該介電層300上之線路層301，且該線路層301藉由設於該介電層300中之導電柱體302電性連接該第二線路層22。
再者，該線路層301係外露於該介電層300，以供結合該些導電元件25。
如第3B及3B’圖所示，係對應第2B及2B’圖所示之結構，該電子封裝結構3b可依照第2C或2D圖之構造之任一技術特徵作變化。舉例而言，依第2C圖之其中一技術特徵，將如介電層或防焊層之第一絕緣保護層26設於該第一絕緣層20之第一表面20a與該第一線路層21上，且該第一絕緣保護層26未遮蓋該感應區231。
如第3C圖所示之電子封裝結構3c，係對應第2E圖所示之結構，即如介電材之第一絕緣保護層26’遮蓋該感應區231。
第4A及4B圖係為本發明之電子封裝結構4a,4b之第三實施例之各種態樣之剖視示意圖。本實施例與上述兩實施例之差異在於本實施例之電子封裝結構4a,4b係應用於相機鏡頭，例如新增透光件40之設計，其它構造大致相同，故以下詳述差異處，而不贅述相同處。
如第4A及4B圖所示，以第2D及3B圖為例，該電子 封裝結構4a,4b復包括一透光件40，例如鏡片或玻璃，其遮蓋於該電子元件23之感應區231上。例如，該透光件40黏貼於該第一絕緣保護層26上，而無需製作習知支撐件，故能降低整體結構之厚度。
於本實施例中，如第4A圖所示之電子封裝結構4a，該第一絕緣保護層26之表面係為齊平該第一線路層21之表面。
或者，如第4B圖所示之電子封裝結構4b，該第一絕緣保護層26係為包覆該第一線路層21。
綜上所述，本發明之電子封裝結構2a-2e,3a-3c,4a-4b主要藉由將該電子元件23嵌埋於該第一絕緣層20中，且該第一線路層21電性連接該電子元件23，故於製作時，無需考量打線之線弧或封裝膠體之厚度，因而容易控制該第一絕緣層20之厚度，以達到更好均勻性及更薄的厚度。
再者，因採用非半導體製程加工，故能降低製作成本。
又，該電子封裝結構2a-2e,3a-3c,4a-4b易於隨產品需求而調整結構及設計，故其設計彈性佳。
另外，上述實施例係適用於平面網格陣列封裝(Land Grid Array，簡稱LGA)或球柵陣列封裝(Ball Grid Array，簡稱BGA)。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範 圍所列。
2a‧‧‧電子封裝結構
20‧‧‧第一絕緣層
20a‧‧‧第一表面
20b‧‧‧第二表面
200‧‧‧第二絕緣層
21‧‧‧第一線路層
22‧‧‧第二線路層
23‧‧‧電子元件
23a‧‧‧作用面
23b‧‧‧非作用面
230‧‧‧電極墊
231‧‧‧感應區
24‧‧‧導電柱體

Claims (11)

  1. 一種電子封裝結構，係包括：一絕緣層，係鑄模化合物，其具有相對之第一表面與第二表面；一電子元件，係埋設於該絕緣層中，且具有外露於該絕緣層之第一表面的至少一感應區及複數電極墊，其中，該電子元件係齊平該絕緣層之第一表面，且該絕緣層之第二表面完全覆蓋該電子元件，使該電子元件未外露於該絕緣層之第二表面；一第一線路層，係設於該絕緣層之第一表面上並接觸該些電極墊以電性連接該電子元件，且該第一線路層未遮蓋該感應區；以及一第二線路層，係結合於該絕緣層之第二表面並電性連接該第一線路層，且該第二線路層接觸該電子元件，其中，該第二線路層之表面齊平該第一絕緣層之第二表面。
  2. 一種電子封裝結構，係包括：一絕緣層，係鑄模化合物，其具有相對之第一表面與第二表面；一電子元件，係埋設於該絕緣層中，且具有外露於該絕緣層之第一表面的至少一感應區及複數電極墊，其中，該絕緣層之第二表面完全覆蓋該電子元件，使該電子元件未外露於該絕緣層之第二表面；一第一線路層，係設於該絕緣層之第一表面上並 接觸該些電極墊以電性連接該電子元件，且該第一線路層未遮蓋該感應區；以及一第二線路層，係結合於該絕緣層之第二表面並電性連接該第一線路層，且該第二線路層未接觸該電子元件，其中，該第二線路層之表面齊平該第一絕緣層之第二表面。
  3. 如申請專利範圍第1或2項所述之電子封裝結構，復包括一絕緣保護層，係設於該絕緣層之第二表面與該第二線路層上，且該絕緣保護層未接觸該電子元件。
  4. 如申請專利範圍第3項所述之電子封裝結構，其中，該絕緣保護層外露部分該第二線路層。
  5. 如申請專利範圍第1或2項所述之電子封裝結構，復包括複數導電柱體，係埋設於該絕緣層中並電性連接該第一線路層。
  6. 如申請專利範圍第1或2項所述之電子封裝結構，復包括設於該絕緣層之第二表面上之複數導電元件。
  7. 如申請專利範圍第1或2項所述之電子封裝結構，復包括一絕緣保護層，係設於該絕緣層之第一表面與該第一線路層上。
  8. 如申請專利範圍第7項所述之電子封裝結構，其中，該絕緣保護層外露部分該第一線路層。
  9. 如申請專利範圍第7項所述之電子封裝結構，其中，該絕緣保護層係遮蓋該感應區，或該絕緣保護層未遮蓋該感應區。
  10. 如申請專利範圍第1或2項所述之電子封裝結構，復包 括一線路增層結構，係設於該絕緣層之第二表面上並電性連接該第一線路層。
  11. 如申請專利範圍第1或2項所述之電子封裝結構，復包括一透光件，係遮蓋於該電子元件之感應區上。
TW104101444A 2015-01-16 2015-01-16 電子封裝結構 TWI611544B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW104101444A TWI611544B (zh) 2015-01-16 2015-01-16 電子封裝結構

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW104101444A TWI611544B (zh) 2015-01-16 2015-01-16 電子封裝結構

Publications (2)

Publication Number Publication Date
TW201628152A TW201628152A (zh) 2016-08-01
TWI611544B true TWI611544B (zh) 2018-01-11

Family

ID=57181862

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104101444A TWI611544B (zh) 2015-01-16 2015-01-16 電子封裝結構

Country Status (1)

Country Link
TW (1) TWI611544B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI620287B (zh) * 2017-03-21 2018-04-01 矽品精密工業股份有限公司 封裝結構及其製法
CN111003682A (zh) * 2018-10-08 2020-04-14 凤凰先驱股份有限公司 电子封装件及其制法
TWI689015B (zh) * 2018-10-08 2020-03-21 開曼群島商鳳凰先驅股份有限公司 電子封裝件及其製法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070108561A1 (en) * 2005-11-16 2007-05-17 Altus Technology Inc. Image sensor chip package
US20080096321A1 (en) * 2006-10-18 2008-04-24 Advanced Semiconductor Engineering, Inc. Semiconductor chip package manufacturing method and structure thereof
TW201421754A (zh) * 2012-11-30 2014-06-01 Ind Tech Res Inst 光電元件封裝體
US20140239463A1 (en) * 2013-02-22 2014-08-28 Unimicron Technology Corp. Embedded chip package structure

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070108561A1 (en) * 2005-11-16 2007-05-17 Altus Technology Inc. Image sensor chip package
US20080096321A1 (en) * 2006-10-18 2008-04-24 Advanced Semiconductor Engineering, Inc. Semiconductor chip package manufacturing method and structure thereof
TW201421754A (zh) * 2012-11-30 2014-06-01 Ind Tech Res Inst 光電元件封裝體
US20140239463A1 (en) * 2013-02-22 2014-08-28 Unimicron Technology Corp. Embedded chip package structure

Also Published As

Publication number Publication date
TW201628152A (zh) 2016-08-01

Similar Documents

Publication Publication Date Title
JP6548949B2 (ja) 電子パッケージ構造
US10304890B2 (en) Electronic device package and fabricating method thereof
TWI652787B (zh) 電子封裝件及其製法
TWI555098B (zh) 電子封裝件及其製法
TWI611542B (zh) 電子封裝結構及其製法
TWI649839B (zh) 電子封裝件及其基板構造
TW201703195A (zh) 電子封裝件及其製法
US9613894B2 (en) Electronic package
TW201719829A (zh) 電子封裝件及其製法
US10204865B2 (en) Electronic package and conductive structure thereof
TW201320266A (zh) 半導體封裝件及其製法
TWI611544B (zh) 電子封裝結構
TW201911501A (zh) 電子封裝件及其製法
TWI550744B (zh) 單層線路式封裝基板及其製法、單層線路式封裝結構及其製法
TWI567843B (zh) 封裝基板及其製法
TWI624011B (zh) 封裝結構及其製法
TWI612650B (zh) 電子封裝結構
TWI689015B (zh) 電子封裝件及其製法
TWI606562B (zh) 電子封裝結構
TWI672786B (zh) 電子封裝件及其製法
TWM555065U (zh) 電子封裝件及其封裝基板
TWI818719B (zh) 承載結構
TW201838100A (zh) 封裝堆疊結構及其製法
TW201839936A (zh) 封裝基板及其製法
TWI573232B (zh) 電子封裝件