TWI620287B - 封裝結構及其製法 - Google Patents

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Abstract

一種封裝結構及其製法，係將感測式電子元件以其感測面接置於一承載件上，並於該承載件上形成包覆該電子元件之封裝層，且於移除該承載件後，令該電子元件之感測面外露於該封裝層，藉以取代覆晶製程，進而降低製程成本。

Description

封裝結構及其製法
本發明係有關一種封裝結構，尤指一種感測器之封裝結構。
隨著消費者對於隱私的注重程度提升，諸多高階電子產品皆已裝載使用者辨識系統，以增加電子產品中資料的安全性，因此辨識系統的研發與設計隨著消費者需求，而成為電子產業主要發展方向之一。
於生物辨識系統中，依據辨識標的之不同可概括分為辨識生物的生理特徵(如，指紋、瞳孔、人臉、聲紋)辨識與行為特徵(如，簽名、語音)等類型的生物辨識系統，其中，辨識生理特徵的辨識系統具有單一性、防偽程度高與便利等優點，且此技術已逐漸成熟而廣泛地應用於個人之身分辨識與確認，因此廣為消費者所接受。
如第1圖所示，習知指紋感測器(fingerprint sensor)之封裝結構1係於一封裝基板10上藉由複數銲錫凸塊12覆晶設置一具有感測面11a之感測晶片11，再以底膠14包覆該些銲錫凸塊12，之後以封裝膠體13包覆該感測晶片 11與該底膠14並外露出該感測面11a，俾供使用者可藉由觸滑(swipe)該感測面11a而令該感測晶片11感測指紋。
惟，習知封裝結構1之製法中，係採用覆晶製程，其製程複雜，如形成底膠14，導致製作成本過高。
再者，因於形成該封裝膠體13時，該感測面11a朝外露出，故該封裝膠體13之膠材13’會溢流(Mold Flash)至該感測面11a上而汙損該感測面11a，因而應用該封裝結構1之終端電子產品(如電腦、手機等)會產生可靠度之問題。
因此，如何克服上述習知技術的種種問題，實已成目前亟欲解決的課題。
鑒於上述習知技術之缺失，本發明提供一種封裝結構，係包括：封裝層，係具有相對之第一表面與第二表面；電子元件，係埋設於該封裝層中且具有相對之感測面與非感測面，且該感測面係外露出該封裝層之第一表面；以及複數導電元件，係形成於該電子元件之非感測面上，且各該導電元件之至少部分表面外露出該封裝層之第二表面。
本發明復提供一種封裝結構之製法，係包括：將至少一具有相對之感測面與非感測面之電子元件以該感測面結合至一承載件上；以及形成封裝層於該承載件上以包覆該電子元件，其中，該封裝層係具有相對之第一表面與第二表面，且該封裝層以其第一表面結合該承載件上。
前述之製法中，復包括進行切單製程及移除該承載 件，以令該感測面外露出該封裝層之第一表面。
前述之封裝結構及其製法中，該電子元件係包含具有導電矽穿孔之矽基材。
前述之封裝結構及其製法中，該感測面係齊平該封裝層之第一表面。
前述之封裝結構及其製法中，該導電元件之部分表面或端面係齊平該封裝層之第二表面。
前述之封裝結構及其製法中，該導電元件之部分表面外露出該封裝層之第二表面。
前述之封裝結構及其製法中，該導電元件之全部表面外露出該封裝層之第二表面。
前述之封裝結構及其製法中，該承載件係為透光件。例如，該透光件係為玻璃。
由上可知，本發明之封裝結構及其製法，主要藉由採用模封晶圓級晶片尺寸封裝(molded Wafer Level Chip Scale Package，簡稱mWLCSP)方式，以取代覆晶製程，故相較於習知技術，本發明之封裝結構之製程簡易，因而得以降低製作成本。
再者，因於形成該封裝層時，該承載件完全蓋住該感測面，故本發明之封裝層之材料不會溢流至該感測面上，因而不會汙損該感測面，進而可避免應用該封裝結構之終端電子產品產生可靠度之問題。
1,2,3‧‧‧封裝結構
10‧‧‧封裝基板
11‧‧‧感測晶片
11a,21a‧‧‧感測面
12‧‧‧銲錫凸塊
13‧‧‧封裝膠體
13’‧‧‧膠材
14‧‧‧底膠
20‧‧‧承載件
21‧‧‧電子元件
21b‧‧‧非感測面
22‧‧‧導電元件
22a‧‧‧端面
23‧‧‧封裝層
23a‧‧‧第一表面
23b‧‧‧第二表面
30‧‧‧透光件
S‧‧‧切割路徑
第1圖係為習知封裝結構之剖面示意圖； 第2A至2C圖係為本發明之封裝結構之第一實施例之製法之剖面示意圖；第2B’及2B”圖係為對應第2B圖之不同實施態樣之示意圖；以及第3A至3C圖係為本發明之封裝結構之第二實施例之製法之剖面示意圖。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本創作可實施之範疇。
請參閱第2A至2C圖，係為本發明之封裝結構2之第一實施例之製法之剖面示意圖。
如第2A圖所示，將至少一電子元件21結合至一承載件20上。
於本實施例中，該電子元件21係具有相對之感測面21a與非感測面21b，其中，該電子元件21以其感測面21a結合該承載件20，且該非感測面21b上形成有複數導電元件22。例如，該導電元件22係包含銲錫材料、金屬材或其它導電材等之凸塊，但無特別限制。
再者，該電子元件21係為感測式晶片，例如，一種用以偵測生物體電荷變化、溫度差、壓力等的感測晶片，更佳為指紋辨識晶片，該指紋辨識晶片係為能藉由該感測面21a所接收的電容差進行生物辨識。例如，該電子元件21係包含具有至少一導電矽穿孔(Through-silicon via，簡稱TSV)之矽基材。
又，該承載件20係為可拋棄之支撐材，並無特別限制。
如第2B圖所示，形成一封裝層23於該承載件20上以包覆該電子元件21，使該電子元件21嵌埋於該封裝層23中，其中，該封裝層23係具有相對之第一表面23a與第二表面23b，且該封裝層23以其第一表面23a結合至該承載件20上。
於本實施例中，該封裝層23可選擇性包覆該些導電元件22之部分表面(側面)或不接觸該些導電元件22，以令該些導電元件22之至少部分表面外露出該封裝層23之 第二表面23b。例如，該些導電元件22凸出該封裝層23之第二表面23b；或者，如第2B’圖所示，該封裝層23之第二表面23b齊平該非感測面21b，使該封裝層23不接觸該些導電元件22，以令該些導電元件22之全部表面(側面與頂面，但不包含接觸該電子元件21之表面)外露出該封裝層23之第二表面23b；或者，如第2B”圖所示，該些導電元件22之端面22a齊平該封裝層23之第二表面23b，例如，藉由研磨方式移除該封裝層23之材質與該些導電元件22之材質；亦可於該封裝層23之第二表面23b上形成外露該些導電元件22之開孔(圖略)。因此，有關該導電元件22外露之方式並無特別限制。
再者，形成該封裝層23之材質係為聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)，但不限於上述。
又，形成該封裝層23之方法係以壓合(laminating)方式或如模壓成型(compression molding)、轉注成型(transfer molding)等鑄模成型(molding)方式所完成。
如第2C圖所示，沿如第2B圖所示之切割路徑S進行切單製程，並移除該承載件20，且因該感測面21a齊平該封裝層23之第一表面23a，以於移除該承載件20後，使該感測面21a外露出該封裝層23之第一表面23a。
當本發明之封裝結構2應用於指紋感測器時，使用者將其手指碰觸該感測面21a，以利用電荷變化、溫度差、壓力等方式，使該感測面21a掃描其所接收到電容差，俾 供如感測晶片之電子元件21作辨識。
據此，本發明之封裝結構2之製法中，係採用模封晶圓級晶片尺寸封裝(molded Wafer Level Chip Scale Package，簡稱mWLCSP)方式，以取代覆晶製程，故相較於習知技術，本發明之封裝結構2之製法之製程簡易，且可省略習知底膠與封裝基板，以降低製作成本。
再者，本發明之封裝結構2因無習知封裝基板之設計，而能降低其整體厚度，故相較於習知技術，本發明之封裝結構2能符合薄化之需求。
又，因於形成該封裝層23時，該承載件20完全遮蓋該感測面21a，故本發明之製法中，該封裝層23之材料不會溢流至該感測面21a上，因而不會汙損該感測面21a，進而應用該封裝結構2之終端電子產品(如電腦、手機等)不會產生可靠度之問題。
請參閱第3A至3C圖，係為本發明之封裝結構3之第二實施例之製法之剖面示意圖。本實施例與第一實施例之差異在於承載件之構造，其它製程大致相同，故以下僅詳細說明相異處，而不再贅述相同處，特此述明。
如第3A圖所示，相對於第2A圖之製程，以透光件30作為承載件。
於本實施例中，該透光件30係為玻璃或其它適當材料。
如第3B圖所示，形成封裝層23於該透光件30上以包覆電子元件21及導電元件22之部分表面。
如第3C圖所示，沿如第3B圖所示之切割路徑S進行切單製程，且保留該透光件30，使該透光件30設於該封裝層23之第一表面23a上且覆蓋該電子元件21之感測面21a。
據此，本發明之封裝結構3之製法中，係採用模封晶圓級晶片尺寸封裝(mWLCSP)方式，以取代覆晶製程，故相較於習知技術，本發明之封裝結構3之製法之製程簡易，且可降低製作成本。
再者，本發明之封裝結構3因無習知封裝基板之設計，而能降低其整體厚度，故相較於習知技術，本發明之封裝結構3能符合薄化之需求。
又，因於形成該封裝層23時，該透光件30完全蓋住該感測面21a，故本發明之製法中，該封裝層23之材料不會溢流至該感測面21a上，因而不會汙損該感測面21a，進而應用該封裝結構3之終端電子產品不會產生可靠度之問題。
本發明復提供一種封裝結構2,3，係包括一封裝層23、至少一埋設於該封裝層23中之電子元件21以及形成於該電子元件上之複數導電元件22。
所述之封裝層23係具有相對之第一表面23a與第二表面23b。
所述之電子元件21係具有相對之感測面21a與非感測面21b，以令該感測面21a外露於該封裝層23之第一表面23a。
該複數導電元件22係形成於該電子元件21之非感測面21b上，且令該導電元件22之至少部分表面外露出該封裝層23之第二表面23b。
於一實施例中，該電子元件21係包含具有導電矽穿孔之矽基材。
於一實施例中，該感測面21a係齊平該封裝層23之第一表面23a。
於一實施例中，該些導電元件22之部分表面或端面係齊平該封裝層23之第二表面23b。
於一實施例中，該導電元件22之部分表面外露出該封裝層23之第二表面23b。
於一實施例中，該導電元件22之全部表面外露出該封裝層23之第二表面23b。
於一實施例中，復包括一透光件30，係設於該封裝層23之第一表面23a上且覆蓋該電子元件21之感測面21a。
綜上所述，本發明之封裝結構及其製法中，係藉由模封晶圓級晶片尺寸封裝方式進行感測晶片之封裝製程，故能降低製作成本。
再者，於形成封裝層時，利用承載件(透光件)完全蓋住該感測面，故該封裝層之材料不會溢流至感測面上，因而不會汙損該感測面，以避免後續應用該封裝結構之終端電子產品產生可靠度之問題。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違 背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (19)

  1. 一種封裝結構，係包括：封裝層，係具有相對之第一表面與第二表面；電子元件，係埋設於該封裝層中且具有相對之感測面與非感測面，且該感測面係外露出該封裝層之第一表面；複數導電元件，係形成於該電子元件之非感測面上，且各該導電元件之至少部分表面外露出該封裝層之第二表面；以及承載件，係設於該封裝層之第一表面上且覆蓋該電子元件之感測面，其中，該承載件係直接接觸該電子元件之感測面。
  2. 如申請專利範圍第1項所述之封裝結構，其中，該電子元件係包含具有導電矽穿孔之矽基材。
  3. 如申請專利範圍第1項所述之封裝結構，其中，該感測面係齊平該封裝層之第一表面。
  4. 如申請專利範圍第1項所述之封裝結構，其中，該導電元件之端面係齊平該封裝層之第二表面。
  5. 如申請專利範圍第1項所述之封裝結構，其中，該導電元件之部分表面係外露出該封裝層之第二表面。
  6. 如申請專利範圍第1項所述之封裝結構，其中，該導電元件之全部表面係外露出該封裝層之第二表面。
  7. 如申請專利範圍第1項所述之封裝結構，其中，該承載件係為透光件。
  8. 如申請專利範圍第7項所述之封裝結構，其中，該透光件係為玻璃。
  9. 一種封裝結構之製法，係包括：將至少一具有相對之感測面與非感測面之電子元件以該感測面結合至一承載件上，其中，該承載件係直接接觸該電子元件之感測面；以及形成封裝層於該承載件上以包覆該電子元件，其中，該封裝層係具有相對之第一表面與第二表面，且該封裝層以其第一表面結合該承載件上。
  10. 如申請專利範圍第9項所述之封裝結構之製法，其中，該電子元件係包含具有導電矽穿孔之矽基材。
  11. 如申請專利範圍第9項所述之封裝結構之製法，其中，該感測面係齊平該封裝層之第一表面。
  12. 如申請專利範圍第9項所述之封裝結構之製法，復包括形成複數導電元件於該電子元件之非感測面上。
  13. 如申請專利範圍第12項所述之封裝結構之製法，其中，該導電元件之至少部分表面外露出該封裝層之第二表面。
  14. 如申請專利範圍第13項所述之封裝結構之製法，其中，該導電元件之端面係齊平該封裝層之第二表面。
  15. 如申請專利範圍第13項所述之封裝結構之製法，其中，該導電元件之部分表面係外露出該封裝層之第二表面。
  16. 如申請專利範圍第13項所述之封裝結構之製法，其 中，該導電元件之全部表面係外露出該封裝層之第二表面。
  17. 如申請專利範圍第9項所述之封裝結構之製法，復包括移除該承載件。
  18. 如申請專利範圍第9項所述之封裝結構之製法，其中，該承載件係為透光件。
  19. 如申請專利範圍第9項所述之封裝結構之製法，復包括進行切單製程。
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