KR100266138B1 - 칩 스케일 패키지의 제조 방법 - Google Patents

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Abstract

본 발명은 칩 스케일 패키지의 제조 방법에 관한 것으로, 솔더 볼 패드 상에 형성되는 금 도금막으로 인하여 솔더 볼 패드 상에 융착되는 솔더 볼과 기판의 기판 패드와의 납땜성이 저하되는 것을 막기 위하여, 금 도금 공정을 진행하기 전에 폴리이미드 테이프의 접속 구멍을 막는 단계를 포함하는 칩 스케일 패키지의 제조 방법을 제공한다. 특히, 접속 구멍을 막는 단계는 접속 구멍에 프리-플럭스를 도포하거나 접속 구멍이 형성된 폴리이미드 테이프 상에 제거할 수 있는 커버 필름을 접착하는 공정으로 구현되며, 이와 같이 접속 구멍을 막은 이후에 금 도금 공정이 진행되는 것을 특징으로 한다. 따라서, 접속 구멍으로 노출되는 구리 배선 상에는 금 도금막이 형성되지 않기 때문에 구리 배선에 솔더 볼이 직접 융착되며, 이로 인하여 솔더 볼과 기판의 기판 패드와 양호한 납땜성을 유지한다.

Description

칩 스케일 패키지의 제조 방법(Method for manufacturing chip scale package)
본 발명은 칩 스케일 패키지의 제조 방법에 관한 것으로, 더욱 상세하게는 기판과 솔더 볼 사이의 납땜성을 향상시키기 위하여 솔더 볼이 부착되는 솔더 볼 패드에 금 도금막이 형성되는 것을 차단하는 단계를 구비하는 칩 스케일 패키지(Chip Scale Package; CSP)의 제조 방법에 관한 것이다.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화 되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지(package) 조립 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 볼 그리드 어레이(Ball Grid Array; BGA) 패키지이다. BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 모 기판(mother board)에 대한 실장 면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 갖고 있다.
BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드 프레임(lead frame) 대신에 인쇄회로기판을 사용한다. 인쇄회로기판은 반도체 칩이 접착되는 면의 반대쪽 전면(全面)을 솔더 볼(solder ball)들을 배치할 수 있는 영역으로 제공할 수 있기 때문에, 모 기판에 대한 실장 밀도 면에서 유리한 점이 있다. 그러나, 인쇄회로기판의 크기를 축소하는 데는 근본적으로 한계를 안고 있다. 즉, 반도체 칩을 실장하기 위하여 회로 배선이 형성되지 않은 영역을 필요로 하기 때문에, 인쇄회로기판의 크기는 여전히 반도체 칩의 크기보다 클 수밖에 없다. 이러한 사정에서 제안된 것이 소위 칩 스케일 패키지(Chip Scale Package; CSP)이다.
칩 스케일 패키지는 최근 몇 년 사이에 미국, 일본, 한국 등의 수십개의 회사로부터 여러 유형들이 소개되어 왔으며, 현재도 개발이 활발히 진행되고 있다. 대표적인 칩 스케일 패키지 중의 하나가 미국 테세라사(Tessera's)에서 개발한 마이크로 BGA 패키지(μ-BGA)이다. μ-BGA 패키지에 적용되는 인쇄회로기판은 두께가 얇고 유연성을 갖는 플렉서블 회로 기판(flexible circuit board)과 같은 테이프 배선기판이다. 그리고, μ-BGA 패키지의 특징 중의 하나는 테이프 배선기판에 형성된 윈도우(window)를 통하여 반도체 칩의 전극 패드에 빔 리드(beam lead)가 일괄적으로 본딩(beam lead bonding)된다는 점이다.
도 1은 종래 기술에 따른 테세라사의 μ-BGA 패키지(200)를 나타내는 단면도이다. 도 1을 참조하면, 폴리이미드 테이프(124; polyimide tape)에 형성된 구리 배선(130; Cu trace)과 빔 리드(160; beam lead)가 테이프 배선기판(120)을 구성하며, 탄성 중합체(150; elastomer)가 테이프 배선기판(120)과 반도체 칩(110) 사이에 개재된다. 빔 리드(160)는 반도체 칩의 전극 패드(112)와 접합되며, 폴리이미드 테이프(124)에 형성된 접속 구멍(123; connect hole)을 통하여 접속 구멍(123)으로 노출된 구리 배선 부분인 솔더 볼 패드(136; solder ball pad)에 접속된 솔더 볼(168; solder ball)과 연결된다. 전극 패드(112)와 빔 리드(160)의 접합 부분은 봉지수지(189)에 의하여 보호된다. 한편, 빔 리드(160)는 칩의 전극 패드(112)와 접속되는 구리 배선 부분(138)으로서, 전극 패드(112)와의 양호한 접속성을 구리 배선(138)의 표면에 금 도금막(162)을 형성한다. 그런데, 빔 리드의 구리 배선(138)에 금 도금을 하는 과정에서 폴리이미드 테이프(124)의 외측에 노출된 구리 배선(138) 뿐만 아니라 접속 구멍(123)으로 노출된 솔더 볼 패드(136) 상에도 금 도금막(164)이 형성되기 때문에, 솔더 볼(168)은 실질적으로 솔더 볼 패드(136) 상의 금 도금막(164) 위에 형성된다.
도 2를 참조하면, 도 1의 μ-BGA 패키지(200)의 솔더 볼(168)이 기판(170)의 기판 패드(172)에 납땜된 상태를 도시하고 있다. 기판(170)에 μ-BGA 패키지(200)를 납땜하는 방법은 적외선 리플로우(infrared reflow) 방식이 통상적으로 이용된다. 한편, 솔더 볼(168)은 주석(Sn)과 납(Pb)의 합금으로서, 약 63%의 주석과 약 37%의 납의 조성비를 가진 솔더 볼이 주종을 이룬다.
이와 같은 구조를 갖는 μ-BGA 패키지(200)를 기판(170)에 납땜할 때, 통상적으로 220℃ 내지 230℃의 고열이 발생하게 되는데, 이 고열에 의해 솔더 볼 패드(136)에 도금되어 있던 금 도금막(164)의 금 성분이 솔더 볼(168)로 확산반응을 일으킨다. 확산 반응에 의해 금은 솔더 볼(168)의 주성분인 주석 및 납과 결합하여 금속간화합물(168a; intermetallic compound)을 생성해 솔더 볼(168) 표면을 감싸는 형태가 되며, 이러한 금속간화합물(168a)은 솔더 볼(168)과 기판 패드(172)와의 납땜성을 저하시키는 요소로 작용한다.
따라서, 본 발명의 목적은 폴리이미드 테이프의 접속 구멍을 통하여 노출된 솔더 볼 패드 상에 금이 도금되는 것을 차단하여 솔더 볼 패드에 접속된 솔더 볼과 기판 패드 사이의 납땜성을 향상시킬 수 있는 칩 스케일 패키지 제조 방법을 제공하는 데 있다.
도 1은 종래 기술에 따른 테세라사의 마이크로 볼 그리드 어레이 패키지를 나타내는 단면도,
도 2는 도 1의 마이크로 볼 그리드 어레이 패키지가 기판에 실장된 상태를 나타내는 부분 단면도,
도 3은 접속 구멍을 프리-플럭스로 막는 단계를 포함하는 칩 스케일 패키지의 본 발명에 따른 일 실시예 나타내는 공정 흐름도,
도 4 내지 도 12는 도 3에 도시된 제조 방법의 각 단계들을 보여주는 도면들로서,
도 4는 테이프 배선기판을 나타내는 부분 절개 평면도,
도 5는 도 4의 5-5선 단면도,
도 6은 테이프 배선기판의 접속 구멍에 플럭스가 도포되는 단계를 보여주는 단면도,
도 7은 도 6의 테이프 배선기판의 윈도우 상에 노출된 구리 배선에 금이 도금되는 단계를 보여주는 단면도,
도 8은 테이프 배선기판의 후면의 탄성 중합체가 반도체 칩의 활성면에 접착되는 단계를 보여주는 단면도,
도 9는 테이프 배선기판의 윈도우 상에 노출된 빔 리드가 반도체 칩의 전극 패드와 접합되는 단계를 보여주는 단면도,
도 10은 봉지 단계를 보여주는 단면도,
도 11은 테이프 배선기판의 접속 구멍에 솔더 볼이 형성되는 단계를 보여주는 단면도,
도 12는 개별 패키지로 분리하는 단계를 보여주는 단면도,
도 13은 접속 구멍을 커버 필름으로 막는 단계를 포함하는 칩 스케일 패키지의 본 발명에 따른 다른 실시예 나타내는 공정 흐름도,
도 14는 테이프 배선기판에 커버 필름이 접착되는 단계를 보여주는 단면도,
도 15는 도 14의 테이프 배선기판의 윈도우 상에 노출된 구리 배선에 금이 도금되는 단계를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 설명 *
10 : 반도체 칩 20 : 테이프 배선기판
21 : 접착제 22 : 윈도우
23 : 접속 구멍 24 : 폴리이미드 테이프
24a : 내부 테이프 24b : 외부 테이프
30 : 구리 배선 35 : 지지 배선
36 : 솔더 볼 패드 37 : 내부 배선
38 : 외부 배선 38a : 노치
39 : 배선 패턴 50 : 탄성 중합체
60 : 빔 리드 62 : 금 도금막
68 : 솔더 볼 82 : 프리-플럭스
84, 86 : 커버 필름 89 : 봉지수지
100 : 칩 스케일 패키지
상기 목적을 달성하기 위하여, 본 발명은 (a) 폴리이미드 테이프의 일면에 구리 배선이 형성되며, 폴리이미드 테이프를 관통하여 반도체 칩과 구리 배선이 접속할 수 있는 윈도우 및 솔더 볼이 부착될 구리 배선 상에 접속 구멍이 형성되며, 윈도우 안쪽의 구리 배선이 부착된 폴리이미드 테이프의 일면에 소정의 두께를 갖는 탄성 중합체가 부착된 테이프 배선기판을 준비하는 단계와, (b) 프리-플럭스(pre-flux)를 접속 구멍에 도포하는 단계와, (c) 금으로 윈도우 상에 노출된 구리 배선을 도금하여 빔 리드를 형성하는 단계와, (d) 반도체 칩을 탄성 중합체에 부착하는 단계와, (e) 반도체 칩과 빔 리드를 접합하는 단계와, (f) 반도체 칩과 빔 리드들의 접합부분을 봉지하는 단계 및 (g) 솔더 볼을 접속 구멍에 노출된 구리 배선에 접속하는 단계를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법을 제공한다. 특히, 본 발명에 따른 제조 방법에 있어서, (c) 단계의 프리-플럭스는 (g) 단계를 진행하기 전(前)단계에서의 온도에서 변형이 발생하지 않는 온도내구성을 유지하는 유기용제 재질의 플럭스인 것을 특징으로 한다.
하나의 바람직한 실시 양태에 있어서, 본 발명의 (g) 단계는, (g1) 솔더 볼을 상기 접속 구멍에 도포된 프리-플럭스 상에 올리는 단계와, (g2) 솔더 볼을 리플로우시켜 접속 구멍으로 노출되는 구리 배선에 융착시키는 단계 및 (g3) 리플로우 공정 이후에 솔더 볼 주위에 남아 있는 프리-플럭스를 포함한 찌꺼기를 세정하는 단계를 포함한다.
본 발명은 또한 (a) 폴리이미드 테이프의 일면에 구리 배선이 형성되며, 폴리이미드 테이프를 관통하여 반도체 칩과 구리 배선이 접속할 수 있는 윈도우 및 솔더 볼이 부착될 구리 배선 상에 접속 구멍이 형성되며, 윈도우 안쪽의 구리 배선이 부착된 폴리이미드 테이프의 일면에 소정의 두께를 갖는 탄성 중합체가 부착된 테이프 배선기판을 준비하는 단계와, (b) 커버 필름으로 접속 구멍을 막는 단계와, (c) 금으로 윈도우 상에 노출된 구리 배선을 도금하여 빔 리드를 형성하는 단계와, (d) 커버 필름을 제거하는 단계와, (e) 반도체 칩을 탄성 중합체에 부착하는 단계와, (f) 반도체 칩과 빔 리드를 접합하는 단계와, (g) 반도체 칩과 빔 리드들의 접합부분을 봉지하는 단계 및 (h) 솔더 볼을 접속 구멍에 접속하는 단계를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법을 제공한다. 특히, 본 발명에 따른 제조 방법에 있어서, (b) 단계는 상기 커버 필름을 상기 윈도우를 제외한 폴리이미드 테이프의 일면에 대응되는 면에 부착하는 것을 특징으로 한다. 그리고, 커버 필름은 자외선을 조사(照射)하여 제거할 수 있는 자외선 테이프을 사용하는 것이 바람직하다.
다른 하나의 바람직한 실시 양태에 있어서, (h) 단계는, (h1) 접속 구멍에 플럭스를 도포하는 단계와, (h2) 솔더 볼을 플럭스 상에 올리는 단계와, (h3) 솔더 볼을 리플로우시켜 접속 구멍으로 노출되는 구리 배선에 융착시키는 단계 및 (h4) 리플로우 공정 이후에 솔더 볼 주위에 남아 있는 플럭스를 포함한 찌꺼기를 세정하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다.
도 3은 접속 구멍을 프리-플럭스로 막는 단계를 포함하는 칩 스케일 패키지의 본 발명에 따른 제조 방법(40)의 일 실시예를 나타내는 공정 흐름도이다. 그리고, 도 4 내지 도 12는 도 3에 도시된 제조 방법(40)의 각 단계들을 보여주는 도면들이다. 도 3 내지 도 12를 참조하여 본 발명에 따른 제조 방법(40)의 일 실시예에 대하여 설명하겠다. 도면을 통틀어 동일한 도면 부호는 동일한 구성 요소를 나타낸다.
본 실시예의 제조 방법(40)은 탄성 중합체(50)가 부착된 테이프 배선기판(20)의 준비 단계(41)로부터 시작된다. 테이프 배선기판(20)은 폴리이미드 테이프(24)에 구리박막을 접착한 상태에서 사진석판술(photolithography)을 이용하여 제조하게 되는데, 도 4 및 도 5에 도시된 바와 같이 폴리미이드 테이프(24)와, 폴리이미드 테이프(24)의 아래에 접착제(21)에 의해 부착된 구리 배선(30)을 포함한다. 도시되지는 않았지만 테이프 배선기판(20)은 복수의 단위 테이프 배선기판이 소정의 간격을 두고 격자 형태로 폴리이미드 테이프(24) 상에 형성된 구조를 갖는다.
폴리이미드 테이프(24)는 중심 부분에 솔더 볼이 형성되는 내부 테이프(24a)와, 내부 테이프(24a)의 둘레를 따라서 불연속적으로 형성된 윈도우(22; window) 및 윈도우(22) 외측의 외부 테이프(24b)로 이루어진다. 물론, 내부 테이프(24a)와 외부 테이프(24b)는 윈도우(22)에 형성된 지지 테이프(24c)에 의해 연결된다. 내부 테이프(24a)는 솔더 볼 패드(36)에 대응되는 위치에 내부 테이프(24a)를 관통하여 접속 구멍(23)이 형성된다. 접속 구멍(23)은 솔더 볼이 형성되는 부분으로서, 솔더 볼과 반도체 칩을 연결하는 전기적 연결 통로이다.
구리 배선(30)은 내부 테이프(24a) 아래에 형성된 복수의 솔더 볼 패드(36)와, 복수의 솔더 볼 패드(36)와 각기 연결되어 폴리이미드 테이프(24) 아래에서 네 방향으로 뻗어 있는 배선 패턴(39)을 포함한다. 배선 패턴(39)은 솔더 볼 패드(36)와 연결되어 내부 테이프(24a) 아래에 형성되는 내부 배선(37)과, 내부 배선(37)과 연결되어 윈도우(22) 상에 노출되는 외부 배선(38) 및 외부 배선(38)의 말단과 연결되어 외부 배선(38)을 지지하는 지지 배선(35)을 포함하며, 지지 배선(35)은 외부 테이프(24b) 아래에 형성된다. 한편, 윈도우(22) 상에 노출된 외부 배선(38)의 외부 테이프(24b)에 근접한 부분에 빔 리드 본딩 공정에서 외부 배선(38)이 쉽게 끊어 질 수 있도록 노치(38a; notch)가 형성되어 있다. 지지 배선(35) 상부의 외부 테이프(24b)는 내부 테이프(24a)를 지지하는 뼈대 역할을 한다. 외부 배선(38)은 약 20㎛ 정도의 두께를 가지고 있으며, 금 도금에 의해 반도체 칩의 전극 패드와 연결될 빔 리드로 형성되는 부분이다.
탄성 중합체(50)는 구리 배선(30)의 아래에 부착되는 완충 수단으로서, 스크린 프린트 방법에 의해 내부 테이프(24a)의 하부에 형성되거나 쉬트(sheet) 형태의 탄성 중합체(50)를 내부 테이프(24a)의 하부에 부착하여 형성한다.
다음 단계로 종래에는 금 도금 공정이 진행되었지만, 본 발명의 실시예에서는 접속 구멍(23)으로 노출된 솔더 볼 패드(36) 상에 금 도금막이 형성되는 것을 차단하기 위하여 접속 구멍(23)을 막는 공정이 진행되고 다음으로 금 도금 공정이 진행된다.
본 발명의 일 실시예에 따른 접속 구멍(23)을 막는 공정은, 도 6에 도시된 바와 같이 접속 구멍(23)에 프리-플럭스(82; pre-flux)를 도포(42)하여 솔더 볼 패드(36)가 외부에 노출되는 것을 막게 된다. 도 6에서 프리-플럭스(82)는 스크린 프린트 방법으로 접속 구멍(23)에 도포되어 솔더 볼 패드(36)가 외부에 노출되는 것을 막게 되며, 솔더 볼을 형성하는 공정(47) 전(前)단계에서의 온도에서 변형이 발생하지 않는 온도내구성을 유지하는 유기용제 재질의 플럭스를 사용하는 것이 바람직하다.
다음으로, 도 7에 도시된 바와 같이 윈도우(22) 상에 노출된 외부 배선(38)에 금을 약 1㎛ 정도 도금(43)하여 빔 리드(60)를 형성하게 된다. 이때, 접속 구멍(23)은 프리-플럭스(82)로 막혀있기 때문에 접속 구멍(23)으로 노출되는 솔더 볼 패드(36) 상부에는 금이 도금되지 않는다. 도면부호 62는 외부 배선(38)에 형성된 금 도금막을 나타낸다.
다음 단계는 도 8에 도시된 바와 같이 탄성 중합체(50)의 하부면을 반도체 칩(10)의 활성면(14; active surface)에 접착하는 공정(44)이 진행된다. 이때, 접착 공정(44)은 별도의 접착수단을 사용할 수도 있지만, 약140℃ 정도의 열을 가하여 탄성 중합체(50)의 하부면이 반도체 칩의 활성면(14)에 직접 접착되도록 하는 것이 바람직하다. 한편, 본 발명의 실시예에 따른 반도체 칩(10)은 윈도우(22) 상에 노출된 빔 리드(60)에 대응되는 전극 패드(12)가 활성면(14)에 형성되어 있으며, 탄성 중합체(50)가 부착되는 영역의 외측에 형성되기 때문에, 에지 패드(edge pad)형 반도체 칩(10)에 적용된다.
도 9는 빔 리드 접합 단계(45)를 보여주고 있다. 도 9에 도시된 바와 같이, 본딩 툴(87)에 의하여 빔 리드(60)가 반도체 칩의 전극 패드(12)에 접합된다. 빔 리드(60)가 절단되는 부분은 도 4에 도시된 바와 같이 노치(38a)가 형성되어 있어 본딩 툴(87)이 내리 누르는 힘에 의하여 빔 리드(60)가 쉽게 끊어지도록 한다.
도 10은 다음 단계인 봉지 단계(46)를 보여주고 있다. 봉지 공정(46)은 외부로 노출되는 반도체 칩의 활성면(14)과, 빔 리드(60)의 접합 부분 등을 보호하기 위하여 필요한 공정으로서, 소정의 점도를 가지는 액상의 봉지수지(89)를 도포하고 경화시키게 된다. 봉지수지(89)를 도포하기 전에 테이프 배선기판(20)의 폴리이미드 테이프(24) 전면에 커버 필름(86)을 부착하여 봉지수지(89)가 새는 걸 방지한다. 봉지수지(89)가 경화된 이후에 커버 필름(86)은 제거된다.
커버 필름(86)이 제거되면 접속 구멍(23)이 외부로 노출되기 때문에, 솔더 볼(68)을 형성할 수 있게 된다. 도 11은 솔더 볼(68)의 형성 단계(47)를 보여주고 있다. 접속 구멍(23)에 프리-플럭스(도 10의 82)가 도포되어 있기 때문에, 별도로 플럭스를 도포하지 않고 구형의 솔더 볼(68)을 접속 구멍(23) 상에 올리고 리플로우시킴으로써 솔더 볼(68)이 형성된다. 리플로우 공정은 적외선 리플로우 또는 레이져 리플로우(Laser reflow) 공정으로 진행된다. 그리고, 폴리이미드 테이프(24) 상에 남아 있는 프리-플럭스 성분과 기타 찌꺼기는 세정 공정에 의해 제거된다.
솔더 볼(68)이 형성되면 마지막 단계로서, 도 12에 도시된 바와 같이, 각각의 개별 패키지로 분리하는 단계(48)가 진행된다. 즉, 분리수단(85)으로 봉지수지(89)의 외곽을 절단함으로써 개별 칩 스케일 패키지(100)가 얻어지게 된다.
전술된 바와 같은 프리-플럭스(82)를 도포하는 공정(42)을 진행하게 되면, 솔더 볼 패드(36)에 금 도금막이 형성되지 않기 때문에 솔더 볼(68)을 형성하는 공정에서, 솔더 볼(68)이 직접 솔더 볼 패드(36) 상에 형성되며, 플럭스를 도포하는 공정을 생략할 수 있다.
도 13은 접속 구멍을 커버 필름으로 막는 단계를 포함하는 칩 스케일 패키지의 본 발명의 다른 실시예에 따른 제조 방법(90)의 공정 흐름도이다. 그리고, 도 14 및 도 15는 도 13에 도시된 제조 방법(90)의 각 단계들 중에서, 도 14는 도금 공정(93)을 진행하기 전에 접속 구멍(23)이 형성된 내부 테이프(24a)에 커버 필름(86)이 접착되는 단계(92)를 도시하고 있고, 도 15는 금 도금 단계(93)를 보여주고 있다.
도 13에 도시된 바와 같이, 본 발명의 다른 실시예에서는 접속 구멍을 막기 위해서 커버 필름을 내부 테이프에 접착하는 단계(92)와, 금 도금 공정(93)이 진행된 이후에 커버 필름을 제거하는 단계(94)를 구비하고 있으며, 나머지 단계는 전술된 본 발명의 일 실시예에 따른 제조 단계(도 3의 40)와 동일하다.
즉, 도 14에 도시된 바와 같이 접속 구멍(23)을 포함하는 내부 테이프(24a)의 영역에 커버 필름(84)이 접착되어 접속 구멍(23)으로 노출된 솔더 볼 패드(36) 상에 금 도금막이 형성되는 것을 차단하게 된다.
다음으로, 도 15에 도시된 바와 같이 윈도우(22) 상에 노출된 외부 배선(38)의 표면에 약 1㎛ 정도의 금 도금막(62)을 형성하여 빔 리드(60)를 형성하게 된다. 한편, 커버 필름(84)은 금 도금 공정(93) 이후에 쉽게 제거할 수 있는 재질의 필름을 사용하는 것이 바람직하다. 예를 들면, 커버 필름(84)으로 자외선 테이프(UV tape)를 사용할 수 있다. 즉, 자외선 테이프는 내부 테이프(24a)에 접착하여 도금 공정을 완료한 이후에 자외선(ultraviolet)을 조사(照射)하게 되면 테이프의 접착성이 떨어져 내부 테이프(24a)에서 용이하게 제거할 수 있는 테이프이다.
다음으로, 반도체 칩 접착 공정(95), 빔 리드 접착 공정(96) 및 봉지 공정(97)이 본 발명의 일 실시예에 따른 제조 공정(도 3의 44, 45, 46)과 동일하게 진행된다.
다음으로, 솔더 볼을 형성하는 공정(98)을 진행하게 되는데, 본 발명의 일 실시예에서는 접속 구멍에 프리-플럭스가 도포되어 있기 때문에 별도의 플럭스를 도포하는 공정을 진행하지 않았지만, 본 발명의 다른 실시예에 따른 솔더 볼을 형성하는 공정(98)은 통상적인 솔더 볼 형성 공정과 동일하게 진행된다. 즉, 접속 구멍에 플럭스를 도포한 후 구형의 솔더 볼을 올리고 리플로우시킴으로써 솔더 볼이 형성된다. 리플로우 공정은 적외선 리플로우 또는 레이져 리플로우 공정으로 진행된다. 폴리이미드 테이프 상에 남아 있는 플럭스 성분을 포함한 찌꺼기는 세정 공정에 의해 제거된다.
그리고, 마지막 공정으로 분리 수단을 이용하여 개별 패키지로 분리하는 공정(99)이 진행된다.
본 발명에 있어서, 그밖에 여러 가지 변형예가 가능한 것은 말할 것도 없다. 예를 들면, 본 발명에서는 반도체 칩의 측면과 외부 테이프의 일부분이 봉지수지에 의해 봉지되었지만, 반도체 칩의 활성면과 빔 리드의 접합 부분만을 덮도록 봉지수지를 도포하여 패키지를 형성할 수도 있다. 따라서, 본 발명의 접속 구멍을 막아 금 도금 공정에서 접속 구멍으로 노출되는 솔더 볼 패드에 금 도금막이 형성되는 것을 차단하는 공정을 포함하는 변형예는 본 발명의 기술적 사상의 범위를 벗어나는 것이 아니며, 본 발명의 실시예는 예시를 위한 것이며, 본 발명을 제한하려는 것은 아니다.
따라서, 본 발명의 제조 방법에 따르면, 접속 구멍으로 노출되는 솔더 볼 패드 상에 금 도금막이 형성되는 것을 차단하기 때문에, 솔더 볼 형성 공정에서 솔더 볼과 솔더 볼 패드의 접속성이 향상되며, 그로 인하여 솔더 볼과 기판 패드 사이의 납땜성이 향상된다.

Claims (18)

  1. 칩 스케일 패키지 제조 방법에 있어서,
    (a) 폴리이미드 테이프의 일면에 구리 배선이 형성되며, 상기 폴리이미드 테이프를 관통하여 반도체 칩과 상기 구리 배선이 접속할 수 있는 윈도우 및 솔더 볼이 부착될 상기 구리 배선 상에 접속 구멍이 형성되며, 상기 윈도우 안쪽의 구리 배선이 부착된 상기 폴리이미드 테이프의 일면에 소정의 두께를 갖는 탄성 중합체가 부착된 테이프 배선기판을 준비하는 단계와;
    (b) 프리-플럭스(pre-flux)를 상기 접속 구멍에 도포하는 단계와;
    (c) 금으로 상기 윈도우 상에 노출된 구리 배선을 도금하여 빔 리드를 형성하는 단계와;
    (d) 반도체 칩을 상기 탄성 중합체에 부착하는 단계와;
    (e) 상기 반도체 칩과 상기 빔 리드를 접합하는 단계와;
    (f) 상기 반도체 칩과 상기 빔 리드들의 접합부분을 봉지하는 단계; 및
    (g) 솔더 볼을 상기 접속 구멍에 노출된 구리 배선에 접속하는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  2. 제 1항에 있어서, 상기 (c) 단계의 프리-플럭스는 상기 (g) 단계를 진행하기 전(前)단계에서의 온도에서 변형이 발생하지 않는 온도내구성을 유지하는 유기용제 플럭스인 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  3. 제 1항에 있어서, 상기 (d) 단계는 상기 탄성 중합체의 상부에 열을 가하여 상기 탄성 중합체가 직접 상기 반도체 칩과 접착되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  4. 제 3항에 있어서, 상기 (d) 단계는 상기 반도체 칩의 전극 패드가 형성된 일면에 상기 탄성 중합체가 접착되며, 상기 탄성 중합체는 상기 전극 패드 안쪽의 영역에 접착되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  5. 제 1항에 있어서, 상기 (f) 단계는 소정의 점도를 가지는 액상의 봉지수지를 도포하여 이루어지는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  6. 제 5항에 있어서, 상기 (f) 단계는 상기 액상의 봉지수지가 새지 않도록 상기 테이프 배선기판에 커버 필름을 미리 부착한 상태에서 이루어지는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  7. 제 1항에 있어서, 상기 (g) 단계는,
    (g1) 솔더 볼을 상기 접속 구멍에 도포된 프리-플럭스 상에 올리는 단계와;
    (g2) 상기 솔더 볼을 리플로우시켜 상기 접속 구멍으로 노출되는 상기 구리 배선에 융착시키는 단계; 및
    (g3) 상기 리플로우 공정 이후에 상기 솔더 볼 주위에 남아 있는 프리-플럭스를 포함한 찌꺼기를 세정하는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  8. 제 7항에 있어서, 상기 리플로우 공정은 적외선 리플로우 또는 레이져 리플로우 공정으로 진행되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  9. 칩 스케일 패키지 제조 방법에 있어서,
    (a) 폴리이미드 테이프의 일면에 구리 배선이 형성되며, 상기 폴리이미드 테이프를 관통하여 반도체 칩과 상기 구리 배선이 접속할 수 있는 윈도우 및 솔더 볼이 부착된 상기 구리 배선 상에 접속 구멍이 형성되며, 상기 윈도우 안쪽의 구리 배선이 부착될 상기 폴리이미드 테이프의 일면에 소정의 두께를 갖는 탄성 중합체가 부착된 테이프 배선기판을 준비하는 단계와;
    (b) 커버 필름으로 상기 접속 구멍을 막는 단계와;
    (c) 금으로 상기 윈도우 상에 노출된 구리 배선을 도금하여 빔 리드를 형성하는 단계와;
    (d) 상기 커버 필름을 제거하는 단계와;
    (e) 반도체 칩을 상기 탄성 중합체에 부착하는 단계와;
    (f) 상기 반도체 칩과 빔 리드를 접합하는 단계와;
    (g) 상기 반도체 칩과 상기 빔 리드들의 접합부분을 봉지하는 단계; 및
    (h) 솔더 볼을 상기 접속 구멍에 접속하는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  10. 제 9항에 있어서, 상기 (b) 단계는 상기 커버 필름을 상기 윈도우를 제외한 상기 폴리이미드 테이프의 일면에 대응되는 면에 부착하는 것을 특징으로 칩 스케일 패키지의 제조 방법.
  11. 제 9항에 있어서, 상기 (b) 단계의 상기 커버 필름은 자외선 테이프인 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  12. 제 11항에 있어서, 상기 (d) 단계는, 상기 커버 필림에 자외선 조사(照射)하여 상기 커버 필름의 접착력을 떨어뜨린 이후에 상기 커버 필름을 제거하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  13. 제 9항에 있어서, 상기 (e) 단계는 상기 탄성 중합체의 상부에 열을 가하여 상기 탄성 중합체가 직접 상기 반도체 칩과 접착되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  14. 제 13항에 있어서, 상기 (e) 단계는 상기 반도체 칩의 전극 패드가 형성된 일면에 상기 탄성 중합체가 접착되며, 상기 탄성 중합체는 상기 전극 패드 안쪽의 영역에 접착되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  15. 제 9항에 있어서, 상기 (g) 단계는 소정의 점도를 가지는 액상의 봉지수지를 도포하여 이루어지는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  16. 제 15항에 있어서, 상기 (g) 단계는 상기 액상의 봉지수지가 새지 않도록 상기 테이프 배선기판에 커버 필름을 미리 부착한 상태에서 이루어지는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  17. 제 9항에 있어서, 상기 (h) 단계는,
    (h1) 플럭스를 상기 접속 구멍에 도포하는 단계와;
    (h2) 솔더 볼을 상기 플럭스 상에 올리는 단계와;
    (h3) 상기 솔더 볼을 리플로우시켜 상기 접속 구멍으로 노출되는 구리 배선에 융착시키는 단계; 및
    (h4) 상기 리플로우 공정 이후에 상기 솔더 볼 주위에 남아 있는 상기 플럭스를 포함한 찌꺼기를 세정하는 단계;를 포함하는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
  18. 제 17항에 있어서, 상기 리플로우 공정은 적외선 리플로우 또는 레이져 리플로우 공정으로 진행되는 것을 특징으로 하는 칩 스케일 패키지의 제조 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891650B1 (ko) * 2002-08-13 2009-04-02 삼성테크윈 주식회사 반도체 팩키지용 필름 기판 및 이의 제조 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4387548B2 (ja) * 2000-03-28 2009-12-16 株式会社東芝 半導体装置及びその製造方法
EP1512317B1 (en) * 2002-05-24 2010-07-14 Koninklijke Philips Electronics N.V. Method suitable for transferring a component supported by a carrier to a desired position on a substrate, and a device designed for this
US6774640B2 (en) * 2002-08-20 2004-08-10 St Assembly Test Services Pte Ltd. Test coupon pattern design to control multilayer saw singulated plastic ball grid array substrate mis-registration
US7015075B2 (en) * 2004-02-09 2006-03-21 Freescale Semiconuctor, Inc. Die encapsulation using a porous carrier
US7524731B2 (en) * 2006-09-29 2009-04-28 Freescale Semiconductor, Inc. Process of forming an electronic device including an inductor
JP4787296B2 (ja) * 2008-07-18 2011-10-05 Ｔｄｋ株式会社 半導体内蔵モジュール及びその製造方法
TWI453831B (zh) 2010-09-09 2014-09-21 台灣捷康綜合有限公司 半導體封裝結構及其製造方法
US8413320B2 (en) 2011-01-28 2013-04-09 Raytheon Company Method of gold removal from electronic components
EP2490513A2 (en) * 2011-02-20 2012-08-22 Essence Solar Solutions Ltd. Light and heat resistant circuit board apparatus and method
TWI469231B (zh) * 2011-09-09 2015-01-11 Dawning Leading Technology Inc 晶片封裝結構之製造方法
US9589929B2 (en) 2013-03-14 2017-03-07 Vishay-Siliconix Method for fabricating stack die package
US9966330B2 (en) 2013-03-14 2018-05-08 Vishay-Siliconix Stack die package
US9589900B2 (en) 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9343434B2 (en) 2014-02-27 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Laser marking in packages
US9666522B2 (en) 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8412674D0 (en) * 1984-05-18 1984-06-27 British Telecomm Integrated circuit chip carrier
US4988395A (en) * 1989-01-31 1991-01-29 Senju Metal Industry Co., Ltd. Water-soluble soldering flux and paste solder using the flux
JP3195236B2 (ja) * 1996-05-30 2001-08-06 株式会社日立製作所 接着フィルムを有する配線テープ，半導体装置及び製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100891650B1 (ko) * 2002-08-13 2009-04-02 삼성테크윈 주식회사 반도체 팩키지용 필름 기판 및 이의 제조 방법

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