JP2000133738A - チップスケ―ルパッケ―ジの製造方法 - Google Patents
チップスケ―ルパッケ―ジの製造方法Info
- Publication number
- JP2000133738A JP2000133738A JP11058602A JP5860299A JP2000133738A JP 2000133738 A JP2000133738 A JP 2000133738A JP 11058602 A JP11058602 A JP 11058602A JP 5860299 A JP5860299 A JP 5860299A JP 2000133738 A JP2000133738 A JP 2000133738A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- tape
- solder ball
- copper wiring
- scale package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 39
- 229910000679 solder Inorganic materials 0.000 claims abstract description 79
- 239000004065 semiconductor Substances 0.000 claims abstract description 47
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 46
- 229910052802 copper Inorganic materials 0.000 claims abstract description 45
- 239000010949 copper Substances 0.000 claims abstract description 45
- 239000004642 Polyimide Substances 0.000 claims abstract description 39
- 229920001721 polyimide Polymers 0.000 claims abstract description 39
- 229910052737 gold Inorganic materials 0.000 claims abstract description 36
- 239000010931 gold Substances 0.000 claims abstract description 36
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims abstract description 35
- 230000004907 flux Effects 0.000 claims abstract description 31
- 238000007747 plating Methods 0.000 claims abstract description 26
- 229920000642 polymer Polymers 0.000 claims abstract description 26
- 238000007789 sealing Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005476 soldering Methods 0.000 claims abstract description 13
- 239000013039 cover film Substances 0.000 claims description 27
- 239000011347 resin Substances 0.000 claims description 13
- 229920005989 resin Polymers 0.000 claims description 13
- 230000008569 process Effects 0.000 claims description 11
- 238000005304 joining Methods 0.000 claims description 7
- 238000005406 washing Methods 0.000 claims description 6
- 230000001070 adhesive effect Effects 0.000 claims description 5
- 239000007788 liquid Substances 0.000 claims description 5
- 239000000853 adhesive Substances 0.000 claims description 4
- 239000003960 organic solvent Substances 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 3
- 239000011805 ball Substances 0.000 description 66
- 239000010408 film Substances 0.000 description 14
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 229910000765 intermetallic Inorganic materials 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 238000007650 screen-printing Methods 0.000 description 2
- 229910001128 Sn alloy Inorganic materials 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000011806 microball Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
- H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/13144—Gold [Au] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01004—Beryllium [Be]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01029—Copper [Cu]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/0105—Tin [Sn]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01075—Rhenium [Re]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/013—Alloys
- H01L2924/0132—Binary Alloys
- H01L2924/01327—Intermediate phases, i.e. intermetallics compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12042—LASER
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/12—Passive devices, e.g. 2 terminal devices
- H01L2924/1204—Optical Diode
- H01L2924/12044—OLED
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Wire Bonding (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
Abstract
ルと基板パッド間のソルダリング力を向上させることが
できるチップスケールパッケージの製造方法を提供す
る。 【解決手段】 テープ配線基板20を準備する段階と、
ポリイミドテープ24の接続孔23にプレフラックス8
2を塗布する段階と、ウィンド22に露出した銅配線3
0を金メッキしてビームリード60を形成する段階と、
弾性重合体50に半導体チップ10を取り付ける段階
と、半導体チップ10にビームリード60を接合する段
階と、半導体チップ10とビームリード60との間の接
合部分を封止する段階と、接続孔23に露出した各銅配
線にソルダボールを取り付ける段階とを含んでいる。し
たがって、接続孔23に露出するソルダボールパッド3
6上に金メッキ膜62が形成されることを防止し、ソル
ダボールとソルダボールパッド36間の接続性が向上す
る。
Description
ッケージの製造方法に関し、より詳しくは、基板とソル
ダボールとの間の接着力を向上させるため、ソルダボー
ルが取り付けられるべきソルダボールパッドに金メッキ
膜が形成されることを防ぐ段階を備えるチップスケール
パッケージ(chip scale package:CSP)の製造方法
に関する。
速化、多機能化及び高性能化され且つ高信頼性を有する
製品を低いコストで製造することがその成り行きになっ
ている。このような製品設計の目標達成を可能にする重
要技術の一つがパッケージ組立技術であり、最近、開発
されたパッケージの一種がいわゆるボールグリッドアレ
ー(Ball Grid Array;BGA)パッケージである。B
GAパッケージは、通常的なプラスチックパッケージに
比べて、母基板(mother board)に対する実装面積が縮
小でき、電気的特性に優れているという長所を有する。
クパッケージとは異なり、リードフレーム(lead fram
e)の代わりに印刷回路基板を用いる。印刷回路基板
は、半導体チップが接着される面の反対側全面をソルダ
ボール(solder ball)を配置することができる領域と
して提供できるので、母基板に対する実装密度に有利な
面がある。しかしながら、印刷回路基板のサイズを縮小
するには根本的な限界を有する。即ち、半導体チップを
実装するためには、回路配線が設けられていない領域を
要するので、印刷回路基板は半導体チップより大きいサ
イズを有することが不可避である。このような事情によ
り提案されたのが、いわゆるチップスケールパッケージ
である。
間、アメリカ、日本及び韓国などの十数個の会社からい
ろいろな類型が紹介され、現在も活発に開発されてい
る。アメリカのテセラ(Tessera)社で開発したマイク
ロボールグリッドアレー(μ−BGA)パッケージが、
その代表的な一例である。μ−BGAパッケージに適用
される印刷回路基板は、厚さが薄く柔軟性を有するフレ
キシブル回路基板(flexible circuit board)のような
テープ配線基板である。また、μ−BGAパッケージの
特徴の一つは、テープ配線基板に設けられたウィンド
(window)を介して、半導体チップの電極パッドにビー
ムリード(beam lead)が一括的にボンディング(bondi
ng)されるということである。
GAパッケージ200を示す断面図である。図1に示す
ように、テープ配線基板120は上面及び下面を有する
ポリイミドテープ124、ポリイミドテープ124の下
面に形成される銅配線130、ならびに銅配線130か
ら延びるビームリード160を含む。弾性重合体150
は、テープ配線基板120と半導体チップ110との間
に介在している。ビームリード160は、半導体チップ
110の電極パッド112に接合され、ポリイミドテー
プ124に形成された接続孔123を介して、ソルダボ
ールパッド136に取り付けられたソルダボール168
に接続される。ここで、ソルダボールパッド136は、
接続孔123に露出した銅配線部分である。電極パッド
112とビームリード160との間の接合部分は、封止
樹脂189で封止されて外界から保護される。
プ110の電極パッド112に接続される銅配線138
であり、電極パッド112との良好な接続性のため、銅
配線138の外表面に金メッキを施して金メッキ膜16
2を形成している。ところが、ビームリード160の銅
配線138に金メッキを施す過程において、ポリイミド
テープ124の外側に露出した銅配線に金メッキ膜16
2が形成され、且つ接続孔123に露出したソルダボー
ルパッド136上にも金メッキ膜164が形成される。
そこで、ソルダボール168は、実質的にソルダボール
パッド136上の金メッキ膜164上に形成される。
0において、ソルダボール168が基板170の基板パ
ッド172にソルダリングされている状態を示す。基板
170にμ−BGAパッケージ200をソルダリングす
る方法としては、赤外線リフロー(infrared reflow)
方式が通常的に利用される。一方、ソルダボール168
は、錫(Sn)及び鉛(Pb)の合金であり、主に約6
3%の錫と約37%の鉛の組成比を有する。
ケージ200を基板170にソルダリングする際、一般
に220℃〜230℃の高熱が発生し、この高熱により
ソルダボールパッド136にメッキされていた金メッキ
膜164の金成分がソルダボール168への拡散反応を
起こす。この拡散反応により、金はソルダボール168
の主成分である錫及び鉛と結合して金属間化合物(16
8a:intermetalliccompound)を生成し、ソルダボー
ル168の表面を被覆する形態になる。このような金属
間化合物168aは、ソルダボール168と基板パッド
172のソルダリング性を低下させる要素として作用す
る。
は、ポリイミドテープの接続孔を介して露出したソルダ
ボールパッド上に金がメッキされることを防ぎ、ソルダ
ボールパッドに接続されたソルダボールと基板パッド間
のソルダリング力を向上させることができるチップスケ
ールパッケージの製造方法を提供することにある。
本発明の請求項1〜6のいずれか記載のチップスケール
パッケージの製造方法によると、(a)上面及び下面を
有するポリイミドテープ、ポリイミドテープの下面に形
成される銅配線、銅配線を半導体チップに接続するため
ポリイミドテープを貫通して形成されるウィンド、銅配
線に対応するようにポリイミドテープを貫通して形成さ
れる複数の接続孔、ならびに銅配線の下面に取り付けら
れる弾性重合体を含むテープ配線基板を準備する段階
と、(b)接続孔にプレフラックス(pre-flux)を塗布
する段階と、(c)ウィンドに露出した銅配線を金メッ
キしてビームリードを形成する段階と、(d)弾性重合
体に半導体チップを取り付ける段階と、(e)半導体チ
ップにビームリードを接合する段階と、(f)半導体チ
ップとビームリードとの間の接合部分を封止する段階
と、(g)接続孔に露出した各銅配線にソルダボールを
取り付ける段階とを含むことを特徴としている。(b)
段階のプレフラックスは、(g)段階を行う前の全段階
における熱的変形を防止するため温度耐久性を保つ有機
溶剤からなることを特徴としている。
ケールパッケージの製造方法によると、(g)段階は
(g1)接続孔に塗布されたプレフラックス上にソルダ
ボールを載置する段階と、(g2)リフローソルダリン
グ工程により接続孔に露出した銅配線にソルダボールを
取り付ける段階と、(g3)ソルダボールの周囲に残っ
ているプレフラックス及び残渣を洗浄する段階とを含ん
でいる。
チップスケールパッケージの製造方法によると、(a)
上面及び下面を有するポリイミドテープ、ポリイミドテ
ープの下面に形成される銅配線、銅配線を半導体チップ
に接続するためポリイミドテープを貫通して形成される
ウィンド、銅配線に対応するようにポリイミドテープを
貫通して形成される複数の接続孔、ならびに銅配線の下
面に取り付けられる弾性重合体を含むテープ配線基を準
備する段階と、(b)ポリイミドテープの上面にカバ膜
を取り付ける段階と、(c)ウィンドに露出した銅配線
を金メッキしてビームリードを形成する段階と、(d)
ポリイミドテープからカバ膜を除去する段階と、(e)
弾性重合体に半導体チップを取り付ける段階と、(f)
半導体チップにビームリードを接合する段階と、(g)
半導体チップとビームリードとの間の接合部分を封止す
る段階と、(h)接続孔に露出した各銅配線にソルダボ
ールを取り付ける段階とを含んでいる。特に、(b)段
階は、ウィンドを除いたポリイミドテープの上面にカバ
膜を取り付けることを特徴とする。また、カバ膜として
は、紫外線を照射して除去することができる紫外線テー
プを用いることが好ましい。
パッケージの製造方法によると、(h)段階は(h1)
接続孔に露出した銅配線上にフラックスを塗布する段階
と、(h2)フラックス上にソルダボールを載置する段
階と、(h3)リフローソルダリング工程により接続孔
に露出した銅配線にソルダボールを取り付ける段階と、
(h4)ソルダボールの周囲に残っているフラックス及
び残渣を洗浄する段階とを含んでいる。
複数の実施例をより詳しく説明する。 (第1実施例)図3は、接続孔をプレフラックスで塞ぐ
段階を含むチップスケールパッケージの本発明の第1実
施例による製造方法40を示す流れ図である。また、図
4〜図12は、図3に示す製造方法40の各段階を示
す。図3〜図12を参照して、本発明による製造方法4
0の一実施例を説明する。図面において、同一符号は同
一の構成要素を示す。
0が取り付けられたテープ配線基板20の準備段階(段
階41)から始まる。テープ配線基板20は、ポリイミ
ドテープ24に銅薄膜を接着した状態で、フォトリソグ
ラフィー(photolithography)を利用して製造され、図
4及び図5に示すように、ポリイミドテープ24と、接
着剤21によりポリイミドテープ24の下面に取り付け
られた銅配線30とを含んでいる。ここで、テープ配線
基板20は、複数の単位テープ配線基板(図示せず)が
所定の間隔を隔てて格子状にポリイミドテープ24上に
形成されている構造を有している。図4は、テープ配線
基板の一部を示す平面図であり、図5は図4の5−5線
における断面図である。
3が形成される内部テープ24aと、内部テープ24a
の外周に沿って不連続的に形成されたウィンド22と、
ウィンド22の外側に形成された外部テープ24bとか
らなる。ここで、内部テープ24aは、ウィンド22に
形成された支持テープ24cにより外部テープ24bと
連結されている。接続孔23は内部テープ24aを貫通
し、銅配線30のソルダボールパッド36に対応する位
置に形成されている。接続孔23は、ソルダボールが形
成されている部分であり、ソルダボールと半導体チップ
とを連結する電気的連結通路である。
形成された複数のソルダボールパッド36と、複数のソ
ルダボールパッド36に各々連結されポリイミドテープ
24の下部で四方に延びる配線パターン39とを含む。
配線パターン39は、ソルダボールパッド36に連結さ
れ且つ内部テープ24aの下面に形成される内部配線3
7と、内部配線37に連結され且つウィンド22に露出
する外部配線38と、外部配線38に連結され且つ外部
配線38を支持する支持配線35とを含む。支持配線3
5は、外部テープ24bの下面に形成される。一方、ウ
ィンド22に露出する各外部配線38において、外部テ
ープ24bに近接する部分には、ビームリードボンディ
ング工程で外部配線を容易に切るための切欠部(38
a)が形成されている。外部テープ24bは、内部テー
プ24aを支持する枠となる。外部配線38は、約20
μmの厚さを有し、金メッキにより半導体チップの電極
パッドに連結されるべきビームリードとして形成される
部分である。
面に形成される緩衝手段であり、スクリーンプリント法
を用いて、または内部テープ24aの下面にシート状の
弾性重合体50を取り付けることにより形成される。次
の段階で従来は金メッキが行われたが、本発明による実
施例では、接続孔23に露出したソルダボールパッド3
6上に金メッキ膜が形成されることを防ぐため、接続孔
23を塞ぐ工程を実施する。その後、金メッキ工程を実
施する。
ぐ工程は、図6に示すように、接続孔23にプレフラッ
クス82を塗布して(段階42)、ソルダボールパッド
36が外部に露出することを防止している。図6におい
て、プレフラックス82はスクリーンプリント法により
接続孔23に塗布され、ソルダボールパッド36が外部
に露出することを防いでいる。プレフラックス82とし
ては、ソルダボールを形成する工程を行う前の全段階に
おける熱的変形を防止するため、温度耐久性を保つ有機
溶剤からなるフラックスを用いることが好ましい。
露出した外部配線38に約1μmの金メッキをすること
により(段階43)、ビームリード60を形成する。こ
の際、接続孔23はプレフラックス82で塞いでいるた
め、ソルダボールパッド36の上部は金メッキされな
い。ここで、図面符号62は、外部配線38に形成され
た金メッキ膜を示す。
体50の下面を半導体チップ10の活性面14に接着す
る工程である(段階44)。この際、接着工程は別途の
接着手段を用いることもできるが、約140℃の熱を加
え弾性重合体50の下面が半導体チップの活性面14に
直接接着させることが好ましい。本実施例による半導体
チップ10は、ウィンド22に露出したビームリード6
0に対応する電極パッド12が活性面14上に形成され
ており、電極パッド12には弾性重合体50が取り付け
られるべき領域の外側に形成されるため、エッジパッド
(edge pad)型半導体チップ10に適用することができ
る。
2上に露出されたビームリード60が、ボンディングツ
ール87により半導体チップ10の電極パッド12に接
合される段階45を示す。ビームリード60が切断され
る部分は、図4に示すような切欠部38aが設けられ、
ボンディングツール87の押圧力によりビームリード6
0が容易に切断される。図10は、次の段階の封止段階
46を示す。封止段階46は、外部に露出している半導
体チップの活性面14、及びビームリード60の接合部
分などを保護するために必要であり、所定の粘度を有す
る液状の封止樹脂89を塗布して硬化させる。封止樹脂
89を塗布する前、テープ配線基板20のポリイミドテ
ープの上面にカバフィルム86を取り付け、封止樹脂8
9の流出を防止する。封止樹脂89が硬化した後、カバ
フィルム86は除去される。
23が外部に露出するため、ソルダボール68は、接続
孔23を介してソルダボールパッド36に取り付けられ
る。図11は、テープ配線基板20の接続孔23にソル
ダボール68が形成される段階段階47を示す。接続孔
23にプレフラックス82が塗布されているので、別途
にフラックスを塗布することなく、球形のソルダボール
68を接続孔23を介してソルダボールパッド36に実
装し、リフローソルダリングによりソルダボールパッド
36に取り付けることができる。リフローソルダリング
工程は、赤外線リフローまたはレーザーリフロー工程に
より行われる。また、ポリイミドテープ24に残ってい
るプレフラックス成分及び残渣は、洗浄工程により除去
される。
段階として図12に示すように、個別パッケージに分離
される段階48が行われる。即ち、分離手段85にて封
止樹脂89の外郭を切断することにより、個別チップス
ケールパッケージ100が得られる。前述のようなプレ
フラックス82を塗布する段階42を実施する場合、ソ
ルダボールパッド36に金メッキ膜が形成されていない
ので、ソルダボール68を形成する工程で、ソルダボー
ル68が直接ソルダボールパッド36上に形成され、フ
ラックスの塗布工程を省略することができる。
続孔23を塞ぐ段階を含むチップスケールパッケージの
本発明の第2実施例による製造方法を示す流れ図であ
る。図14は、接続孔23が形成された内部テープ24
aにカバ膜84が接着される段階92を示し、図15は
外部配線38に金をメッキする段階93を示す。
においては、接続孔23を塞ぐためにカバ膜84を内部
テープ24aに接着する段階92と、外部配線38を金
メッキする段階93と、カバ膜84を除去する段階94
とを含んでいる。他の段階は、前述した第1実施例によ
る製造段階と同様である。図14に示すように接続孔2
3を含む内部テープ24aの上面にカバ膜84が接着さ
れ、これにより接続孔23に露出したソルダボールパッ
ド36に金メッキ膜が形成されることを防止する。
に露出した外部配線38の表面に約1μmの金メッキ膜
62を形成して、ビームリード60を形成する。一方、
カバ膜84は金メッキ段階の後、容易に除去することが
できる材質の膜を用いることが好ましい。例えば、カバ
膜84として紫外線テープを用いることができる。紫外
線テープは、紫外線を照射するとテープの接着性が劣化
し、内部テープ24aから容易に除去することができる
テープである。
リード接着段階96及び封止段階97が、本発明の第1
実施例による製造工程と同様に実施される。次に、ソル
ダボールを形成する工程を実施する(段階98)。本発
明の第1実施例においては、接続孔にプレフラックスが
塗布されていたため、別途のフラックス塗布工程は実施
しなかったが、第2実施例のソルダボールを形成する段
階98は、通常的なソルダボールの形成工程と同様に実
施される。即ち、接続孔にフラックスを塗布した後、球
形のソルダボールを載置しリフローさせることにより、
ソルダボールが実装される。リフローソルダリング段階
は、赤外線リフローまたはレーザーリフロー段階により
実施される。ポリイミドテープに残っているフラックス
及び残渣は、洗浄段階により除去される。最後に、分離
手段を利用して、個別パッケージに分離する段階が実施
される(段階99)。
可能なことはいうまでもない。例えば、本発明では、半
導体チップの両側面と外部テープの一部分が封止樹脂に
より封止されたが、半導体チップの活性面及びビームリ
ードの接合部分だけを覆うように封止樹脂を塗布してパ
ッケージを形成することもできる。そこで、本発明にお
いて、接続孔を塞いで、金メッキ工程で接続孔に露出さ
れるソルダボールパッドに金メッキ膜が形成されること
を防ぐ工程を含む変形例は、本発明の技術的思想の範囲
を免れるものではなく、本発明の実施例は例示するため
のものであり、本発明を制限しようとするものではな
い。
出するソルダボールパッド上に金メッキ膜が形成される
ことを防止するので、ソルダボール形成工程でソルダボ
ールとソルダボールパッド間の接続性が向上され、その
ため、ソルダボールと基板パッド間のソルダリング性が
向上される。
断面図である。
た状態を示す部分断面図である。
ケージの製造方法において、接続孔をプレフラックスで
塞ぐ段階を含む製造方法を示す流れ図である。
ケージの製造方法において、テープ配線基板を示す部分
切欠平面図である。
方法において、テープ配線基板の接続孔にフラックスが
塗布される段階を示す断面図である。
銅配線に金がメッキされる段階を示す断面図である。
方法において、テープ配線基板の下面の弾性重合体が半
導体チップの活性面に接着される段階を示す断面図であ
る。
方法において、テープ配線基板のウィンド上に露出され
たビームリードが半導体チップの電極パッドと接合され
る段階を示す断面図である。
造方法において、封止段階を示す断面図である。
造方法において、テープ配線基板の接続孔にソルダボー
ルが形成される段階を示す断面図である。
造方法において、個別パッケージに分離される段階を示
す断面図である。
ッケージの製造方法において、カバ膜で接続孔を塞ぐ段
階を含む製造方法を示す流れ図である。
ッケージの製造方法において、テープ配線基板にカバ膜
が接着される段階を示す断面図である。
れた銅配線に金がメッキされる段階を示す断面図であ
る。
Claims (18)
- 【請求項1】 (a)上面及び下面を有するポリイミド
テープ、前記ポリイミドテープの下面に形成される銅配
線、前記銅配線を半導体チップに接続するため前記ポリ
イミドテープを貫通して形成されるウィンド、前記銅配
線に対応するように前記ポリイミドテープを貫通して形
成される複数の接続孔、ならびに前記銅配線の下面に取
り付けられる弾性重合体を含むテープ配線基板を準備す
る段階と、(b)前記接続孔にプレフラックスを塗布す
る段階と、(c)前記ウィンドに露出した前記銅配線を
金メッキしてビームリードを形成する段階と、(d)前
記弾性重合体に前記半導体チップを取り付ける段階と、
(e)前記半導体チップに前記ビームリードを接合する
段階と、(f)前記半導体チップと前記ビームリードと
の間の接合部分を封止する段階と、(g)前記接続孔に
露出した前記各銅配線にソルダボールを取り付ける段階
とを含むことを特徴とするチップスケールパッケージの
製造方法。 - 【請求項2】 前記(b)段階のプレフラックスは、前
記(g)段階を行う前の全段階における熱的変形を防止
するために温度耐久性を保つ有機溶剤からなることを特
徴とする請求項1に記載のチップスケールパッケージの
製造方法。 - 【請求項3】 前記(d)段階は、前記弾性重合体の下
面に熱を加えることにより、前記半導体チップが前記弾
性重合体に直接取り付けられることを特徴とする請求項
1に記載のチップスケールパッケージの製造方法。 - 【請求項4】 前記(d)段階は、電極パッドが形成さ
れている前記半導体チップの活性面が、前記弾性重合体
の下面に取り付けられ、前記弾性重合体は、前記半導体
チップの前記電極パッド周囲の内側領域に配置されるこ
とを特徴とする請求項3に記載のチップスケールパッケ
ージの製造方法。 - 【請求項5】 前記(f)段階は、前記半導体チップと
前記ビームリードとの間の接合部分を、所定の粘度を有
する液状の封止樹脂で封止することにより行われること
を特徴とする請求項1に記載のチップスケールパッケー
ジの製造方法。 - 【請求項6】 前記(f)段階は、前記液状の封止樹脂
の流出を防ぐため、前記テープ配線基板の上面にカバフ
ィルムを予め取り付けた状態で行われることを特徴とす
る請求項5に記載のチップスケールパッケージの製造方
法。 - 【請求項7】 前記(g)段階は、(g1)前記接続孔
に塗布された前記プレフラックス上に前記ソルダボール
を載置する段階と、(g2)リフローソルダリング工程
により、前記接続孔に露出した前記銅配線に前記ソルダ
ボールを取り付ける段階と、(g3)前記ソルダボール
の周囲に残っている余りのプレフラックス及び残渣を洗
浄する段階とを含むことを特徴とする請求項1に記載の
チップスケールパッケージの製造方法。 - 【請求項8】 前記リフローソルダリング工程は、赤外
線リフローまたはレーザーリフロー工程により行われる
ことを特徴とする請求項7に記載のチップスケールパッ
ケージの製造方法。 - 【請求項9】 (a)上面及び下面を有するポリイミド
テープ、前記ポリイミドテープの下面に形成される銅配
線、前記銅配線を半導体チップに接続するため前記ポリ
イミドテープを貫通して形成されるウィンド、前記銅配
線に対応するように前記ポリイミドテープを貫通して形
成される複数の接続孔、ならびに前記銅配線の下面に取
り付けられる弾性重合体を含むテープ配線基板を準備す
る段階と、(b)前記ポリイミドテープの上面にカバ膜
を取り付ける段階と、(c)前記ウィンドに露出した前
記銅配線を金メッキしてビームリードを形成する段階
と、(d)前記ポリイミドテープから前記カバ膜を除去
する段階と、(e)前記弾性重合体に前記半導体チップ
を取り付ける段階と、(f)前記半導体チップに前記ビ
ームリードを接合する段階と、(g)前記半導体チップ
と前記ビームリードとの間の接合部分を封止する段階
と、(h)前記接続孔に露出した前記各銅配線にソルダ
ボールを取り付ける段階とを含むことを特徴とするチッ
プスケールパッケージの製造方法。 - 【請求項10】 前記(b)段階は、前記ウィンドを除
いた前記ポリイミドテープの上面に前記カバ膜を取り付
けることを特徴とする請求項9に記載のチップスケール
パッケージの製造方法。 - 【請求項11】 前記(b)段階の前記カバ膜は、紫外
線テープであることを特徴とする請求項9に記載のチッ
プスケールパッケージの製造方法。 - 【請求項12】 前記(d)段階は、前記カバ膜に紫外
線を照射して前記カバ膜の接着力を弱化させた後、前記
ポリイミドテープから前記カバ膜を除去することを特徴
とする請求項11に記載のチップスケールパッケージの
製造方法。 - 【請求項13】 前記(e)段階は、前記弾性重合体の
下面に熱を加えて、前記弾性重合体に前記半導体チップ
が直接取り付けられることを特徴とする請求項9に記載
のチップスケールパッケージの製造方法。 - 【請求項14】 前記(e)段階は、電極パッドが形成
されている前記半導体チップの活性面が前記弾性重合体
の下面に取り付けられ、前記弾性重合体は前記半導体チ
ップの前記電極パッド周囲の内側領域に配置されている
ことを特徴とする請求項13に記載のチップスケールパ
ッケージの製造方法。 - 【請求項15】 前記(g)段階は、前記半導体チップ
と前記ビームリードとの間の接合部分を所定の粘度を有
する液状の封止樹脂で封止することにより行われること
を特徴とする請求項9に記載のチップスケールパッケー
ジの製造方法。 - 【請求項16】 前記(g)段階は、前記液状の封止樹
脂が流れ出すことを防ぐため前記テープ配線基板の上面
に前記カバ膜を予め取り付けた状態で行われることを特
徴とする請求項15に記載のチップスケールパッケージ
の製造方法。 - 【請求項17】 前記(h)段階は、(h1)前記接続
孔に露出した前記銅配線上にフラックスを塗布する段階
と、(h2)前記フラックス上に前記ソルダボールを載
置する段階と、(h3)リフローソルダリング工程によ
り前記接続孔に露出した前記銅配線に前記ソルダボール
を取り付ける段階と、(h4)前記ソルダボールの周囲
に残っている余りのフラックス及び残渣を洗浄する段階
と、を含むことを特徴とする請求項9に記載のチップス
ケールパッケージの製造方法。 - 【請求項18】 前記リフローソルダリング工程は、赤
外線リフローまたはレーザーリフロー工程により行われ
ることを特徴とする請求項17に記載のチップスケール
パッケージの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1998P23888 | 1998-06-24 | ||
KR1019980023888A KR100266138B1 (ko) | 1998-06-24 | 1998-06-24 | 칩 스케일 패키지의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000133738A true JP2000133738A (ja) | 2000-05-12 |
JP3942299B2 JP3942299B2 (ja) | 2007-07-11 |
Family
ID=19540623
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP05860299A Expired - Fee Related JP3942299B2 (ja) | 1998-06-24 | 1999-03-05 | チップスケールパッケージの製造方法 |
Country Status (4)
Country | Link |
---|---|
US (2) | US6319828B1 (ja) |
JP (1) | JP3942299B2 (ja) |
KR (1) | KR100266138B1 (ja) |
TW (1) | TW398046B (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4387548B2 (ja) * | 2000-03-28 | 2009-12-16 | 株式会社東芝 | 半導体装置及びその製造方法 |
US8661655B2 (en) * | 2002-05-24 | 2014-03-04 | Koninklijke Philips N.V. | Method suitable for transferring a component supported by a carrier to a desired position on a substrate, and a device designed for this |
KR100891650B1 (ko) * | 2002-08-13 | 2009-04-02 | 삼성테크윈 주식회사 | 반도체 팩키지용 필름 기판 및 이의 제조 방법 |
US6774640B2 (en) * | 2002-08-20 | 2004-08-10 | St Assembly Test Services Pte Ltd. | Test coupon pattern design to control multilayer saw singulated plastic ball grid array substrate mis-registration |
US7015075B2 (en) * | 2004-02-09 | 2006-03-21 | Freescale Semiconuctor, Inc. | Die encapsulation using a porous carrier |
US7524731B2 (en) * | 2006-09-29 | 2009-04-28 | Freescale Semiconductor, Inc. | Process of forming an electronic device including an inductor |
JP4787296B2 (ja) * | 2008-07-18 | 2011-10-05 | Tdk株式会社 | 半導体内蔵モジュール及びその製造方法 |
TWI453831B (zh) | 2010-09-09 | 2014-09-21 | 台灣捷康綜合有限公司 | 半導體封裝結構及其製造方法 |
US8413320B2 (en) | 2011-01-28 | 2013-04-09 | Raytheon Company | Method of gold removal from electronic components |
EP2490513A2 (en) * | 2011-02-20 | 2012-08-22 | Essence Solar Solutions Ltd. | Light and heat resistant circuit board apparatus and method |
TWI469231B (zh) * | 2011-09-09 | 2015-01-11 | Dawning Leading Technology Inc | 晶片封裝結構之製造方法 |
US9589929B2 (en) | 2013-03-14 | 2017-03-07 | Vishay-Siliconix | Method for fabricating stack die package |
US9966330B2 (en) | 2013-03-14 | 2018-05-08 | Vishay-Siliconix | Stack die package |
US9343434B2 (en) | 2014-02-27 | 2016-05-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Laser marking in packages |
US9589900B2 (en) * | 2014-02-27 | 2017-03-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal pad for laser marking |
US9666522B2 (en) | 2014-05-29 | 2017-05-30 | Taiwan Semiconductor Manufacturing Company, Ltd. | Alignment mark design for packages |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8412674D0 (en) * | 1984-05-18 | 1984-06-27 | British Telecomm | Integrated circuit chip carrier |
US4988395A (en) * | 1989-01-31 | 1991-01-29 | Senju Metal Industry Co., Ltd. | Water-soluble soldering flux and paste solder using the flux |
JP3195236B2 (ja) * | 1996-05-30 | 2001-08-06 | 株式会社日立製作所 | 接着フィルムを有する配線テープ,半導体装置及び製造方法 |
-
1998
- 1998-06-24 KR KR1019980023888A patent/KR100266138B1/ko not_active IP Right Cessation
- 1998-10-21 TW TW087117407A patent/TW398046B/zh not_active IP Right Cessation
-
1999
- 1999-03-05 JP JP05860299A patent/JP3942299B2/ja not_active Expired - Fee Related
- 1999-05-24 US US09/317,537 patent/US6319828B1/en not_active Expired - Fee Related
-
2001
- 2001-06-25 US US09/891,116 patent/US20020048951A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
US6319828B1 (en) | 2001-11-20 |
JP3942299B2 (ja) | 2007-07-11 |
KR20000002908A (ko) | 2000-01-15 |
KR100266138B1 (ko) | 2000-09-15 |
US20020048951A1 (en) | 2002-04-25 |
TW398046B (en) | 2000-07-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3578770B2 (ja) | 半導体装置 | |
JP4705784B2 (ja) | イメージセンサデバイスの製造方法 | |
US6499213B2 (en) | Assembling a stacked die package | |
JP2881575B2 (ja) | ヒートシンク付着ボールグリッドアレイ半導体パッケージ | |
JP2949490B2 (ja) | 半導体パッケージの製造方法 | |
JP3238004B2 (ja) | 半導体装置の製造方法 | |
US8334174B2 (en) | Chip scale package and fabrication method thereof | |
JP3942299B2 (ja) | チップスケールパッケージの製造方法 | |
JPH07321248A (ja) | ボールグリッドアレイ半導体装置およびその製造方法 | |
JP2004111965A (ja) | 接着テープがボンディングワイヤに貼付けられた半導体チップパッケージ | |
KR20080069542A (ko) | 반도체 장치의 제조 방법, 반도체 장치, 및 배선 기판 | |
JP3478139B2 (ja) | リードフレームの製造方法 | |
JP2001024085A (ja) | 半導体装置 | |
KR20020069288A (ko) | 봉합재 범람 방지홈이 형성된 테이프 배선기판을 이용한반도체 패키지 및 그의 제조 방법 | |
JP4396533B2 (ja) | 実装体の製造方法 | |
JP3847602B2 (ja) | 積層型半導体装置及びその製造方法並びに半導体装置搭載マザーボード及び半導体装置搭載マザーボードの製造方法 | |
JP2002198458A (ja) | 半導体装置及び半導体装置製造方法 | |
JPH1074887A (ja) | 電子部品及びその製造方法 | |
JPH0964080A (ja) | 半導体装置及びその製造方法 | |
JP2003023243A (ja) | 配線基板 | |
JP4038021B2 (ja) | 半導体装置の製造方法 | |
JP2936819B2 (ja) | Icチップの実装構造 | |
JP2007165836A (ja) | 半導体装置 | |
JP3703960B2 (ja) | 半導体装置 | |
JP3314142B2 (ja) | 半導体パッケージの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031210 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060705 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060707 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061003 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070308 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070403 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110413 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120413 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130413 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140413 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |