KR100244089B1 - 볼 그리드 어레이 반도체 패키지의 제조방법 및 그 구조 - Google Patents

볼 그리드 어레이 반도체 패키지의 제조방법 및 그 구조 Download PDF

Info

Publication number
KR100244089B1
KR100244089B1 KR1019970004657A KR19970004657A KR100244089B1 KR 100244089 B1 KR100244089 B1 KR 100244089B1 KR 1019970004657 A KR1019970004657 A KR 1019970004657A KR 19970004657 A KR19970004657 A KR 19970004657A KR 100244089 B1 KR100244089 B1 KR 100244089B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
circuit pattern
circuit board
solder mask
printed circuit
Prior art date
Application number
KR1019970004657A
Other languages
English (en)
Other versions
KR19980068173A (ko
Inventor
심일권
허영욱
엄재석
차상석
Original Assignee
마이클 디. 오브라이언
암코 테크놀로지 코리아주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이클 디. 오브라이언, 암코 테크놀로지 코리아주식회사 filed Critical 마이클 디. 오브라이언
Priority to KR1019970004657A priority Critical patent/KR100244089B1/ko
Publication of KR19980068173A publication Critical patent/KR19980068173A/ko
Application granted granted Critical
Publication of KR100244089B1 publication Critical patent/KR100244089B1/ko

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Electric Connection Of Electric Components To Printed Circuits (AREA)

Abstract

본 발명은 볼 그리드 어레이 반도체 패키지의 제조 방법 및 그 구조에 관한 것으로, 열경화성 수지의 중앙 상부면에 차후에 안착될 반도체 칩의 크기보다 크게 다이 접착 영역을 전도성 물질로 형성하고 그것을 제외한 상, 하면에는 소정의 회로 패턴을 전도성 물질로 형성하고, 상기 회로 패턴의 표면에 감광성 솔더 마스크를 코팅하고 자외선으로 경화시키며, 상기 다이 접착 영역에 열경화성 솔더 마스크를 코팅하고 적외선으로 경화시킴으로서 인쇄 회로 기판을 형성하는 단계와; 상기 다이 접착 영역의 표면에 코팅된 열경화성 솔더 마스크의 표면에 접착제를 이용하여 반도체 칩을 접착시키고 상기 반도체 칩과 회로 패턴을 전도성 와이어로 연결시키는 단계와; 상기 반도체 칩등을 봉지제로 봉지하여 몸체를 형성하는 단계와; 상기 인쇄 회로 기판의 저면에 솔더 볼을 융착하는 단계로 이루어져, 반도체 칩과 접착제로서 접착되는 인쇄 회로 기판의 다이 접착 영역에 별도의 열경화성 솔더 마스크를 코팅함으로서 패키지의 제조 공정 및 실장 때에 발생되는 열적 스트레스에 의해 반도체 칩의 접착제 저면에서 발생되는 계면 박리 현상을 방지하여 패키지의 신뢰성을 향상시킬수 있는 BGA 패키지의 제조 방법 및 그 구조.

Description

볼 그리드 어레이 반도체 패키지의 제조 방법 및 그 구조
본 발명은 볼 그리드 어레이 반도체 패키지의 제조 방법 및 그 구조에 관한 것으로, 보다 상세하게 설명하면 반도체 칩과 접착제로서 접착되는 인쇄 회로 기판의 다이 접착 영역에 별도의 처리를 함으로서 패키지의 제조 공정 및 실장 때에 발생되는 열적 스트레스에 의해 반도체 칩의 접착제 저면에서 발생되는 계면 박리 현상을 방지하여 패키지의 신뢰성을 향상시킬수 있는 볼 그리드 어레이 반도체 패키지의 제조 방법 및 그 구조에 관한 것이다.
일반적으로 볼 그리드 어레이 반도체 패키지(Ball Grid Array Semi- conductor Package ; BGA 패키지)는 인쇄 회로 기판의 저면에 융착되어 형성된 솔더 볼을 입/출력 수단으로 이용함으로서 다수의 입/출력 핀수를 확보할수 있는 반도체 패키지를 말하는 것으로, 이는 종래의 DIP(Dual Inline Package) 및 QFP(Quad Flat Package)의 한계였던 파인 피치(Fine Pitch)화한 입/출력수를 극복할수 있는 장점 및 제조 상의 여러 장점으로 인해 최근에 각광받고 있는 반도체 패키지 종류의 하나이다.
이러한 BGA 패키지의 종래 통상적인 구조를 도 1 에 도시하였다.
도시된 바와 같이 종래 BGA 패키지 구조는 중앙부에 각종 전자 회로 소자 및 배선 등이 집적되어 형성된 반도체 칩(10')이 위치되어 있으며, 상기 반도체 칩(10')의 저면에는 접착제(40')로 인쇄 회로 기판(20')의 소정 영역이 접착되어 있다.
상기 인쇄 회로 기판(20')은 그 반도체 칩(10')이 안착된 영역을 제외한 소정 영역에 전도성 박막(Conductive Plated Film)으로서 미세하고 촘촘한 회로 패턴(23')이 형성되어 있으며 또한 상기 반도체 칩(10')이 안착되는 다이 접착 영역(21')에도 전도성 박막이 형성되어 있으며 상기 회로 패턴(23')은 반도체 칩(10')과 전도성 와이어(11')로서 서로 연결되어 있고 상기 반도체 칩(10') 및 전도성 와이어(11')는 외부로부터 절연시키거나 보호하기 위해 봉지제로 봉지되어 몸체(30')가 형성되어 있다. 한편 상기 인쇄 회로 기판(20')의 저면부에는 BGA 패키지에서 메인 보드(도시되지 않음)로의 입/출력 수단인 다수의 솔더 볼(26')이 회로 패턴(23')에 형성된 솔더 볼(26') 랜드에 융착되어 있다.
여기서 상기 반도체 패키지를 구성하는 인쇄 회로 기판(20')의 구조 및 그 제조 방법만을 좀더 구체적으로 살펴보면, 열경화성 수지(25')를 기본 재료로 하여 그 양면에 전도성 박막으로 회로 패턴(23')을 형성하되 그 열경화성 수지(25') 상부의 중앙부에는 소정 크기의 다이 접착 영역(21')을 형성한다. 이어서 상기 회로 패턴(23') 및 다이 접착 영역(21')의 표면에는 일률적으로 유기 고분자 물질인 솔더 마스크를 코팅하는데 이의 주 목적은 회로 패턴(23')을 외부의 먼지나 오염원으로부터 보호하기 위해서이다.
여기서 상기 다이접착 영역 및 회로 패턴(23')의 표면에 코팅되는 솔더 마스크는 주로 자외선에 감광되는 감광성 수지를 이용하게 되는데 이는 미세한 회로 패턴(23')을 제작할시에 빛에 대한 높은 감광성 및 높은 해상도 등을 이용할수 있기 때문에 주로 사용된다.
그러나 이러한 BGA 패키지는 그 제조 공정 및 메인 보드에의 실장 공정 등에서 고온의 환경에 자주 노출되게 된다. 즉, 상기 인쇄 회로 기판(20') 저면에 솔더 볼(26')을 녹여서 붙이는 융착 공정이나 또는 메인 보드에 상기 솔더 볼(26')을 다시 약간 녹여서 실장하는 실장 공정에서 수백도 이상의 고온 환경에 노출되게 되는데 이때 상기 인쇄 회로 기판(20')을 구성하는 각 요소의 열팽창계수가 상이함으로서 각각의 접착 부분에 높은 열적 스트레스가 발생되고 결국에는 가장 약하게 접착된 부분에서부터 계면박리 현상이 발생된다.
특히, 상기 반도체 칩(10')의 저면에 접착제(40')로서 접착되는 부분의 솔더 마스크는 빛에 대한 감광도 및 해상도가 뛰어난 반면 접착제(40')와의 접착력이 우수하지 않기 때문에 상기 계면박리 현상은 주로 상기 접착제와 다이접착 영역에 도포된 솔더 마스크 표면에서 자주 발생되는 문제점이 있었던 것이다.
상기와 같이 계면 박리 현상이 발생되면 이 영향으로 인해 몸체(30') 등에 균열이 발생되거나 또는 전도성 와이어(11')가 끊어 지거나 패키지 내부에 보이드(Void) 등이 형성되어 BGA 패키지의 신뢰성을 크게 감소시키는 문제점이 발생되는 것이다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로, 반도체 칩(10)과 접착제로서 접착되는 인쇄 회로 기판(20)의 다이 접착 영역(21)에 별도의 처리를 함으로서 패키지의 제조 공정 및 실장 때에 발생되는 열적 스트레스에 의해 반도체 칩(10)의 접착제 저면에서 발생되는 계면 박리 현상을 방지하여 패키지의 신뢰성을 향상시킬수 있는 BGA 패키지의 제조 방법 및 그 구조를 제공하는데 있다.
도 1A 및 도 1B 는 종래 일반적인 볼 그리드 어레이 반도체 패키지의 구조 및 열적 스트레스에 의한 계면박리 상태를 도시한 단면도이다.
도 2A 내지 도 2F 는 본 발명에 의한 볼 그리드 어레이 반도체 패키지의 제조 방법 및 구조를 나타낸 단면도이다.
- 도면중 주요 부분에 대한 부호의 설명 -
10 ; 반도체 칩(Chip)11 ; 전도성 와이어(Conductive Wire)
20 ; 인쇄 회로 기판( Printed Circuit Board)
21 ; 다이 접착 영역22 ; 열경화성 솔더 마스크(Solder Mask)
23 ; 회로 패턴(Circuit Pattern)24 ; 감광성 솔더 마스크
25 ; 열경화성 수지26 ; 솔더 볼(Solder Ball)
27 ; 비아홀(Via Hole)30 ; 몸체
40 ; 접착제
상기한 목적을 달성하기 위해 본 발명에 의한 BGA 패키지의 제조 방법은, 열경화성 수지의 중앙 상부면에 차후에 안착될 반도체 칩의 크기보다 크게 다이 접착 영역을 전도성 물질로 형성하고 그것을 제외한 상, 하면에는 소정의 회로 패턴을 전도성 물질로 형성하고, 상기 회로 패턴의 표면에 감광성 솔더 마스크를 코팅하고 자외선으로 경화시키며, 상기 다이 접착 영역에 열경화성 솔더 마스크를 코팅하고 적외선으로 경화시킴으로서 인쇄 회로 기판을 형성하는 단계와; 상기 다이 접착 영역의 표면에 코팅된 열경화성 솔더 마스크의 표면에 접착제를 이용하여 반도체 칩을 접착시키고 상기 반도체 칩과 회로 패턴을 전도성 와이어로 연결시키는 단계와; 상기 반도체 칩등을 봉지제로 봉지하여 몸체를 형성하는 단계와; 상기 인쇄 회로 기판의 저면에 솔더 볼을 융착하는 단계로 이루어진 것을 특징으로 한다.
또한 상기한 목적을 달성하기 위해 본 발명에 의한 BGA 패키지의 구조는, 열경화성 수지를 기본 재료로 하며 그 중앙부 상면에는 전도성 박막으로서 다이 접착 영역이 형성되어 있고 양면에는 회로 패턴이 형성되어 있으며 상기 다이 접착 영역에는 열경화성 솔더 마스크가 코팅되어 있고 회로 패턴의 표면에는 감광성 솔더 마스크가 코팅되어 있는 인쇄 회로 기판과; 상기 인쇄 회로 기판의 한 구성 요소중 다이 접착 영역상의 열경화성 솔더 마스크 상에 접착제로 접착된 반도체 칩과; 상기 반도체 칩과 회로 패턴을 연결하는 전도성 와이어와; 상기 반도체 칩등을 외부 환경으로부터 보호하기 위해 봉지제로 봉지하여 형성된 몸체와; 상기 인쇄 회로 기판의 저면에 입/출력 수단이 되도록 융착된 다수의 솔더 볼을 포함하여 이루어진 것을 특징으로 한다.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진자가 본 발명을 용이하게 실시할수 있을 정도로 본 발명에 의한 BGA 패키지의 구조를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2 는 본 발명에 의한 BGA 패키지의 구조를 나타낸 단면도이다.
도시된 바와 같이 본 발명에 의한 BGA 패키지의 제조 방법은, 최초로 인쇄 회로 기판(20)을 제조하는 것으로 시작된다. 상기 인쇄 회로 기판(20)은 열경화성 수지(25)를 기본 재료로 해서 그것의 중앙 상부면에는 차후에 안착될 반도체 칩(10)의 크기보다 크게 다이 접착 영역(21)을 전도성 물질 더욱 구체적으로는 구리 박막을 이용하여 형성하고, 그것을 제외한 상, 하면에는 소정의 회로 패턴(23)을 상기와 같은 재질의 전도성 물질로 형성한다. 그런후 상기 회로 패턴(23)의 표면에는 감광성 솔더 마스크(24)를 코팅한후 자외선을 이용하여 경화시키고 이후 상기 다이 접착 영역(21)에 열경화성 솔더 마스크(22)를 코팅한후 적외선으로 경화시킴으로서 인쇄 회로 기판(20)을 제조한다.
도면중 미설명 부호 27은 열경화성 수지(25)의 상, 하부에 각각 형성된 회로 패턴(23)을 서로 연결시키기 위한 전도성 비아홀로서 이는 열경화성 수지(25)위에 회로 패턴(23)을 형성하면서 동시에 부가적으로 구멍을 형성하고 그 구멍의 내면에 전도성 물질을 무전해 도금 및 전해 도금 방법을 이용함으로서 이루어진다.
또한 여기서 상기 열경화성 수지(25)는 보통 완전히 경화되지 않고 부분 경화된 상태의 에폭시 수지, 페놀 수지, 불포화 폴리에스테르 수지, 트리아진 수지, 폴리이미드등이 혼합된 것등을 사용하며 상기 다이 안착 영역 및 회로 패턴(23)은 도금 및 에칭등을 이용하여 형성한다. 한편 상기 회로 패턴(23)의 표면에 코팅된 감광성 솔더 마스크(24)는 열차단 및 화학적 보호 뿐만 아니라 차후에 솔더 볼(26)을 융착시키는 공정에서 볼과 볼의 접촉을 막아주고 회로와 회로를 절연시켜 주며, 또한 취급상의 손상, 오염물, 습기 등의 환경에서 인쇄 회로 기판(20)을 보호하기 위한 목적이 있고 더불어 이 감광성 솔더 마스크(24)는 고해상력의 감광성 프린트 및 강인한 막형성과 균일한 두께 형성이 용이하기 때문에 회로 패턴(23) 표면의 코팅에 적당하다. 또한 상기 다이 접착 영역(21)의 표면에 코팅되는 열경화성 솔더 마스크(22)는 접착제(40) 성분 즉 레진(Resin) 성분이 다량으로 첨가되어 있어 차후에 반도체 칩(10)을 접착시키기 위해 사용되는 접착제(40)와 접착되어 그 접착력을 더욱 향상시킬수 있는 장점을 가지고 있다.
이어서 상기 다이 접착 영역(21)의 표면에 코팅된 열경화성 솔더 마스크(22)의 표면에는 접착제(40)인 에폭시를 도포한후 반도체 칩(10)을 접착시키고 상기 반도체 칩(10)과 인쇄 회로 기판(20)상의 회로 패턴(23)을 전도성 와이어(11)로 연결한다.
여기서 상기 회로 패턴(23)의 전도성 와이어(11)가 연결될 부분은 감광성 솔더 마스크(24)가 도포되어 있지 않은 상태이다.
그리고 상기 반도체 칩(10) 및 전도성 와이어(11), 회로 패턴(23)의 일부를 에폭시 몰딩 컴파운드(Epoxy Molding Compound) 및 액상 봉지제(Glob Top)등의 봉지제를 이용하여 원 사이드 몰딩(One Side Molding)을 형성하여 몸체(30)를 형성시키고, 마지막으로 상기 인쇄 회로 기판(20)의 저면에 솔더 볼(26)을 융착시킴으로서 본 발명에 의한 BGA 패키지의 제조 공정이 완료되는 것이다.
도 2F 는 상기와 같은 방법에 의해 제조된 BGA 패키지의 구조를 나타낸 단면으로서, 전술한 바와 같이 열경화성 수지(25)를 기본 재료로 하며 그 중앙부 상면에는 전도성 박막으로서 다이 접착 영역(21)이 형성되어 있고 양면에는 회로 패턴(23)이 형성되어 있으며 상기 다이 접착 영역(21)에는 열경화성 솔더 마스크(22)가 코팅되어 있고 회로 패턴(23)의 표면에는 감광성 솔더 마스크(24)가 코팅되어 있는 인쇄 회로 기판(20)이 구비되어 있고, 상기 인쇄 회로 기판(20)의 한 구성 요소중 다이 접착 영역(21)상의 열경화성 솔더 마스크(22) 표면에는 접착제(40)로 반도체 칩(10)이 접착되어 있다. 또한 상기 반도체 칩(10)과 회로 패턴(23)은 전도성 와이어(11)로 연결되어 있으며, 상기 반도체 칩(10)등을 외부 환경으로부터 보호하기 위해 봉지제로 봉지하여 몸체(30)가 형성되어 있으며, 상기 인쇄 회로 기판(20)의 저면에는 입/출력 수단인 다수의 솔더 볼(26)이 융착되어 형성됨으로서 본 발명에 의한 BGA 패키지를 구성하고 있는 것이다.
이와 같은 제조 방법 및 구조를 하는 본 발명에 의한 BGA 패키지는 그 제조상의 솔더 볼(26) 융착 공정 및 메인 보드에 실장할때 발생되는 고열의 환경하에서도 상기 반도체 칩(10) 저면의 접착제(40)와 열경화성 솔더 마스크(22) 사이의 접착력이 강력하기 때문에 계면 박리 현상이 발생하지 않는 것이다.
본 발명은 상기의 실시예에 한하여 설명하고 있지만, 여기에만 한정되지 않으며 본 발명의 범주와 사상을 크게 벗어나지 않는 않는 범위내에서 다양하게 변형된 실시예가 가능할 것이다.
따라서 본 발명에 의한 BGA 패키지의 제조 방법 및 구조는, 반도체 칩과 접착제로서 접착되는 인쇄 회로 기판의 다이 접착 영역에 별도의 열경화성 솔더 마스크를 코팅함으로서 패키지의 제조 공정 및 실장 때에 발생되는 열적 스트레스에 의해 반도체 칩의 접착제 저면에서 발생되는 계면 박리 현상을 방지하여 패키지의 신뢰성을 향상시킬수 있는 BGA 패키지의 제조 방법 및 그 구조를 제공하는 것이다.

Claims (2)

  1. 열경화성 수지의 중앙 상부면에 차후에 안착될 반도체 칩의 크기보다 크게 다이 접착 영역을 전도성 물질로 형성하고 그것을 제외한 상, 하면에는 소정의 회로 패턴을 전도성 물질로 형성하고, 상기 회로 패턴의 표면에 감광성 솔더 마스크를 코팅하고 자외선으로 경화시키며, 상기 다이 접착 영역에 열경화성 솔더 마스크를 코팅하고 적외선으로 경화시킴으로서 인쇄 회로 기판을 형성하는 단계와;
    상기 다이 접착 영역의 표면에 코팅된 열경화성 솔더 마스크의 표면에 접착제를 이용하여 반도체 칩을 접착시키고 상기 반도체 칩과 회로 패턴을 전도성 와이어로 연결시키는 단계와;
    상기 반도체 칩등을 봉지제로 봉지하여 몸체를 형성하는 단계와;
    상기 인쇄 회로 기판의 저면에 솔더 볼을 융착하는 단계로 이루어진 것을 특징으로 하는 볼 그리드 어레이 반도체 패키지의 제조 방법.
  2. 열경화성 수지를 기본 재료로 하며 그 중앙부 상면에는 전도성 박막으로서 다이 접착 영역이 형성되어 있고 양면에는 회로 패턴이 형성되어 있으며 상기 다이 접착 영역에는 열경화성 솔더 마스크가 코팅되어 있고 회로 패턴의 표면에는 감광성 솔더 마스크가 코팅되어 있는 인쇄 회로 기판과;
    상기 인쇄 회로 기판의 한 구성 요소중 다이 접착 영역상의 감광성 솔더 마스크 상에 접착제로 접착된 반도체 칩과;
    상기 반도체 칩과 회로 패턴을 연결하는 전도성 와이어와;
    상기 반도체 칩등을 외부 환경으로부터 보호하기 위해 봉지제로 봉지하여 형성된 몸체와;
    상기 인쇄 회로 기판의 저면에 입/출력 수단이 되도록 융착된 다수의 솔더 볼을 포함하여 이루어진 것을 특징으로 하는 볼 그리드 어레이 반도체 패키지의 구조.
KR1019970004657A 1997-02-17 1997-02-17 볼 그리드 어레이 반도체 패키지의 제조방법 및 그 구조 KR100244089B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970004657A KR100244089B1 (ko) 1997-02-17 1997-02-17 볼 그리드 어레이 반도체 패키지의 제조방법 및 그 구조

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970004657A KR100244089B1 (ko) 1997-02-17 1997-02-17 볼 그리드 어레이 반도체 패키지의 제조방법 및 그 구조

Publications (2)

Publication Number Publication Date
KR19980068173A KR19980068173A (ko) 1998-10-15
KR100244089B1 true KR100244089B1 (ko) 2000-02-01

Family

ID=19497160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970004657A KR100244089B1 (ko) 1997-02-17 1997-02-17 볼 그리드 어레이 반도체 패키지의 제조방법 및 그 구조

Country Status (1)

Country Link
KR (1) KR100244089B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161860A (ja) * 1993-12-10 1995-06-23 Toshiba Corp 半導体装置およびその製造方法
JPH08250619A (ja) * 1995-03-09 1996-09-27 Nec Corp 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161860A (ja) * 1993-12-10 1995-06-23 Toshiba Corp 半導体装置およびその製造方法
JPH08250619A (ja) * 1995-03-09 1996-09-27 Nec Corp 半導体装置

Also Published As

Publication number Publication date
KR19980068173A (ko) 1998-10-15

Similar Documents

Publication Publication Date Title
US7170152B2 (en) Wafer level semiconductor package with build-up layer and method for fabricating the same
US7148560B2 (en) IC chip package structure and underfill process
US5610442A (en) Semiconductor device package fabrication method and apparatus
US5909057A (en) Integrated heat spreader/stiffener with apertures for semiconductor package
JP3578770B2 (ja) 半導体装置
US6486562B1 (en) Circuit device with bonding strength improved and method of manufacturing the same
KR100302537B1 (ko) 반도체장치
US5805427A (en) Ball grid array electronic package standoff design
US20080182398A1 (en) Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate
KR19990029300A (ko) 보호 피막의 제공방법 및 전자 패키지
US7432601B2 (en) Semiconductor package and fabrication process thereof
US6558981B2 (en) Method for making an encapsulated semiconductor chip module
US7071027B2 (en) Ball grid array package having improved reliability and method of manufacturing the same
JPH11260954A (ja) 半導体装置およびその製造方法
KR100244089B1 (ko) 볼 그리드 어레이 반도체 패키지의 제조방법 및 그 구조
KR100221562B1 (ko) 볼 그리드 어레이 반도체 패키지의 구조 및 그 제조 방법
KR19980068343A (ko) 가요성 회로 기판을 이용한 칩 스케일 반도체 패키지 및 그 제조 방법
KR20010061784A (ko) 칩 스캐일 패키지 및 그의 제조 방법
JPH09205164A (ja) 半導体チップパッケージ及びその製造方法
KR100197877B1 (ko) Bga 반도체 패키지의 pcb 기판 구조
KR100708052B1 (ko) 반도체패키지
KR200276091Y1 (ko) 가요성 회로기판을 이용한 볼 그리드 어레이 반도체 패키지 제조용 몰딩 금형
KR0131392B1 (ko) 볼 그리드 어레이 패키지의 반도체 칩 부착방법 및 그 구조
KR100406499B1 (ko) 반도체패키지의 몰딩장비 및 이를 이용한 몰딩방법
JPH1056097A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121113

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20131119

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20141113

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20151118

Year of fee payment: 17

FPAY Annual fee payment

Payment date: 20161109

Year of fee payment: 18

EXPY Expiration of term