DE102018108932B4 - Package mit Info-Struktur und Verfahren zu dessen Ausbildung - Google Patents

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Abstract

Verfahren, umfassend:Kapseln einer Package-Komponente (28) in einem Kapselungsmaterial (36), wobei das Kapselungsmaterial (36) einen ersten Abschnitt direkt über der Package-Komponente (28) umfasst,Strukturieren des ersten Abschnitts des Kapselungsmaterials (36), um eine Öffnung (38B) auszubilden, die ein leitfähiges Merkmal (30) in der Package-Komponente (28) freilegt,Ausbilden einer Umverteilungsleitung (42), die sich in die Öffnung (38B) erstreckt, um mit dem leitfähigen Merkmal (30) verbunden zu werden, undAusbilden eines elektrischen Verbinders (58) über dem leitfähigen Merkmal (30) und elektrisches Koppeln mit diesem,Strukturieren eines zweiten Abschnitts des Kapselungsmaterials (36), um eine Durchgangsöffnung (38A) auszubilden, die durch das Kapselungsmaterial (36) hindurchführt, wobei sich die Durchgangsöffnung (38A) zu einer Höhe erstreckt, die mindestens koplanar mit einer unteren Fläche der Package-Komponente (28) ist; undFüllen der Durchgangsöffnung (38A), um einen Dichtring (40) in dem Kapselungsmaterial (36) auszubilden.

Description

  • STAND DER TECHNIK
  • Bei der Entwicklung von Halbleitertechnologien werden Halbleiter-Chips/Dies zunehmend kleiner. Inzwischen müssen mehr Funktionen in die Halbleiter-Dies integriert werden. Demzufolge müssen die Halbleiter-Dies zunehmend größere Zahlen von I/O-Pads aufweisen, die in kleinere Bereiche integriert werden, und die Dichte der I/O-Pads steigt schnell mit der Zeit. Folglich wird das Häusen der Halbleiter-Dies schwieriger, was die Ausbeute der Häusung negativ beeinflusst. Druckschrift US 2017 / 0 323 853 A1 behandelt INFO-Packages und offenbart ein Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Isolierverkapselung und einer Umverteilungsstruktur. Weitere Verfahren sind außerdem bekannt aus der DE 10 2018 108 409 A1 , der US 2017 / 0 221 819 A1 und der US 2013 / 0 087 914 A1 .
  • Herkömmliche Häusungstechnologien können in zwei Kategorien unterteilt werden. In der ersten Kategorie werden Dies auf einem Wafer gehäust, bevor sie durchgesägt werden. Diese Häusungstechnologie weist einige vorteilhafte Merkmale auf, wie z.B. einen größeren Durchsatz und niedrigere Kosten. Außerdem wird weniger Underfill und Moldmasse benötigt. Jedoch weist diese Häusungstechnologie auch Nachteile auf. Da die Größen der Dies zunehmend kleiner werden und die jeweiligen Packages lediglich Packages des Fan-in-Typs sein können, bei denen die 1/0-Pads jedes Die auf einen Bereich direkt über der Oberfläche des jeweiligen Die beschränkt sind, ist bei der begrenzten Fläche der Dies die Anzahl der I/O-Pads aufgrund der Begrenzung des Abstands der I/O-Pads begrenzt. Wenn der Abstand der Pads reduziert werden soll, können Lotbrücken auftreten. Bei der Anforderung einer festen Kugelgröße müssen außerdem Lotkugeln eine bestimmte Größe aufweisen, was wiederum die Anzahl von Lotkugeln beschränkt, die in die Fläche eines Die integriert werden können.
  • In der anderen Häusungskategorie werden Dies von Wafern vor der Häusung gesägt. Ein vorteilhaftes Merkmal dieser Häusungstechnologie ist die Möglichkeit des Ausbildens von Fan-Out-Packages, was bedeutet, dass die I/O-Pads auf einem Die auf eine größere Fläche als der Die umverteilt werden können, und somit kann die Anzahl von I/O-Pads, die in die Flächen der Dies integriert werden, erhöht werden. Ein weiteres vorteilhaftes Merkmal dieser Häusungstechnologie besteht darin, dass „erwiesenermaßen fehlerfreie Chips“ (Known good dies) gehäust werden, und fehlerhafte Dies ausgesondert werden, weswegen Kosten und Aufwand nicht auf die fehlerhaften Dies verschwendet werden.
  • In einem Fan-Out-Package wird ein Vorrichtungs-Die in einer Moldmasse gekapselt, die dann planarisiert wird, um den Vorrichtungs-Die freizulegen. Dielektrische Schichten werden über den Vorrichtungs-Dies ausgebildet. Umverteilungsleitungen werden in den dielektrischen Schichten ausgebildet, um mit den Vorrichtungs-Die verbunden zu werden. Dichtringe können in den dielektrischen Schichten ausgebildet werden, wenn die Umverteilungsleitungen ausgebildet werden. Das Fan-Out-Package kann auch Durchkontaktierungen umfassen, die durch die Moldmasse hindurchführen.
  • Figurenliste
  • Aspekte der vorliegenden Offenbarung werden am besten aus der nachstehenden ausführlichen Beschreibung verstanden, wenn sie zusammen mit den begleitenden Figuren gelesen wird. Es ist zu beachten, dass gemäß dem Standardverfahren in der Branche verschiedene Merkmale nicht maßstabsgetreu gezeichnet sind. Vielmehr können die Abmessungen der verschiedenen Merkmale zur Klarheit der Erörterung beliebig vergrößert oder verkleinert sein.
    • 1 bis 9 zeigen die Querschnittsansichten von Zwischenstufen im Ausbilden eines Package, das einen Dichtring umfasst, der durch ein Moldmaterial hindurchführt, gemäß einigen Ausführungsformen.
    • 10 bis 21 zeigen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen im Ausbilden eines Package, das Metallstifte umfasst, die durch ein Moldmaterial hindurchführen, gemäß einigen Ausführungsformen.
    • 22 bis 24 stellen die vergrößerten Ansichten einiger Abschnitte von Packages gemäß einigen Ausführungsformen dar.
    • 25 und 26 zeigen Prozessabläufe zum Ausbilden von Packages gemäß einigen Ausführungsformen.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die nachstehende Offenbarung stellt viele verschiedene Ausführungsformen, oder Beispiele, zum Implementieren verschiedener Merkmale der Erfindung bereit. Konkrete Beispiele von Komponenten und Anordnungen sind nachstehend beschrieben, um die vorliegende Offenbarung zu vereinfachen. Diese sind selbstverständlich lediglich Beispiele und sind nicht im beschränkenden Sinne gedacht. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachstehenden Beschreibung Ausführungsformen umfassen, in denen das erste und das zweite Merkmal in direktem Kontakt ausgebildet werden, und kann ebenfalls Ausführungsformen umfassen, in denen zusätzliche Merkmale zwischen dem ersten und dem zweiten Merkmal ausgebildet werden können, so dass das erste und das zweite Merkmal möglicherweise nicht in direktem Kontakt stehen. Außerdem kann die vorliegende Offenbarung Bezugsnummern und/oder -buchstaben in den verschiedenen Beispielen wiederholen. Diese Wiederholung geschieht zum Zweck der Einfachheit und Klarheit und sie schreibt an sich keine Beziehung zwischen den verschiedenen besprochenen Ausführungsformen und/oder Ausgestaltungen vor.
  • Außerdem können hierin Begriffe, die sich auf räumliche Relativität beziehen, wie z.B. „darunter liegend“, „unter“, „unterer“, „darüber liegend“, „oberer“ und dergleichen, zur Erleichterung der Besprechung verwendet werden, um die Beziehung eines Elements oder Merkmals zu einem anderen Element oder Merkmal (zu anderen Elementen oder Merkmalen), wie in den Figuren dargestellt, zu beschreiben. Die Begriffe, die räumliche Relativität betreffen, sollen verschiedene Ausrichtungen der verwendeten oder betriebenen Vorrichtung zusätzlich zu der in den Figuren dargestellten Ausrichtung umfassen. Die Vorrichtung kann auf eine andere Weise ausgerichtet sein (um 90 Grad gedreht oder anders ausgerichtet) und die hier verwendeten Bezeichnungen, die räumliche Relativität betreffen, können gleichermaßen dementsprechend ausgelegt werden.
  • Ein Package und das Verfahren zu dessen Ausbildung werden gemäß verschiedenen Ausführungsbeispielen bereitgestellt. Die Zwischenstufen des Ausbildens des Package sind gemäß einigen Ausführungsformen dargestellt. Einige Abwandlungen einiger Ausführungsformen werden besprochen. In den verschiedenen Ansichten und Ausführungsbeispielen werden gleiche Bezugszeichen verwendet, um auf gleiche Elemente zu verweisen.
  • 1 bis 9 zeigen die Querschnittsansichten von Zwischenstufen im Ausbilden eines Package gemäß einigen Ausführungsformen. Die in 1 bis 9 gezeigten Schritte sind ebenfalls schematisch im Prozessablauf 500 dargestellt, wie in 25 gezeigt.
  • 1 zeigt einen Träger 20 und eine auf dem Träger 20 aufgeschichtete Löseschicht 22. Der Träger 20 kann ein Glasträger, ein Keramikträger oder dergleichen sein. Der Träger 20 kann eine kreisförmige Form in einer Draufsicht aufweisen und kann eine Größe eines Siliziumwafers aufweisen. Zum Beispiel kann der Träger 20 einen 20 cm Durchmesser, 30 cm Durchmesser (8-Zoll-Durchmesser, einen 12-Zoll-Durchmesser)
    oder dergleichen aufweisen. Die Löseschicht 22 kann aus einer LTHC-Beschichtung (Light-to-Heat-Conversion) ausgebildet werden, die zusammen mit dem Träger 20 von den darüberliegenden Strukturen, die in nachfolgenden Schritten ausgebildet werden, entfernt werden kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die Löseschicht 22 aus einem Epoxid-basierten thermischen Lösematerial ausgebildet. Die Löseschicht 22 kann mithilfe einer Beschichtung und Härtung auf dem Träger 20 angeordnet werden.
  • Eine dielektrische Schicht 24 (die zuweilen als eine Basisschicht zum Ausbilden der darüberliegenden Struktur oder eine Pufferschicht bezeichnet wird) wird über der Löseschicht 22 ausgebildet. Die untere Fläche der dielektrischen Schicht 24 kann in Kontakt mit der oberen Fläche der Löseschicht 22 stehen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 24 aus einem Polymer ausgebildet, das ein lichtempfindliches Material, wie z.B. Polybenzoxazol (PBO), Polyimid oder dergleichen sein kann. Gemäß einigen alternativen Ausführungsformen wird die dielektrische Schicht 24 aus einem nicht lichtempfindlichen Material oder einem anorganischen dielektrischen Material ausgebildet, das ein Nitrid, wie z.B. Siliziumnitrid, ein Oxid, wie z.B. Siliziumoxid, Phosphorsilikatglas (PSG), Borphosphorsilikatglas (BSG), mit Bor dotiertem Phosphorsilikatglas (BPSG) oder dergleichen sein kann.
  • 1 zeigt auch die Anordnung/Anbringung von Package-Komponenten 28. Der entsprechende Schritt ist als Schritt 502 in dem in 25 dargestellten Prozessablauf gezeigt. Die Package-Komponenten 28 werden an der dielektrischen Schicht 24 mithilfe von Die-Befestigungsfilmen (DAFs) 26 angebracht, die Haftfilme sind. Jede der Package-Komponenten 28 kann ein Halbleitersubstrat (nicht separat dargestellt) umfassen, das eine Rückfläche (die nach unten weisende Fläche) aufweist, welche in physischem Kontakt mit dem jeweiligen darunterliegenden DAF 26 steht. Die Package-Komponenten 28 können integrierte Schaltungsvorrichtungen (wie z.B. aktive Vorrichtungen, die zum Beispiel Transistoren (nicht dargestellt) umfassen) an der Vorderfläche (der nach oben weisenden Fläche) des Halbleitersubstrats umfassen. Die Package-Komponenten 28 können einen Logik-Die umfassen, wie z.B. einen CPU-Die (zentrale Verarbeitungseinheit), einen GPU-Die (Grafikverarbeitungseinheit), einen Die einer mobilen Anwendung, ein MCU-Die (Mikrosteuereinheit) einen IO-Die (Eingabe-Ausgabe), einen BB-Die (BaseBand), einen AP-Die (Anwendungsprozessor) oder dergleichen umfassen. Die Package-Komponenten 28 können auch einen Speicher-Die, wie z.B. einen DRAM-Die (dynamischer Direktzugriffspeicher) oder einen SRAM-Die (statischer Direktzugriffspeicher), umfassen. Die Package-Komponenten 28 können auch System-on-Chip-Dies (SoC-Dies), Speicherstapel (wie z.B. HBM-Würfel, High-Bandwidth-Speicher), Packages oder dergleichen umfassen. Die Package-Komponenten 28 können einander gleich oder voneinander verschieden sein.
  • Obwohl zwei Package-Komponenten 28 als ein Beispiel dargestellt sind, kann eine Package-Komponente 28 oder mehr als zwei Package-Komponenten pro Package vorhanden sein. Es versteht sich, dass der Häusungsprozess auf der Wafer-Ebene oder der Die-Ebene durchgeführt werden kann. Wenn er auf der Wafer-Ebene durchgeführt wird, sind mehrere identische Gruppen von Package-Komponenten vorhanden, wobei jede Gruppe schematisch dargestellt ist, die über dem Träger 20 angeordnet sind, und die mehreren Gruppen von Package-Komponenten sind als ein Array angeordnet.
  • Gemäß einigen Ausführungsformbeispielen werden leitfähige Merkmale 30 als Abschnitte der Package-Komponenten 28 vorgeformt, wobei die leitfähigen Merkmale 30 mit den integrierten Schaltungsvorrichtungen, wie z.B. Transistoren (nicht dargestellt) in den Package-Komponenten 28 elektrisch gekoppelt werden. Die leitfähigen Merkmale 30 können Metallsäulen (wie z.B. Kupfersäulen), Metall-Pads, Mikro-Bumps oder dergleichen sein. Obwohl der Einfachheit halber ein leitfähiges Merkmal 30 für jede der Package-Komponenten 28 dargestellt ist, kann jede Package-Komponente 28 mehrere leitfähige Merkmale 30 umfassen. In der gesamten Beschreibung werden leitfähige Merkmale 30 als Metallsäulen bezeichnet, obwohl sie andere Typen von leitfähigen Merkmalen sein können.
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfassen die Package-Komponenten 28 obere dielektrische Schichten 32, die die Spalte zwischen benachbarten Metallsäulen 30 füllen. Die oberen dielektrischen Schichten 32 können Abschnitte umfassen, die zumindest einige Abschnitte der oberen Flächen der Metallsäulen 30 abdecken. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die oberen dielektrischen Schichten 32 aus einem Polymer ausgebildet, das PBO oder Polyimid sein kann. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden die dielektrischen Schichten 32 geätzt, um Öffnungen auszubilden, durch welche die Metallsäulen 30 freigelegt werden. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden zu diesem Zeitpunkt keine Öffnungen ausgebildet, um die Metallsäulen 30 freizulegen. Vielmehr werden die Metallsäulen 30 zu einem Zeitpunkt, nachdem ein Moldmaterial ausgebildet wurde, freigelegt.
  • Als Nächstes werden die Package-Komponenten 28 mithilfe eines Kapselungsmaterials 36 gekapselt, wie in 2 gezeigt. Der entsprechende Schritt ist als Schritt 504 in dem in 25 dargestellten Prozessablauf gezeigt. Das Kapselungsmaterial 36 füllt die Spalte zwischen benachbarten Package-Komponenten 28. Das Kapselungsmaterial 36 kann ein auf Epoxid (oder Harz) basierendes Material sein und es kann lichtempfindlich sein. Das Kapselungsmaterial 36 kann aus einem Trockenfilm ausgebildet werden, der als ein Film vorgeformt ist und dann auf der in 1 dargestellten Struktur laminiert wird. Der laminierte Film kann bei einer erhöhten Temperatur, zum Beispiel im Bereich zwischen ungefähr 25 Grad und ungefähr 150 Grad, gepresst werden. Der Trockenfilm kann aus einem Epoxid (oder Harz), das mit Polyethylen (PE) oder Polyethylenterephtalat (PET), das den Film auf beiden Seiten schützt, abgedeckt wird, oder dergleichen ausgebildet werden. Gemäß alternativen Ausführungsformen wird das Kapselungsmaterial 36 in einer fließfähigen Form verteilt und dann wird es (zum Beispiel mithilfe einer thermischen Härtung oder einer Ultraviolett-Härtung (UV-Härtung) gehärtet. Die obere Fläche des Kapselungsmaterials 36 befindet sich höher als die oberen Flächen der Package-Komponenten 28, wobei die Package-Komponenten 28 mit einer dünnen Schicht des Kapselungsmaterials 36 abgedeckt werden. Außerdem können typische Moldmaterialien, wie z.B. eine Moldmasse oder ein Underfill, Füllpartikeln, wie z.B. SiO2, Al2O3 oder Siliziumpartikeln, umfassen. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist das Kapselungsmaterial 36 frei von Füllpartikeln und das gesamte Kapselungsmaterial 36 kann aus einem homogenen Material ausgebildet werden. Indem das Kapselungsmaterial 36 frei von Füllpartikeln gestaltet wird, wird ermöglicht, dass Abschnitte des Kapselungsmaterials 36 direkt über den Package-Komponenten 28 sehr dünn sind, ohne dass die Isolationsfähigkeit geopfert wird.
  • 23 zeigt schematisch eine vergrößerte Ansicht eines Abschnitts der in 2 dargestellten Struktur. Aufgrund der Höhe der Package-Komponenten 28 kann die obere Fläche des Kapselungsmaterials 36 einen ersten Abschnitt direkt über der Package-Komponente 28 und einen zweiten Abschnitt, der sich nicht direkt über der Package-Komponente 28 befindet, umfassen. Der zweite Abschnitt umgibt den ersten Abschnitt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden des Kapselungsmaterials 36 keinen Planarisierungsprozess (wie z.B. einen chemisch-mechanischen Polierprozess (CMP) oder einen mechanischen Schleifprozess). Dementsprechend ist der erste Abschnitt der oberen Fläche des Kapselungsmaterials 36 höher als der zweite Abschnitt der oberen Fläche des Kapselungsmaterials 36, wobei ein glatter Übergang von dem ersten Abschnitt zu dem zweiten Abschnitt vorhanden ist. Der Höhenunterschied ΔH1 zwischen dem ersten Abschnitt und dem zweiten Abschnitt kann größer sein als ungefähr 2 µm und kann im Bereich zwischen ungefähr 4 µm und ungefähr 10 µm liegen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird ein Planarisierungsprozess durchgeführt, und daher ist die obere Fläche des Kapselungsmaterials 36 plan. Die Abschnitte des Kapselungsmaterials 36, die sich direkt über den Package-Komponenten 28 befinden, können auch eine Dicke T1 im Bereich zwischen ungefähr 10 µm und ungefähr 30 µm aufweisen.
  • Unter Bezugnahme auf 3 werden Öffnungen 38A und 38B im Kapselungsmaterial 36 ausgebildet. Der entsprechende Schritt ist als Schritt 506 in dem in 25 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung führen die Öffnungen 38A durch das Kapselungsmaterial 36 hindurch, so dass die dielektrische Schicht 24 freigelegt wird. Die Öffnungen 38B führen ebenfalls durch das Kapselungsmaterial 36 hindurch, so dass die Metallsäulen 30 freigelegt werden. Wenn die Metallsäulen 30 zu diesem Zeitpunkt weiterhin mit der dielektrischen Schicht 32 abgedeckt sind, wird die dielektrische Schicht 32 zum Beispiel in einem Ätzschritt strukturiert (der unter Verwendung des strukturierten Kapselungsmaterials 36 als der Ätzmaske durchgeführt werden kann), bis die Metallsäulen 30 enthüllt werden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird das Kapselungsmaterial 36 aus einem lichtempfindlichen Material ausgebildet und das Strukturieren des Kapselungsmaterials 36 kann mithilfe einer Belichtung mit Licht unter Verwendung einer fotolithografischen Maske (nicht dargestellt), die opake Abschnitte und transparente Abschnitte umfasst, und anschließendes Entwickeln des Kapselungsmaterials 36, erzielt werden, um die Öffnungen 38A und 38B auszubilden. Obwohl die Öffnungen 38A als diskrete Öffnungen in der in 3 dargestellten Querschnittsansicht gezeigt sind, können in einer Draufsicht auf die in 3 gezeigte Struktur die dargestellten Öffnungen 38A Abschnitte eines Öffnungsrings sein, der die Package-Komponenten 28 umgibt. Andererseits sind die Öffnungen 38B diskrete Öffnungen, wobei jede eine der Metallsäulen 30 freilegt.
  • 4 und 5 zeigen das Ausbilden von einem Dichtrings 40 und Umverteilungsleitungen (RDLs) 42. Der entsprechende Schritt ist als Schritt 512 in dem in 25 dargestellten Prozessablauf gezeigt. Unter Bezugnahme auf 4 wird eine Metallkeimschicht 39 abgeschieden. Der entsprechende Schritt ist als Schritt 508 in dem in 25 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Metallkeimschicht 39 eine Titanschicht und eine Kupferschicht über der Titanschicht. Gemäß einigen alternativen Ausführungsformen der vorliegenden Offenbarung umfasst die Metallkeimschicht 39 eine Kupferschicht, die das Kapselungsmaterial 36 physisch kontaktiert. Die Metallkeimschicht 39 ist ein konformer oder im Wesentlichen konformer Film (zum Beispiel mit einer Dickenschwankung von weniger als ungefähr 15 Prozent). Das Ausbilden der Metallkeimschicht 39 kann zum Beispiel eine physikalische Gasphasenabscheidung (PVD) umfassen.
  • Eine strukturierte Maske 41 wird über der Keimschicht 39 ausgebildet. Der entsprechende Schritt ist als Schritt 510 in dem in 25 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der strukturierten Maske 41 ein Verteilen und Strukturieren eines Fotolacks. Als Nächstes kann ein Plattierungsprozess durchgeführt werden und ein metallisches Material, wie z.B. Kupfer oder eine Kupferlegierung, wird plattiert. Nach dem Plattierungsprozess wird die strukturierte Maske 41 entfernt, und ein Flash-Ätzen wird durchgeführt, um die Abschnitte der Keimschicht 39, die sich vorhin direkt unter der strukturierten Maske 41 befanden, zu entfernen. Die resultierende Struktur ist in 5 dargestellt.
  • Die verbleibenden Abschnitte des plattierten metallischen Materials und die verbleibenden Abschnitte der Keimschicht 39 werden gemeinsam als RDLs 42 und Dichtring 40 bezeichnet. Die RDLs 42 befindet sich über dem Kapselungsmaterial 36. Der Dichtring 40 führt durch das Kapselungsmaterial 36 hindurch und kann sich von einer ersten Höhe, die höher als die oberen Flächen der Package-Komponenten 28 ist, zu einer zweiten Höhe, die sich niedriger oder auf gleicher Höhe mit den unteren Flächen der Package-Komponenten 28 befindet, erstrecken. Außerdem werden Verlängerungsabschnitte 43 des Dichtrings über dem Kapselungsmaterial 36 ausgebildet.
  • 24 zeigt eine vergrößerte Ansicht eines Abschnitts der in 5 dargestellten Struktur. Der Dichtring 40 (der sich in der Öffnung 38A, wie in 3, befindet) umfasst einen unteren Abschnitt an der Unterseite der Öffnung 38A und der untere Abschnitt weist eine Dicke T2 auf. Die RDLs 42 umfassen horizontale Abschnitte über dem Kapselungsmaterial 36, die eine Dicke T3 aufweisen. Das abgeschiedene metallische Material ist konform und daher ist die Dicke T2 nah an der Dicke T3. Zum Beispiel kann die Dicke T2 zwischen ungefähr 85 Prozent und 95 Prozent der Dicke T3 betragen. Außerdem umfasst der Dichtring 40 eine äußere untere Ecke 40A und eine innere untere Ecke 40B. Die äußere untere Ecke kann eine scharfe Ecke mit keiner wesentlichen Abrundung sein, während die innere Ecke 40B zum Beispiel abgerundet sein kann, wobei ein Radius R1 größer ist als ungefähr 50 Prozent der Dicke T2, und ein Verhältnis R1/T2 kann im Bereich zwischen ungefähr 0,5 und ungefähr 1,5 liegen.
  • Unter Bezugnahme auf 5 umfassen die RDLs 42 Metallleiterbahnenabschnitte über dem Kapselungsmaterial 36 und Durchkontaktierungsabschnitte, die sich in die Öffnungen 38B erstrecken (3), so dass die RDLs 42 mit den leitfähigen Merkmalen 30 elektrisch verbunden sind. Obwohl nicht dargestellt, können die Abschnitte der RDLs 42 direkt über den Öffnungen 38B aufgrund des konformen Profils der RDLs 42 Aussparungen aufweisen.
  • Unter Bezugnahme auf 6 wird eine dielektrische Schicht 44 ausgebildet. Der entsprechende Schritt ist als Schritt 514 in dem in 25 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung wird die dielektrische Schicht 44 aus einem Polymer, wie z.B. PBO, Polyimid oder dergleichen, ausgebildet. Gemäß alternativen Ausführungsformen wird die dielektrische Schicht 44 aus einem anorganischen Material, wie z.B. Siliziumnitrid, Siliziumoxid oder dergleichen, ausgebildet. Die Öffnungen 46 werden dann zum Beispiel mithilfe eines fotolithografischen Prozesses ausgebildet. Die Dichtringerweiterungsabschnitte 43 und die RDLs 42 werden zu den Öffnungen 46 freigelegt.
  • 24 zeigt auch eine vergrößerte Ansicht eines Abschnitts der dielektrischen Schicht 44. Aufgrund der Öffnungen 38A, wie in 5 dargestellt, weist die obere Fläche der dielektrischen Schicht 44 (24) eine Aussparung direkt über dem Dichtring 40 auf. Die Aussparung befindet sich direkt über einem Abschnitt der dielektrischen Schicht 44, die sich zwischen gegenüberliegenden Seitenwandabschnitten des Dichtrings 40 erstreckt, wobei sich die Seitenwandabschnitte auf gegenüberliegenden Seitenwänden der jeweiligen Öffnung 38A befinden. Die Aussparungstiefe D1 kann größer sein als ungefähr 30 Prozent der Dicke T3 und kann im Bereich zwischen ungefähr 30 Prozent und ungefähr 50 Prozent der Dicke T3 liegen.
  • Unter Bezugnahme auf 7 werden mehr Merkmale über der dielektrischen Schicht 44 ausgebildet, wobei die Merkmale dielektrische Schichten 50 und 54 und RDLs 48, 52 und 56 umfassen. Der entsprechende Schritt ist als Schritt 516 in dem in 25 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der RDLs 48 ein Abscheiden einer Metallkeimschicht (nicht dargestellt), ein Ausbilden und Strukturieren eines Fotolacks (nicht dargestellt) über der Metallkeimschicht und ein Plattieren eines Metallmaterials, wie z.B. Kupfer oder Aluminium über der Metallkeimschicht. Die Metallkeimschicht und das plattierte Material können aus demselben Material oder verschiedenen Materialien ausgebildet werden. Der plattierte Fotolack wird dann entfernt, worauf ein Ätzen der Abschnitte der Keimschicht folgt, die zuvor mit dem strukturierten Fotolack abgedeckt waren. Die Materialien und die Prozesse zum Ausbilden der RDLs 52 und 56 können jenen der RDLs 48 ähnlich sein. Die Materialien und die Prozesse zum Ausbilden der dielektrischen Schichten 50 und 54 können jenen der dielektrischen Schicht 44 ähnlich sein. Die Einzelheiten werden hier daher nicht wiederholt.
  • Eine integrierte passive Vorrichtung (IPD) 60 kann an die RDLs 56 gebondet werden, und elektrische Verbinder 58 werden gemäß einigen Ausführungsbeispielen ausgebildet. Der entsprechende Schritt ist als Schritt 518 in dem in 25 dargestellten Prozessablauf gezeigt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden lötfähige Metallisierungen UBMs (Under-Bump Metallurgies) nicht ausgebildet und die elektrischen Verbinder 58 werden direkt auf den RDLs 56 ausgebildet. Dies kann erzielt werden, wenn das jeweilige Package ein kostengünstiges Package ist und einige Merkmale (wie z.B. UBMs und die Durchkontaktierungen, die durch das Kapselungsmaterial 36 hindurchführen) daher ausgelassen werden, um Herstellungskosten zu reduzieren. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung werden UBMs (nicht dargestellt) zwischen den RDLs 56 und den elektrischen Verbindern 58 ausgebildet.
  • Das Ausbilden der elektrischen Verbinder 58 kann ein Anordnen von Lotkugeln auf den freigelegten Abschnitten der RDLs 56 und anschließendes Aufschmelzen der Lotkugeln umfassen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden der elektrischen Verbinder 58 ein Durchführen eines Plattierungsprozesses, um Lotschichten über den RDLs 56 auszubilden, und anschließendes Aufschmelzen der Lotschichten. Die elektrischen Verbinder 58 können auch Metallsäulen oder Metallsäulen und Lot-Kappen auf den Metallsäulen umfassen, die ebenfalls mithilfe eines Plattierens ausgebildet werden können. In der gesamten Beschreibung werden die Struktur, die die dielektrische Schicht 24 umfasst, und die darüberliegende Struktur in Kombination als das Package 100 bezeichnet, das ein Verbundwafer sein kann (und der nachstehend auch als Verbundwafer 100 bezeichnet wird), der mehrere Package-Komponenten 28 umfasst.
  • Als Nächstes wird das Package 100 vom Träger 20 debondet, indem zum Beispiel ein UV-Licht oder ein Laserstrahl auf die Löseschicht 22 projiziert wird, so dass sich die Löseschicht 22 unter der Wärme des UV-Lichtes oder des Laserstrahls zersetzt. Der entsprechende Schritt ist als Schritt 520 in dem in 25 dargestellten Prozessablauf gezeigt. Das resultierende Package 100 ist in 8 dargestellt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung verbleibt in dem resultierenden Package 100 die dielektrische Schicht 24 als ein unterer Teil des Package 100 und schützt den Dichtring 40. Als Nächstes wird ein Vereinzelungsprozess (Die-Sägen) durchgeführt, um den Verbund-Wafer 100 in einzelne Packages 100' zu trennen (9). Der entsprechende Schritt ist als Schritt 520 ebenfalls in dem in 25 dargestellten Prozessablauf gezeigt.
  • 9 stellt das Bonden einer Package-Komponente 320 an das Package 100' und somit das Ausbilden eines Package 322 dar. Der entsprechende Schritt ist als Schritt 522 in dem in 25 dargestellten Prozessablauf gezeigt. Das Bonden wird durch die Lötzinnbereiche 58 durchgeführt, die die RDLs 56 mit den Metall-Pads 324 in der Package-Komponente 320 verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Package-Komponente 320 ein Package-Substrat, einen Interposer, eine gedruckte Leiterplatte oder dergleichen.
  • Im Package 322 bilden einige Abschnitte der RDLs 48, 52 und 56 einen Dichtring 62 in den dielektrischen Schichten 44, 50 und 54, wobei jeder der entsprechenden Teile der RDLs 48, 52 und 56 einen vollständigen Ring in der Näher des Umfangs des Package 100' bildet. Der Dichtring 62 wird mit den Dichtringerweiterungsabschnitten 43 (die ebenfalls einen vollständigen Ring bilden) und dem Ring 40 verbunden, um einen Dichtring 64 auszubilden. Der Dichtring 64 erstreckt sich daher ganz von der oberen Fläche der dielektrischen Schicht 54, die die obere dielektrische Schicht im Package 100' darstellt, zu der unteren Fläche des Kapselungsmaterials 36. Dementsprechend werden die Package-Komponenten 28 auch vor einer schädlichen Substanz, wie z.B. Feuchtigkeit und Chemikalien, geschützt, die durch das Kapselungsmaterial 36 gelangen können, um die Package-Komponenten 28 zu zerstören.
  • Im Package 322 umfasst das Kapselungsmaterial 36 einen ersten Abschnitt auf derselben Höhe wie die Package-Komponenten 28 und einen zweiten Abschnitt, der höher ist als die Package-Komponenten 28. Der erste Abschnitt und der zweite Abschnitt sind die Abschnitte eines integrierten und durchgehenden Materials mit keiner erkennbaren Grenzfläche dazwischen. Außerdem ist keine Schleifmarkierung in der oberen Fläche des Kapselungsmaterials 36 vorhanden, da der erste Abschnitt und der zweite Abschnitt in einem selben Prozess ausgebildet wurden, und es wird keine Planarisierung zwischen dem Ausbilden des ersten Abschnitts und des zweiten Abschnitts durchgeführt.
  • 10 bis 21 zeigen die perspektivischen Ansichten und Querschnittsansichten von Zwischenstufen im Ausbilden eines Package gemäß einigen Ausführungsformen der vorliegenden Offenbarung. Diese Ausführungsformen sind den in 1 bis 9 gezeigten Ausführungsformen ähnlich, mit der Ausnahme, dass kein Dichtring in dem Kapselungsmaterial ausgebildet wird. Vielmehr werden Metallstifte in dem Kapselungsmaterial angeordnet. Wenn nicht anders angegeben, sind die Materialien und die Verfahren zum Ausbilden der Komponenten in diesen Ausführungsformen im Wesentlichen mit den gleichen Komponenten identisch, die mit gleichen Bezugszeichen in den in 1 bis 9 dargestellten Ausführungsformen gekennzeichnet sind. Die Einzelheiten hinsichtlich der Ausbildungsprozesse und der Materialien der Komponenten, die in 10 bis 21 dargestellt sind, können somit in der Besprechung der in 1 bis 9 dargestellten Ausführungsformen gefunden werden. Die in 10 bis 21 gezeigten Schritte sind ebenfalls schematisch im Prozessablauf 600 dargestellt, wie in 26 gezeigt.
  • Unter Bezugnahme auf 10 wird eine Schablone 66 bereitgestellt. Die Schablone 66 kann aus einem steifen Material, wie z.B. einem Metall (Edelstahl, Kupfer, Aluminium oder dergleichen) ausgebildet werden. Durchgangslöcher 68 werden in der Schablone 66 ausgebildet. Die Schablone 66 kann an einem Vakuumkopf (nicht dargestellt) angebracht werden, der ausgelegt ist, um Luft in der durch Pfeile gezeigte Richtung abzupumpen. Die Metallstifte 70 umfassen Stiftköpfe 70A und Stiftenden 70B. Es versteht sich, dass die Stiftköpfe 70A, Stiftenden 70B und die Durchgangslöcher 68 kreisförmige Formen oder andere Formen aufweisen können, die Quadrate, Sechsecke oder dergleichen umfassen, jedoch nicht darauf beschränkt sind. Die Stiftköpfe 70A weisen einen Durchmesser (oder eine seitliche Abmessung) auf, der größer ist als der Durchmesser der Durchgangslöcher 68, und die Stiftenden 70B weisen einen Durchmesser (oder eine seitliche Abmessung) auf, der kleiner ist als der Durchmesser der Durchgangslöcher 68. Wenn die Stiftenden 70B in die Durchgangslöcher 68 eingeführt werden, werden dementsprechend die Stiftköpfe blockiert. Unter Bezugnahme auf 11B liegt gemäß einigen Ausführungsformen der vorliegenden Offenbarung ein Durchmesser Dia1 des Stiftkopfs 70A im Bereich zwischen ungefähr 200 µm und ungefähr 250 µm, ein Durchmesser Dia2 des Stiftendes 70B liegt im Bereich zwischen ungefähr 150 µm und ungefähr 200 µm, und ein Durchmesser Dia3 des Durchgangslochs 68 liegt im Bereich zwischen ungefähr 180 µm und ungefähr 230 µm. Die Gesamthöhe H1 der Metallstifte 70 kann im Bereich von zwischen ungefähr 200 µm und ungefähr 250 µm liegen.
  • Unter Bezugnahme auf 11A werden die Metallstifte 70 in die Durchgangslöcher 68 eingeführt. Der entsprechende Schritt ist als Schritt 602 in dem in 26 dargestellten Prozessablauf gezeigt. Die Einführung kann zum Beispiel mithilfe einer Bestückung erzielt werden. Gemäß alternativen Ausführungsformen werden die Metallstifte 70 eingeführt, indem die Metallstifte 70 über der Schablone 66 ausgeschüttet werden und die Schablone 66 gerüttelt wird, so dass die Enden 70B in die Durchgangslöcher 68 hineinfallen. Nachdem die Stiftenden 70B in die Durchgangslöcher 68 eingeführt wurden, wird ein Absaugen bereitgestellt, wodurch die Metallstifte 70 auf der Schablone 66 durch das Vakuum befestigt werden. 11B zeigt eine Querschnittsansicht eines Abschnitts 71 in 11A.
  • Unter Bezugnahme auf 12 wird die Schablone 66 zusammen mit den darauf befestigten Stiften 70 umgedreht. Die Metallstifte 70 werden dann zum DAF 25 bewegt. Das Vakuum bewirkt, dass die Metallstifte 70 an der Schablone 66 halten. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung ist, wie in 12 dargestellt, der DAF 25 an der dielektrischen Schicht 24 angehaftet, die ferner auf dem Lösefilm 22 ausgebildet ist. Der Lösefilm 22 wird auf dem Träger 20 aufgeschichtet. Der Träger 20, der Lösefilm 22, die dielektrische Schicht 24 und der DAF 25 können eine runde Draufsichtsform aufweisen, auf der mehrere identische Packages ausgebildet werden können.
  • Die Metallstifte 70 werden an den DAF 25 gedrückt und an ihm angehaftet. Der entsprechende Schritt ist als Schritt 604 in dem in 26 dargestellten Prozessablauf gezeigt. Als Nächstes wird das Vakuum aufgehoben und die Schablone 66 wird wegbewegt. In einem anschließenden Schritt werden die Package-Komponenten 28 an dem DAF 25 angehaftet, wie in 13A dargestellt. Der entsprechende Schritt ist als Schritt 606 in dem in 26 dargestellten Prozessablauf gezeigt. 13A zeigt eine einzelne Package-Komponente 28, während in Wirklichkeit mehrere Package-Komponenten 28 und mehrere Metallstifte 70 auf dem DAF 25 angeordnet werden können, um mehrere identische Gruppen auszubilden, wobei jede der Gruppen eine oder mehrere Package-Komponenten 28 und mehrere Metallstifte 70 umfasst. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung weisen die Metallstifte 70 und die Package-Komponenten 28 ähnliche Höhen auf, wobei zum Beispiel ein Höhenunterschied kleiner ist als ungefähr 20 Prozent der Höhe der Metallstifte 70. 13B zeigt eine Querschnittsansicht der in 13A dargestellten Struktur.
  • Als Nächstes wird unter Bezugnahme auf 14A das Kapselungsmaterial 36 verteilt, um die Package-Komponenten 28 und die Metallstifte 70 abzudecken. Der entsprechende Schritt ist als Schritt 608 in dem in 26 dargestellten Prozessablauf gezeigt. Das Material und das Verfahren zum Verteilen des Kapselungsmaterials 36 können denen ähnlich sein, die unter Bezugnahme auf 2 besprochen werden, und werden hier daher nicht wiederholt. 14B zeigt eine perspektivische Ansicht der in 14A dargestellten Struktur.
  • 15A und 15B zeigen jeweils eine Querschnittsansicht bzw. eine perspektivische Ansicht im Ausbilden der Öffnungen 38B und 38C, durch welche die leitfähigen Merkmale 30 und die Metallstifte 70 freigelegt werden. Der entsprechende Schritt ist als Schritt 610 in dem in 26 dargestellten Prozessablauf gezeigt. Das Kapselungsmaterial 36 kann aus einem lichtempfindlichen Material ausgebildet werden und daher können die Öffnungen 38B und 38C durch Belichtung mit Licht (unter Verwendung einer fotolithografischen Maske) und einen Entwicklungsprozess ausgebildet werden.
  • 22 zeigt eine vergrößerte Ansicht eines Abschnitts der in 15A und 15B dargestellten Struktur. Aufgrund der Höhe der Metallstifte 70 umfasst die obere Fläche des Kapselungsmaterials 36 einen ersten Abschnitt direkt über dem Metallstift 70 und einen zweiten Abschnitt, der die Metallstifte 70 umgibt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Ausbilden des Kapselungsmaterials 36 keinen Planarisierungsprozess (wie z.B. einen CMP-Prozess oder einen mechanischen Schleifprozess). Dementsprechend ist die obere Fläche des ersten Abschnitts des Kapselungsmaterials 36 höher als die obere Fläche des zweiten Abschnitts des Kapselungsmaterials 36, wobei ein glatter Übergang von der oberen Fläche des ersten Abschnitts zu der oberen Fläche des zweiten Abschnitts vorhanden ist. Der Höhenunterschied ΔH2 zwischen den oberen Flächen des ersten Abschnitts und des zweiten Abschnitts ist größer sein als ungefähr 2 µm und kann im Bereich zwischen ungefähr 4 µm und ungefähr 5 µm liegen. Gemäß alternativen Ausführungsformen der vorliegenden Offenbarung wird ein Planarisierungsprozess durchgeführt, und daher ist die obere Fläche des Kapselungsmaterials plan. Der erste Abschnitt des Kapselungsmaterials 36 direkt über dem Metallstift 70 kann auch eine Dicke T4 im Bereich zwischen ungefähr 10 µm und ungefähr 30 µm aufweisen. Der Abstand S1 zwischen benachbarten Metallstiften 70 kann im Bereich von zwischen ungefähr 100 µm und ungefähr 150 µm liegen. Die Tiefe/Dicke D2 des Kapselungsmaterials 36 kann gemäß einigen Ausführungsbeispielen im Bereich zwischen ungefähr 160 nm und ungefähr 250 nm liegen.
  • 16 zeigt das Ausbilden der Metallkeimschicht 39, die eine Kupferschicht oder eine Titanschicht und eine Kupferschicht über der Titanschicht umfassen kann. Der entsprechende Schritt ist als Schritt 612 in dem in 26 dargestellten Prozessablauf gezeigt. Eine strukturierte Maske 41, die aus einem Fotolack ausgebildet werden kann, wird dann über der Metallkeimschicht 39 ausgebildet. Der entsprechende Schritt ist als Schritt 614 in dem in 26 dargestellten Prozessablauf gezeigt. Das Material und der Ausbildungsprozess zum Ausbilden der strukturierten Maske 41 können unter Bezugnahme auf 4 gefunden werden. Als Nächstes wird, wie in 17 dargestellt, ein Plattierungsprozess durchgeführt, um ein metallisches Material zu plattieren, worauf ein Entfernungsprozess zum Entfernen der strukturierten Maske 41 und ein Ätzprozess zum Entfernen der Abschnitte der Metallkeimschicht 39, die direkt unter der entfernten strukturierten Maske 41 liegen, folgen. Folglich werden die RDLs 42 und die Dichtringerweiterungsabschnitte 43 ausgebildet. Der entsprechende Schritt ist als Schritt 616 in dem in 26 dargestellten Prozessablauf gezeigt. Die RDLs 42 umfassen erste Abschnitte, die mit einigen der Metallstifte 70 verbunden sind, und zweite Abschnitte, die mit den Metallsäulen 30 verbunden sind. Die Dichtringabschnitte 43 bilden einen Ring, der den Bereich direkt über den Package-Komponenten 28 umgibt. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden einer oder mehrere der Metallstifte 70 zum Zweck der elektrischen Erdung mit den Dichtringabschnitten 43 verbunden.
  • 18 und 19 zeigen das Ausbilden der dielektrischen Schichten 44, 50 und 54 und der RDLs 48, 52 und 56. Der entsprechende Schritt ist als Schritte 618 und 620 in dem in 26 dargestellten Prozessablauf gezeigt. Die Ausbildungsprozesse und die jeweiligen Materialien werden in den Ausführungsformen unter Bezugnahme auf 6 und 7 besprochen und die Einzelheiten werden hier nicht wiederholt. Der Dichtring 62 wird derart ausgebildet, dass er die RDLs 48, 52 und 56 umgibt, und der Dichtring 62 umfasst die Erweiterungsabschnitte 43, die mit einem der Metallstifte 70 für eine elektrische Erdung im fertigen Package elektrisch verbunden sind. Eine IPD 60 kann an die RDLs 56 gebondet werden. Der entsprechende Schritt ist als Schritt 622 in dem in 26 dargestellten Prozessablauf gezeigt. Die elektrischen Verbinder 58 werden auf den RDLs 56 ausgebildet. Ein Verbundwafer 100, der die dielektrische Schicht 24 und die darüberliegende Struktur umfasst, wird auf diese Weise ausgebildet.
  • In einem anschließenden Schritt wird der Verbundwafer 100 vom Träger 20 zum Beispiel durch Zersetzen der LTHC 22 mithilfe eines Laserstrahl- oder UV-Lichts debondet. Der entsprechende Schritt ist als Schritt 624 in dem in 26 dargestellten Prozessablauf gezeigt. Der resultierende Verbundwafer 100 wird dann in mehrere Packages 100' vereinzelt, und 20 zeigt eines der resultierenden Packages 100'. Der entsprechende Schritt ist als Schritt 624 ebenfalls in dem in 26 dargestellten Prozessablauf gezeigt. Die Metallstifte 70 werden dann durch Entfernen einiger Abschnitte der dielektrischen Schicht 24 und des DAF 25 zum Beispiel durch Laserbohren freigelegt, wodurch die Öffnungen 72 ausgebildet werden. Durch derartiges Gestalten der Stiftköpfe 70A, dass sie größer sind als die Stiftenden 70B, wird die Prozesstoleranz des Laserbohrens vergrößert.
  • 21 zeigt auch das Bonden eines Package-Komponente 320 an das Package 100'. Der entsprechende Schritt ist als Schritt 626 in dem in 26 dargestellten Prozessablauf gezeigt. Das Bonden wird durch die Lötzinnbereiche 302 durchgeführt, die die Metallstifte 70 mit den Metall-Pads 304 im Package 300 verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst das Package 300 ein Package-Substrat (nicht separat dargestellt) und einen Vorrichtungs-Die(s) (nicht separat dargestellt), die Speicher-Dies, wie z.B. SRAM-Dies, DRAM-Dies oder dergleichen, sein können.
  • 21 zeigt das Bonden einer das Package 100', wodurch eine Package-on-Package-Struktur/Package 326 ausgebildet wird. Das Bonden wird durch die Lötzinnbereiche 58 durchgeführt, die die RDLs 56 mit den Metall-Pads 324 in der Package-Komponente 320 verbinden. Gemäß einigen Ausführungsformen der vorliegenden Offenbarung umfasst die Package-Komponente 320 ein Package-Substrat, einen Interposer, eine gedruckte Leiterplatte oder dergleichen
  • Gemäß einigen Ausführungsformen der vorliegenden Offenbarung werden der Dichtring 64, wie in 9 dargestellt, und die Metallstifte 70, wie in 21 dargestellt, in ein selbes Package 100' integriert. Der jeweilige Ausbildungsprozess des Package ist dem in 10 bis 21 dargestellten Prozess ähnlich, mit der Ausnahme , dass in dem in 15A und 15B dargestellten Schritt, die Durchgangsöffnungen 38A (ähnlich jenen, die in 3 gezeigt sind) zum Ausbilden des Dichtrings 40 gleichzeitig ausgebildet werden, wenn die Öffnungen 38B und 38C in 15A und 15B ausgebildet werden.
  • In vorstehend dargestellten Ausführungsbeispielen werden einige Beispielprozesse und Merkmale gemäß einigen Ausführungsformen der vorliegenden Offenbarung besprochen. Andere Merkmale und Prozesse können ebenfalls aufgenommen werden. Zum Beispiel können Teststrukturen aufgenommen werden, um den Verifizierungstest der 3D-Häusung oder der 3DIC-Vorrichtungen zu unterstützen. Die Teststrukturen können zum Beispiel Testpads umfassen, die in einer Umverteilungsschicht oder auf einem Substrat ausgebildet sind, was das Testen der 3D-Häusung oder 3DIC, die Verwendung von Nadeln und/oder Probecards und dergleichen ermöglicht. Das Verifizierungstesten kann an Zwischenstrukturen sowie der fertigen Struktur durchgeführt werden. Außerdem können die hier offenbarten Strukturen und Verfahren in Verbindung mit Testmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen fehlerfreien Chips (Known Good Dies) Dies aufnehmen, um die Ausbeute zu erhöhen und Kosten zu senken.
  • Die Ausführungsformen der vorliegenden Offenbarung weisen einige vorteilhafte Merkmale auf. Durch Verteilen eines Kapselungsmaterials, um Vorrichtungs-Dies und/oder Metallstifte abzudecken, wirkt das Kapselungsmaterial sowohl als das Kapselungsmaterial als auch die dielektrische Schicht, die die Vorrichtungs-Dies abdeckt. Die Herstellungskosten werden auf diese Weise reduziert, da die ansonsten zwei Ausbildungsprozesse zu einem Prozess vereinigt werden. Außerdem wird der Planarisierungsprozess, der ansonsten an dem Moldmaterial durchgeführt wird, übersprungen, wodurch die Herstellungskosten weiter reduziert werden. Der Dichtring kann derart ausgebildet werden, dass er sich in das Kapselungsmaterial erstreckt, was zur Verbesserung der Isolation der Vorrichtungs-Dies vor schädlichen Substanzen führt. Metallstifte können verwendet werden, um Durchkontaktierungen, die durch eine Plattierung ausgebildet werden, zu ersetzen, was ebenfalls die Herstellungskosten reduziert.
  • Die Erfindung betrifft ein Verfahren, umfassend ein Kapseln einer Package-Komponente in einem Kapselungsmaterial, wobei das Kapselungsmaterial einen Abschnitt direkt über der Package-Komponente umfasst. Der Abschnitt des Kapselungsmaterials wird strukturiert, um eine Öffnung auszubilden, die ein leitfähiges Merkmal in der Package-Komponente freilegt. Eine Umverteilungsleitung erstreckt sich in die Öffnung, um mit dem leitfähigen Merkmal verbunden zu werden. Ein elektrischer Verbinder wird über dem leitfähigen Merkmal ausgebildet und elektrisch mit ihm gekoppelt. Das Verfahren nach Anspruch 1 umfasst ferner: Strukturieren eines zweiten Abschnitts des Kapselungsmaterials, um eine Durchgangsöffnung auszubilden, die durch das Kapselungsmaterial hindurchführt, wobei sich die Durchgangsöffnung zu einer Höhe erstreckt, die mindestens koplanar mit einer unteren Fläche der Package-Komponente ist; und Füllen der Durchgangsöffnung, um einen Dichtring in dem Kapselungsmaterial auszubilden. In einer Ausführungsform umfasst der Dichtring gegenüberliegende Abschnitte auf gegenüberliegenden Seitenwänden des Kapselungsmaterials, und das Verfahren umfasst ferner ein Verteilen einer dielektrischen Schicht, wobei sich ein Abschnitt der dielektrischen Schicht zwischen den gegenüberliegenden Abschnitten des Dichtrings erstreckt. In einer Ausführungsform ist der Dichtring ein vollständiger Ring, der die Package-Komponente umgibt. In einer Ausführungsform umfasst das Verfahren ferner einen zusätzlichen Dichtring über dem Kapselungsmaterial, wobei der Dichtring und der zusätzliche Dichtring miteinander verbunden sind, um einen integrierten Dichtring zu bilden. In einer Ausführungsform umfasst das Verfahren ferner: Kapseln mehrerer Metallstifte in dem Kapselungsmaterial, wobei das Kapselungsmaterial zweite Abschnitte direkt über den Metallstiften umfasst, und wobei, wenn der erste Abschnitt des Kapselungsmaterials strukturiert wird, der zweite Abschnitt des Kapselungsmaterials gleichzeitig strukturiert wird, um eine Aussparung auszubilden, die die mehreren Metallstifte freilegt. In einer Ausführungsform umfasst das Verfahren ferner ein Vorformen der mehreren Metallstifte; Anbringen der mehreren Metallstifte, die ausgebildet wurden, an einem Haftfilm; und Anbringen der Package-Komponente an dem Haftfilm. In einer Ausführungsform wird keine Planarisierung an dem Kapselungsmaterial durchgeführt, und zu einem Zeitpunkt, zu dem die Umverteilungsleitung ausgebildet wird, weist der erste Abschnitt des Kapselungsmaterials eine erste obere Fläche auf, und ein zweiter Abschnitt des Kapselungsmaterials, der die Package-Komponente umgibt, weist eine zweite obere Fläche auf, die niedriger ist als die erste obere Fläche. In einer Ausführungsform ist das Kapselungsmaterial frei von Füllpartikeln darin.
  • Die Erfindung betrifft ferner ein Verfahren umfassend: Anbringen eines Vorrichtungs-Die an einer Basisschicht; Kapseln des Vorrichtungs-Die in einem Kapselungsmaterial, wobei das Kapselungsmaterial einen ersten Abschnitt direkt über dem Vorrichtungs-Die und einen zweiten Abschnitt, der den ersten Abschnitt umgibt, umfasst; Strukturieren des ersten Abschnitts des Kapselungsmaterials, um eine erste Öffnung auszubilden, die ein leitfähiges Merkmal in dem Vorrichtungs-Die freilegt; Strukturieren des zweiten Abschnitts des Kapselungsmaterials, um eine zweite Öffnung auszubilden, die die Basisschicht freilegt; Ausbilden einer Umverteilungsleitung, die sich in die erste Öffnung erstreckt; und Ausbilden eines Dichtrings, der sich in die zweite Öffnung erstreckt. In einer Ausführungsform werden der erste Abschnitt und der zweite Abschnitt des Kapselungsmaterials gleichzeitig strukturiert. In einer Ausführungsform wird das Kapselungsmaterial aus einem lichtempfindlichen Material ausgebildet, und das Strukturieren des ersten Abschnitts und das Strukturieren des zweiten Abschnitts des Kapselungsmaterials umfasst ein Belichten mit Licht und ein Entwickeln. In einer Ausführungsform erstreckt sich der Dichtring von einer ersten Höhe, die höher ist als eine obere Fläche des Vorrichtungs-Die, zu einer zweiten Höhe, die niedriger ist als eine untere Fläche des Vorrichtungs-Die. In einer Ausführungsform umgibt der Dichtring vollständig den Vorrichtungs-Die. In einer Ausführungsform weist, in einer Querschnittsansicht des Dichtrings, der Dichtring eine U-Form, und das Verfahren umfasst ferner ein Ausbilden einer dielektrischen Schicht über dem Kapselungsmaterial, wobei sich die dielektrische Schicht in die U-Form erstreckt.
  • Die Erfindung betrifft ferner ein Package aufweisend: einen Vorrichtungs-Die; ein Kapselungsmaterial, das den Vorrichtungs-Die darin kapselt, wobei das Kapselungsmaterial umfasst: einen ersten Abschnitt direkt über dem Vorrichtungs-Die, wobei der erste Abschnitt eine erste obere Fläche aufweist; und einen zweiten Abschnitt, der den Vorrichtungs-Die umgibt, wobei der zweite Abschnitt eine zweite obere Fläche aufweist, die niedriger ist als die erste obere Fläche; einen Dichtring in dem Kapselungsmaterial; und eine erste Umverteilungsleitung und eine zweite Umverteilungsleitung, die Abschnitte über dem Kapselungsmaterial umfassen, wobei die erste Umverteilungsleitung und die zweite Umverteilungsleitung jeweils mit dem Vorrichtungs-Die bzw. dem Dichtring verbunden sind. Package, wobei der Dichtring durch das Kapselungsmaterial hindurchführt, und sich von einer ersten Höhe, die höher ist als eine obere Fläche des Vorrichtungs-Die, zu einer zweiten Höhe, die niedriger ist als eine untere Fläche des Vorrichtungs-Die erstreckt. In einer Ausführungsform umfasst der Dichtring gegenüberliegende Abschnitte, die das Kapselungsmaterial kontaktieren, und das Package umfasst ferner ein dielektrisches Material, das sich zwischen den gegenüberliegenden Abschnitten des Dichtrings erstreckt. In einer Ausführungsform ist die erste Fläche durchgehend und glatt mit der zweiten Fläche verbunden. In einer Ausführungsform ist der Dichtring ein vollständiger Ring ohne eine Unterbrechung in einer Draufsicht auf das Package.
  • Bezugszeichenliste
    • 20
    Träger
    22
    Löseschicht
    24
    dielektrische-Schicht
    25
    DAF
    26
    DAF
    28
    Package-Komponenten
    30
    leitfähige Merkmale bzw. Metallsäulen
    32
    obere dielektrische Schichten
    36
    Kapselungsmaterial
    38A
    Öffnungen in 36 zu 24
    38B
    Öffnungen in 36 zu 30
    38C
    Öffnungen in 36 zu 70
    39
    Metallkeimschicht
    40
    Dichtring
    40A
    äußere untere Ecke von40-
    405
    innere untere Ecke von 40
    41
    strukturierte Maske
    42
    Umverteilungsleitungen (RDL)
    43
    Verlängerungsabschnitte bzw. Dichtringerweiterungsabschnitte des 40
    44
    dielektrische Schicht
    46
    Öffnungen
    48, 52, 56
    RDLs
    50, 54
    dielektrische Schichten
    58
    elektrische Verbinder bzw. Lötzinnbereiche
    60
    integrierte passive Vorrichtung (IPD)
    62
    Dichtring der 48, 52, 56
    64
    Dichtring aus 62 und 40, 43
    66
    Schablone
    68
    Durchgangslöcher in 66
    70
    Metallstifte
    70A
    Stiftköpfe
    708
    Stiftenden
    72
    Öffnungen durch 24, 25
    100
    Package bzw. Verbundwafer
    100'
    einzelne Packages
    320
    Package-Komponente
    322
    Package mit 100' und 320
    326
    Package mit 100' und 320
    324
    Metall-Pads in 320
    500
    Prozessablauf
    502 bis 522
    Schritte von 500
    600
    Prozessablauf
    602 bis 626
    Schritte von 500

Claims (19)

  1. Verfahren, umfassend: Kapseln einer Package-Komponente (28) in einem Kapselungsmaterial (36), wobei das Kapselungsmaterial (36) einen ersten Abschnitt direkt über der Package-Komponente (28) umfasst, Strukturieren des ersten Abschnitts des Kapselungsmaterials (36), um eine Öffnung (38B) auszubilden, die ein leitfähiges Merkmal (30) in der Package-Komponente (28) freilegt, Ausbilden einer Umverteilungsleitung (42), die sich in die Öffnung (38B) erstreckt, um mit dem leitfähigen Merkmal (30) verbunden zu werden, und Ausbilden eines elektrischen Verbinders (58) über dem leitfähigen Merkmal (30) und elektrisches Koppeln mit diesem, Strukturieren eines zweiten Abschnitts des Kapselungsmaterials (36), um eine Durchgangsöffnung (38A) auszubilden, die durch das Kapselungsmaterial (36) hindurchführt, wobei sich die Durchgangsöffnung (38A) zu einer Höhe erstreckt, die mindestens koplanar mit einer unteren Fläche der Package-Komponente (28) ist; und Füllen der Durchgangsöffnung (38A), um einen Dichtring (40) in dem Kapselungsmaterial (36) auszubilden.
  2. Verfahren nach Anspruch 1, wobei der Dichtring (40) gegenüberliegende Abschnitte auf gegenüberliegenden Seitenwänden des Kapselungsmaterials (36) umfasst, und das Verfahren ferner ein Verteilen einer dielektrischen Schicht (30) umfasst, wobei sich ein Abschnitt der dielektrischen Schicht (30) zwischen den gegenüberliegenden Abschnitten des Dichtrings (40) erstreckt.
  3. Verfahren nach Anspruch 2, wobei der Dichtring (40) ein vollständiger Dichtring ist, der die Package-Komponente (28) umgibt.
  4. Verfahren nach einem der vorhergehenden Ansprüche 2 oder 3, das ferner einen zusätzlichen Dichtring (43) über dem Kapselungsmaterial (36) umfasst, wobei der Dichtring (40) und der zusätzliche Dichtring (43) miteinander verbunden sind, um einen integrierten Dichtring (64) zu bilden.
  5. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Kapseln mehrerer Metallstifte (70) in dem Kapselungsmaterial (36), wobei das Kapselungsmaterial (36) zweite Abschnitte direkt über den Metallstiften (70) umfasst, und wobei, wenn der erste Abschnitt des Kapselungsmaterials (36) strukturiert wird, der zweite Abschnitt des Kapselungsmaterials (36) gleichzeitig strukturiert wird, um eine Aussparung auszubilden, die die mehreren Metallstifte (70) freilegt.
  6. Verfahren nach Anspruch 5, ferner umfassend: Vorformen der mehreren Metallstifte (70), Anbringen der mehreren Metallstifte (70), die ausgebildet wurden, an einem Haftfilm (26), und Anbringen der Package-Komponente (36) an dem Haftfilm (26).
  7. Verfahren nach einem der vorhergehenden Ansprüche, wobei keine Planarisierung an dem Kapselungsmaterial (36) durchgeführt wird, und zu einem Zeitpunkt, zu dem die Umverteilungsleitung (42) ausgebildet wird, der erste Abschnitt des Kapselungsmaterials (36) eine erste obere Fläche aufweist, und ein zweiter Abschnitt des Kapselungsmaterials (36), der die Package-Komponente (28) umgibt, eine zweite obere Fläche aufweist, die niedriger ist als die erste obere Fläche.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Kapselungsmaterial (36) frei von Füllpartikeln darin ist.
  9. Verfahren, umfassend: Anbringen eines Vorrichtungs-Die (28) an einer Basisschicht (24), Kapseln des Vorrichtungs-Die (28) in einem Kapselungsmaterial (36) wobei das Kapselungsmaterial (36) einen ersten Abschnitt direkt über dem Vorrichtungs-Die (28) und einen zweiten Abschnitt, der den ersten Abschnitt umgibt, umfasst, Strukturieren des ersten Abschnitts des Kapselungsmaterials (36), um eine erste Öffnung (38B) auszubilden, die ein leitfähiges Merkmal (30) in dem Vorrichtungs-Die (28) freilegt, Strukturieren des zweiten Abschnitts des Kapselungsmaterials (36), um eine zweite Öffnung (38A) auszubilden, die die Basisschicht (24) freilegt, Ausbilden einer Umverteilungsleitung (42), die sich in die erste Öffnung (38B) erstreckt, und Ausbilden eines Dichtrings (40), der sich in die zweite Öffnung (38A) erstreckt.
  10. Verfahren nach Anspruch 9, wobei der erste Abschnitt und der zweite Abschnitt des Kapselungsmaterials (36) gleichzeitig strukturiert werden.
  11. Verfahren nach Anspruch 9 oder 10, wobei das Kapselungsmaterial (36) aus einem lichtempfindlichen Material ausgebildet wird, und das Strukturieren des ersten Abschnitts und das Strukturieren des zweiten Abschnitts des Kapselungsmaterials (36) ein Belichten mit Licht und ein Entwickeln umfasst.
  12. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 11, wobei sich der Dichtring (40) von einer ersten Höhe, die höher ist als eine obere Fläche des Vorrichtungs-Die (28), zu einer zweiten Höhe, die niedriger ist als eine untere Fläche des Vorrichtungs-Die (28), erstreckt.
  13. Verfahren nach einem der vorhergehenden Ansprüche 9 bis 12, wobei der Dichtring (40) den Vorrichtungs-Die (28) vollständig umgibt.
  14. Verfahren nach einem der vorhergehenden Ansprüche 10 bis 13, wobei in einer Querschnittsansicht des Dichtrings (40) der Dichtring eine U-Form aufweist, und das Verfahren ferner ein Ausbilden einer dielektrischen Schicht (32) über dem Kapselungsmaterial (36) umfasst, wobei sich die dielektrische Schicht (32) in die U-Form erstreckt.
  15. Package, umfassend: einen Vorrichtungs-Die (28), ein Kapselungsmaterial (36), das den Vorrichtungs-Die (28) darin kapselt, wobei das Kapselungsmaterial (36) umfasst: einen ersten Abschnitt direkt über dem Vorrichtungs-Die (28), wobei der erste Abschnitt eine erste obere Fläche aufweist, und einen zweiten Abschnitt, der den Vorrichtungs-Die (28) umgibt, wobei der zweite Abschnitt eine zweite obere Fläche aufweist, die niedriger ist als die erste obere Fläche, einen Dichtring (40) in dem Kapselungsmaterial (36), und eine erste Umverteilungsleitung (42) und eine zweite Umverteilungsleitung (42), die Abschnitte über dem Kapselungsmaterial (36) umfassen, wobei die erste Umverteilungsleitung (42) und die zweite Umverteilungsleitung (42) jeweils mit dem Vorrichtungs-Die (28) bzw. dem Dichtring (40) verbunden sind.
  16. Package nach Anspruch 15, wobei der Dichtring (40) durch das Kapselungsmaterial (36) hindurchführt, und sich von einer ersten Höhe, die höher ist als eine obere Fläche des Vorrichtungs-Die (28), zu einer zweiten Höhe, die niedriger ist als eine untere Fläche des Vorrichtungs-Die (28), erstreckt.
  17. Package nach Anspruch 16, wobei der Dichtring (40) gegenüberliegende Abschnitte umfasst, die das Kapselungsmaterial (36) kontaktieren, und das Package ferner ein dielektrisches Material (30) umfasst, das sich zwischen den gegenüberliegenden Abschnitten des Dichtrings (40) erstreckt.
  18. Package nach einem der vorhergehenden Ansprüche 15 bis 17, wobei die erste obere Fläche durchgehend und glatt mit der zweiten oberen Fläche verbunden ist.
  19. Package nach einem der vorhergehenden Ansprüche 15 bis 18, wobei der Dichtring (40) in einer Draufsicht auf das Package ein vollständiger Ring ohne eine Unterbrechung ist.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10283461B1 (en) * 2017-11-22 2019-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Info structure and method forming same
US11289426B2 (en) * 2018-06-15 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11322421B2 (en) * 2020-07-09 2022-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of forming the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130087914A1 (en) 2011-10-05 2013-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package and method of manufacturing the same
US20170221819A1 (en) 2016-01-29 2017-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wireless Charging Package with Chip Integrated in Coil Center
US20170323853A1 (en) 2016-05-05 2017-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
DE102018108409A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltkreis-packages und verfahren zu deren herstellung

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100909322B1 (ko) 2007-07-02 2009-07-24 주식회사 네패스 초박형 반도체 패키지 및 그 제조방법
US8674518B2 (en) 2011-01-03 2014-03-18 Shu-Ming Chang Chip package and method for forming the same
US8816507B2 (en) 2012-07-26 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Package-on-Package structures having buffer dams and method for forming the same
US8933551B2 (en) 2013-03-08 2015-01-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3D-packages and methods for forming the same
WO2015138359A1 (en) 2014-03-10 2015-09-17 Deca Technologies Inc. Semiconductor device and method comprising thickened redistribution layers
US9847317B2 (en) 2014-07-08 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of packaging semiconductor devices and packaged semiconductor devices
US9502270B2 (en) * 2014-07-08 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device packages, packaging methods, and packaged semiconductor devices
US10032704B2 (en) 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
US10446522B2 (en) 2015-04-16 2019-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming multiple conductive features in semiconductor devices in a same formation process
US10727082B2 (en) * 2015-08-28 2020-07-28 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method thereof
US9904776B2 (en) 2016-02-10 2018-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Fingerprint sensor pixel array and methods of forming same
KR101811945B1 (ko) 2016-03-28 2017-12-22 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이를 제조하는 방법
US9922895B2 (en) * 2016-05-05 2018-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Package with tilted interface between device die and encapsulating material
US10283461B1 (en) * 2017-11-22 2019-05-07 Taiwan Semiconductor Manufacturing Company, Ltd. Info structure and method forming same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130087914A1 (en) 2011-10-05 2013-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level chip scale package and method of manufacturing the same
US20170221819A1 (en) 2016-01-29 2017-08-03 Taiwan Semiconductor Manufacturing Company, Ltd. Wireless Charging Package with Chip Integrated in Coil Center
US20170323853A1 (en) 2016-05-05 2017-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated fan-out package and method of fabricating the same
DE102018108409A1 (de) 2017-06-30 2019-01-03 Taiwan Semiconductor Manufacturing Co., Ltd. Integrierte schaltkreis-packages und verfahren zu deren herstellung

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