DE102018108409A1 - Integrierte schaltkreis-packages und verfahren zu deren herstellung - Google Patents

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    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/32—Additional lead-in metallisation on a device or substrate, e.g. additional pads or pad portions, lines in the scribe line, sacrificed conductors
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
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    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
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    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/24225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/24226—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the HDI interconnect connecting to the same level of the item at which the semiconductor or solid-state body is mounted, e.g. the item being planar
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

Es werden ein integriertes Schaltkreis-Package und ein Verfahren zu dessen Herstellung bereitgestellt. Ein Verfahren umfasst das Befestigen einer ersten Seite eines integrierten Schaltkreis-Dies an einem Träger. Über und um den integrierten Schaltkreis-Die wird ein Verkapselungsmaterial abgeschieden. Das Verkapselungsmaterial wird so strukturiert, dass eine erste Öffnung, die seitlich von dem integrierten Schaltkreis-Die beabstandet ist, und eine zweite Öffnung über dem integrierten Schaltkreis-Die entstehen. Die erste Öffnung verläuft durch das Verkapselungsmaterial. Die zweite Öffnung legt eine zweite Seite des integrierten Schaltkreis-Dies frei. Die erste Seite des integrierten Schaltkreis-Dies liegt seiner zweiten Seite gegenüber. Ein leitfähiges Material wird gleichzeitig in der ersten Öffnung und der zweiten Öffnung abgeschieden.

Description

  • Prioritätsanspruch und Querverweis
  • Diese Anmeldung beansprucht die Priorität der am 30. Juni 2017 eingereichten vorläufigen US-Patentanmeldung mit dem Aktenzeichen 62/527.668 und dem Titel „Integrated Circuit Packages and Methods of Forming Same“ („Integrierte Schaltkreis-Packages und Verfahren zu deren Herstellung“), die durch Bezugnahme aufgenommen ist.
  • Hintergrund der Erfindung
  • Halbleiter-Bauelemente kommen in verschiedenen elektronischen Anwendungsgebieten zum Einsatz, wie etwa Personal Computern, Mobiltelefonen, digitalen Kameras und anderen elektronischen Geräten. Halbleiter-Bauelemente werden normalerweise dadurch hergestellt, dass isolierende oder dielektrische Schichten, leitfähige Schichten und Schichten aus halbleitfähigen Materialien nacheinander über einem Halbleitersubstrat abgeschieden werden und die verschiedenen Materialschichten durch Lithografie strukturiert werden, um Schaltkreiskomponenten und -elemente auf dem Substrat herzustellen. Auf einem einzigen Halbleiterwafer werden typischerweise Dutzende oder Hunderte von integrierten Schaltkreisen hergestellt. Die einzelnen Dies werden durch Zersägen der integrierten Schaltkreise entlang von Ritzgräben vereinzelt. Die einzelnen Dies werden dann getrennt, in Mehrchip-Modulen oder mit anderen Packaging-Verfahren packtiert oder verkappt (packaged).
  • Die Halbleiter-Branche hat ein rasches Wachstum auf Grund von ständigen Verbesserungen bei der Integrationsdichte verschiedener elektronischer Komponenten (z. B. Transistoren, Dioden, Widerstände, Kondensatoren usw.) erfahren. Größtenteils ist diese Verbesserung der Integrationsdichte auf wiederholte Reduzierungen der kleinsten Strukturbreite (z. B. Verkleinerung des Halbleiter-Prozessknotens zu einem Sub-20-nm-Knoten) zurückzuführen, wodurch mehr Komponenten auf einer gegebenen Fläche integriert werden können. Da die Forderung nach Verkleinerung, höherer Geschwindigkeit und größerer Bandbreite sowie niedrigerem Stromverbrauch und kürzerer Verzögerungszeit in letzter Zeit stärker geworden ist, ist ein Bedarf an kreativeren Packaging-Verfahren für kleinere Halbleiter-Dies entstanden.
  • Mit dem weiteren Fortschritt der Halbleiter-Technologien sind gestapelte Halbleiter-Bauelemente, z. B. dreidimensionale integrierte Schaltkreise (3DICs), als eine effektive Alternative entstanden, um die physische Größe von Halbleiter-Bauelementen weiter zu verringern. Bei einem gestapelten Halbleiter-Bauelement werden aktive Schaltkreise, wie etwa Logik-, Speicher-, Prozessor-Schaltkreise und dergleichen, auf unterschiedlichen Halbleiterwafern hergestellt. Es können zwei oder mehr Halbleiterwafer aufeinander angeordnet oder gestapelt werden, um den Formfaktor des HalbleiterBauelements weiteren zu verringern. Package-on-Package(PoP)-Bauelemente sind eine Art von 3DICs, bei denen Dies verkappt werden und dann zusammen mit einem oder mehreren anderen verkappten Dies verkappt werden. Chip-on-Package(CoP)-Bauelemente sind eine weitere Art von 3DICs, bei denen Dies verkappt werden und dann zusammen mit einem oder mehreren anderen Dies verkappt werden.
  • Figurenliste
  • Aspekte der vorliegenden Erfindung lassen sich am besten anhand der nachstehenden detaillierten Beschreibung in Verbindung mit den beigefügten Zeichnungen verstehen. Es ist zu beachten, dass entsprechend der üblichen Praxis in der Branche verschiedene Elemente nicht maßstabsgetreu gezeichnet sind. Vielmehr können der Übersichtlichkeit der Erörterung halber die Abmessungen der verschiedenen Elemente beliebig vergrößert oder verkleinert sein.
    • Die 1 bis 8 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Dies gemäß einigen Ausführungsformen.
    • Die 9 bis 16 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen.
    • Die 17 und 18 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen.
    • Die 19 und 20 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen.
    • 21 ist ein Ablaufdiagramm, das ein Verfahren zur Herstellung eines integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen zeigt.
  • Detaillierte Beschreibung
  • Die nachstehende Beschreibung liefert viele verschiedene Ausführungsformen oder Beispiele zum Implementieren verschiedener Merkmale der vorliegenden Erfindung. Nachstehend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Erfindung zu vereinfachen. Diese sind natürlich lediglich Beispiele und sollen nicht beschränkend sein. Zum Beispiel kann die Herstellung eines ersten Elements über oder auf einem zweiten Element in der nachstehenden Beschreibung Ausführungsformen umfassen, bei denen das erste und das zweite Element in direktem Kontakt hergestellt werden, und sie kann auch Ausführungsformen umfassen, bei denen zusätzliche Elemente zwischen dem ersten und dem zweiten Element so hergestellt werden können, dass das erste und das zweite Element nicht in direktem Kontakt sind. Darüber hinaus können in der vorliegenden Erfindung Bezugszahlen und/oder -buchstaben in den verschiedenen Beispielen wiederholt werden. Diese Wiederholung dient der Einfachheit und Übersichtlichkeit und schreibt an sich keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • Darüber hinaus können hier räumlich relative Begriffe, wie etwa „darunter befindlich“, „unter“, „untere(r)“/„unteres“, „darüber befindlich“, „obere(r)“/„oberes“ und dergleichen, zur einfachen Beschreibung der Beziehung eines Elements oder einer Struktur zu einem oder mehreren anderen Elementen oder Strukturen verwendet werden, die in den Figuren dargestellt sind. Die räumlich relativen Begriffe sollen zusätzlich zu der in den Figuren dargestellten Orientierung andere Orientierungen des in Gebrauch oder in Betrieb befindlichen Bauelements umfassen. Das Bauelement kann anders ausgerichtet werden (um 90 Grad gedreht oder in einer anderen Orientierung), und die räumlich relativen Deskriptoren, die hier verwendet werden, können ebenso entsprechend interpretiert werden.
  • Es werden Ausführungsformen in einem bestimmten Zusammenhang beschrieben, und zwar für ein integriertes Schaltkreis-Package, wie etwa ein integriertes Fanout(InFo)-Package und ein PoP-Package, das ein InFo-Package umfasst. Weitere Ausführungsformen können jedoch auch für andere elektrisch verbundene Komponenten verwendet werden, unter anderem für Package-on-Package-Baugruppen, Die-Die-Baugruppen, Wafer-Wafer-Baugruppen, Die-Substrat-Baugruppen, bei der Montage von Packages, bei der Bearbeitung von Substraten, Interposern oder dergleichen, oder beim Montieren von Eingangskomponenten, Leiterplatten, Dies oder anderen Komponenten oder zum Verbinden von Packaging- oder Montagekombinationen jeder Art von integrierten Schaltkreisen oder von elektrischen Komponenten. Verschiedene Ausführungsformen, die hier beschrieben werden, ermöglichen die Herstellung von Verkapselungsmaterial-Durchkontaktierungen und Umverteilungsleitungen eines integrierten Schaltkreis-Packages in dem gleichen Prozessschritt, sodass die Anzahl von Prozessschritten für die Herstellung des integrierten Schaltkreis-Packages verringert werden kann und die Herstellungskosten gesenkt werden können.
  • Die 1 bis 8 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Dies gemäß einigen Ausführungsformen. In 1 ist ein Teil eines Werkstücks 100 gezeigt, das Die-Bereiche 101 hat, die durch Ritzgräben 103 (die auch als Vereinzelungslinien oder Vereinzelungsstraßen bezeichnet werden) getrennt sind. Wie später näher dargelegt wird, wird das Werkstück 100 entlang den Ritzgräben 103 in einzelne integriertes Schaltkreis-Dies (wie etwa integrierte Schaltkreis-Dies 801, die in 8 gezeigt sind) zertrennt. Bei einigen Ausführungsformen weist das Werkstück 100 ein Substrat 105; ein oder mehrere aktive und/oder passive Bauelemente 107 auf dem Substrat 105; und eine oder mehrere Metallisierungsschichten 109 über dem Substrat 105 und dem einen oder den mehreren aktiven und/oder passiven Bauelementen 107 auf. Bei einigen Ausführungsformen kann das Substrat 105 aus Silizium bestehen, aber es kann auch aus anderen Elementen der Gruppe III, der Gruppe IV und/oder der Gruppe V bestehen, wie etwa Silizium, Germanium, Gallium, Arsen und Kombinationen davon. Das Substrat 105 kann außerdem in der Form eines Silizium-auf-Isolator(SOI)-Substrats vorliegen. Das SOI-Substrat kann eine Schicht aus einem Halbleitermaterial (z. B. Silizium, Germanium oder dergleichen) aufweisen, die über einer auf einem Siliziumsubstrat hergestellten Isolierschicht (z. B. vergrabenes Oxid oder dergleichen) hergestellt ist. Darüber hinaus sind andere Substrate, die verwendet werden können, mehrschichtige Substrate, Gradient-Substrate, Hybridorientierungssubstrate, Kombinationen davon oder dergleichen.
  • Bei einigen Ausführungsformen können das eine oder die mehreren aktiven und/oder passiven Bauelemente 107 verschiedene NMOS-Bauelemente (NMOS: n-Metall-Oxid-Halbleiter) und/oder PMOS-Bauelemente (PMOS: p-Metall-Oxid-Halbleiter) umfassen, wie etwa Transistoren, Kondensatoren, Widerstände, Dioden, Fotodioden, Sicherungen oder dergleichen.
  • Die eine oder die mehreren Metallisierungsschichten 109 können eine ILD-Schicht (Zwischenschichtdielektrikum-Schicht) und mehrere IMD-Schichten (Zwischenmetalldielektrikum-Schichten) umfassen, die über dem Substrat 105 und dem einen oder den mehreren aktiven und/oder passiven Bauelementen 107 hergestellt sind. Die ILD/IMDs können zum Beispiel aus einem dielektrischen Low-k-Material, wie etwa Phosphorsilicatglas (PSG), Borphosphorsilicatglas (BPSG), FSG, SiOxCy, Aufschleuderglas, Aufschleuderpolymeren, Silizium-Kohlenstoff-Material, Verbindungen daraus, Verbundstoffen daraus, Kombinationen davon oder dergleichen, mit einem auf dem Fachgebiet bekannten Verfahren hergestellt werden, wie etwa Schleuderbeschichtung, chemische Aufdampfung (CVD), plasmaunterstützte chemische Aufdampfung (PECVD) oder dergleichen, oder einer Kombination davon. Bei einigen Ausführungsformen können Verbindungsstrukturen zum Beispiel mit einem Single-Damascene-Prozess, einem Dual-Damascene-Prozess, einer Kombination davon oder dergleichen in der ILD / den IMDs hergestellt werden. Bei einigen Ausführungsformen können die Verbindungsstrukturen Kupfer, eine Kupferlegierung, Silber, Gold, Wolfram, Tantal, Aluminium, eine Kombination davon oder dergleichen aufweisen. Bei einigen Ausführungsformen können die Verbindungsstrukturen elektrische Verbindungen zwischen dem einen oder den mehreren aktiven und/oder passiven Bauelementen 107 bereitstellen, die auf dem Substrat 105 hergestellt sind.
  • Bei einigen Ausführungsformen werden Kontaktpads 111 über der einen oder den mehreren Metallisierungsschichten 109 hergestellt. Die Kontaktpads 111 können über die eine oder die mehreren Metallisierungsschichten 109 mit dem einen oder den mehreren aktiven und/oder passiven Bauelementen 107 elektrisch verbunden werden. Bei einigen Ausführungsformen können die Kontaktpads 111 ein leitfähiges Material aufweisen, wie etwa Aluminium, Kupfer, Wolfram, Silber, Gold oder dergleichen, oder eine Kombination davon. Bei einigen Ausführungsformen kann ein leitfähiges Material über der einen oder den mehreren Metallisierungsschichten 109 zum Beispiel durch physikalische Aufdampfung (PVD), Atomlagenabscheidung (ALD), elektrochemische Plattierung, stromlose Plattierung oder dergleichen oder eine Kombination davon abgeschieden werden. Anschließend wird das leitfähige Material strukturiert, um die Kontaktpads 111 herzustellen. Bei einigen Ausführungsformen kann das leitfähige Material mit fotolithografischen Verfahren strukturiert werden. Im Allgemeinen umfassen fotolithografische Verfahren das Abscheiden eines Fotoresistmaterials (nicht dargestellt), das anschließend bestrahlt (belichtet) und entwickelt wird, um einen Teil des Fotoresistmaterials zu entfernen. Das verbliebene Fotoresistmaterial schützt das darunter befindliche Material, wie etwa das leitfähige Material der Kontaktpads 111, vor späteren Bearbeitungsschritten, wie etwa Ätzung. Ein geeigneter Ätzprozess, wie etwa reaktive Ionenätzung (RIE) oder ein anderer Trockenätzprozess, eine isotrope oder anisotrope Nassätzung, oder ein anderer geeigneter Ätz- oder Strukturierungsprozess kann für das leitfähige Material verwendet werden, um freiliegende Teile des leitfähigen Materials zu entfernen und die Kontaktpads 111 herzustellen. Bei einigen Ausführungsformen, bei denen das leitfähige Material Aluminium ist, kann das leitfähige Material zum Beispiel unter Verwendung eines Gemisches aus 80 % Phosphorsäure, 5 % Salpetersäure, 5 % Essigsäure und 10 % vollentsalztem Wasser geätzt werden. Anschließend kann das Fotoresistmaterial zum Beispiel mit einem Ablösungsprozess und einem nachfolgenden Nassreinigungsprozess entfernt werden.
  • Bleiben wir bei 1. Über dem Substrat 105 und den Kontaktpads 111 wird eine Passivierungsschicht 113 hergestellt. Bei einigen Ausführungsformen kann die Passivierungsschicht 113 eine oder mehrere Schichten aus nicht fotostrukturierbaren dielektrischen Materialen, wie etwa Siliziumnitrid, Siliziumoxid, Phosphorsilicatglas (PSG), Borsilicatglas (BSG), Borphosphorsilicatglas (BPSG), einer Kombination davon oder dergleichen, umfassen, und sie kann durch CVD, PVD, ALD, Schleuderbeschichtung, eine Kombination davon oder dergleichen hergestellt werden. Bei anderen Ausführungsformen kann die Passivierungsschicht 113 eine oder mehrere Schichten aus fotostrukturierbaren Isoliermaterialien, wie etwa Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), einer Kombination davon oder dergleichen, umfassen, und sie kann durch Schleuderbeschichtung oder dergleichen hergestellt werden. Diese fotostrukturierbaren dielektrischen Materialien können mit ähnlichen fotolithografischen Verfahren wie bei einem Fotoresistmaterial strukturiert werden.
  • In der Passivierungsschicht 113 werden Öffnungen 115 erzeugt, um Teile der Kontaktpads 111 freizulegen. Bei einigen Ausführungsformen, bei denen die Passivierungsschicht 113 ein nicht fotostrukturierbares dielektrisches Material aufweist, kann die Passivierungsschicht 113 mit geeigneten fotolithografischen und Ätzverfahren strukturiert werden. Bei einigen Ausführungsformen wird ein Fotoresistmaterial (nicht dargestellt) über der Passivierungsschicht 113 abgeschieden. Das Fotoresistmaterial wird anschließend bestrahlt (belichtet) und entwickelt, um einen Teil des Fotoresistmaterials zu entfernen. Anschließend werden die belichteten Teile der Passivierungsschicht 113 zum Beispiel mit einem geeigneten Ätzprozess entfernt, um die Öffnungen 115 zu erzeugen. Bei einigen Ausführungsformen kann die Passivierungsschicht 113, wenn sie aus Siliziumoxid besteht, zum Beispiel unter Verwendung von gepufferter Fluorwasserstoffsäure (HF) geätzt werden. Bei anderen Ausführungsformen kann die Passivierungsschicht 113, wenn sie aus Siliziumnitrid besteht, zum Beispiel unter Verwendung von heißer Phosphorsäure (H3PO4) geätzt werden.
  • In 2 wird eine Pufferschicht 201 über der Passivierungsschicht 113 und den Kontaktpads 111 hergestellt. Bei einigen Ausführungsformen kann die Pufferschicht 201 eine oder mehrere Schichten aus fotostrukturierbaren dielektrischen Materialen, wie etwa Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), einer Kombination davon oder dergleichen, umfassen, und sie kann durch Schleuderbeschichtung oder dergleichen hergestellt werden. Bei einigen Ausführungsformen wird die Pufferschicht 201 strukturiert, um Öffnungen 203 zu erzeugen und die Kontaktpads 111 freizulegen. Bei einigen Ausführungsformen können die Öffnungen 203 mit geeigneten fotolithografischen Verfahren erzeugt werden, um die Pufferschicht 201 zu belichten. Die Pufferschicht 201 wird nach der Belichtung entwickelt und/oder gehärtet.
  • In 3 wird eine Seed-Schicht 301 durch Schutzabscheidung über der Pufferschicht 201 und in den Öffnungen 203 abgeschieden. Die Seed-Schicht 301 kann eine oder mehrere Schichten aus Kupfer, Titan, Nickel, Gold, Mangan, einer Kombination davon oder dergleichen umfassen und kann durch ALD, PVD, Sputtern, eine Kombination davon oder dergleichen hergestellt werden. Bei einigen Ausführungsformen weist die Seed-Schicht 301 eine Schicht aus Kupfer auf, die über einer Schicht aus Titan hergestellt ist.
  • In 4 wird über der Seed-Schicht 301 eine strukturierte Maske 401 hergestellt. Bei einigen Ausführungsformen weist die strukturierte Maske 401 ein Fotoresistmaterial oder ein fotostrukturierbares Material auf. Bei einigen Ausführungsformen wird ein Material für die strukturierte Maske 401 abgeschieden, bestrahlt (belichtet) und entwickelt, um Teile des Materials zu entfernen und Öffnungen 403 zu erzeugen, sodass die strukturierte Maske 401 entsteht. Bei der dargestellten Ausführungsform legen die Öffnungen 403 Teile der Seed-Schicht 301 frei, die über den Kontaktpads 111 in den Öffnungen 203 hergestellt sind. Wie später näher dargelegt wird, werden leitfähige Säulen (wie etwa leitfähige Säulen 501, die in 5 gezeigt sind) in den Öffnungen 403 hergestellt, um elektrische Verbindungen zu den Kontaktpads 111 herzustellen.
  • In 5 werden die leitfähigen Säulen 501 in kombinierten Öffnungen hergestellt, die aus den Öffnungen 403 und 203 (siehe 4) bestehen. Bei einigen Ausführungsformen werden die kombinierten Öffnungen mit einem leitfähigen Material, wie etwa Kupfer, Wolfram, Aluminium, Silber, Gold, einer Kombination davon oder dergleichen, durch elektrochemische Plattierung, stromlose Plattierung, ALD, PVD, eine Kombination davon oder dergleichen gefüllt, um die leitfähigen Säulen 501 herzustellen. Bei einigen Ausführungsformen füllen die leitfähigen Säulen 501 die kombinierten Öffnungen teilweise, und die übrigen Teile der kombinierten Öffnungen werden mit einem Lotmaterial gefüllt, um Lotschichten 503 über den leitfähigen Säulen 501 herzustellen. Bei einigen Ausführungsformen können die Lotmaterialien Lote auf Blei-Basis, wie etwa PbSn-Zusammensetzungen; bleifreie Lote, die InSb, Zusammensetzungen aus Zinn, Silber und Kupfer („SAC“) umfassen; und andere eutektische Materialien sein, die einen gemeinsamen Schmelzpunkt haben und leitfähige Lotverbindungen in elektrischen Anwendungen bilden. Als bleifreie Lote können SAC-Lote mit veränderlichen Zusammensetzungen verwendet werden, wie zum Beispiel SAC 105 (Sn 98,5 %, Ag 1,0 %, Cu 0,5 %), SAC 305 und SAC 405. Bleifreie Lote umfassen außerdem SnCu-Verbindungen ohne Verwendung von Silber (Ag) und SnAg-Verbindungen ohne Verwendung von Kupfer (Cu). Bei einigen Ausführungsformen können die Lotschichten 503 durch Verdampfung, elektrochemische Plattierung, stromlose Plattierung, Drucken, Lotübertragung, eine Kombination davon oder dergleichen hergestellt werden.
  • In 6 wird nach dem Herstellen der leitfähigen Säulen 501 und der Lotschichten 503 die strukturierte Maske 401 (siehe 5) entfernt. Bei einigen Ausführungsformen kann die strukturierte Maske 401, die ein Fotoresistmaterial aufweist, zum Beispiel mit einem Ablöseverfahren und einer nachfolgenden Nassreinigung entfernt werden. Anschließend werden die freigelegten Teile der Seed-Schicht 301 zum Beispiel mit einem geeigneten Ätzverfahren entfernt. Bei einer Ausführungsform, bei der die Seed-Schicht 301 eine Kupferschicht aufweist, die über einer Titanschicht hergestellt ist, kann die Seed-Schicht 301 zum Beispiel unter Verwendung eines Gemisches aus FeCl3, HCl, und H2O (zum Ätzen von Kupfer) und eines Gemisches aus H2O2, HF und H2O (zum Ätzen von Titan) geätzt werden.
  • In 7 wird eine Schutzschicht 701 über den und um die leitfähigen Säulen 501 und entsprechenden Lotschichten 503 hergestellt. Bei einigen Ausführungsformen kann die Schutzschicht 701 eine oder mehrere Schichten aus fotostrukturierbaren Isoliermaterialien, wie etwa Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), einer Kombination davon oder dergleichen, umfassen, und sie kann durch Schleuderbeschichtung oder dergleichen hergestellt werden. Bei einigen Ausführungsformen können die einzelnen Die-Bereiche 101 vor der Herstellung der Schutzschicht 701 geprüft werden, um erwiesenermaßen gute Dies für die weitere Bearbeitung zu identifizieren.
  • Weiterhin kann es in 7 bei einigen Ausführungsformen zweckmäßig sein, das Substrat 105 rückzuschleifen, um zum Beispiel die Dicke des Werkstücks 100 und die Dicken von später hergestellten integrierten Schaltkreis-Dies zu reduzieren. Bei diesen Ausführungsformen wird ein Dünnungsprozess durchgeführt, bei dem ein Band 703, wie etwa ein Rückschleifband, an einer Oberseite der Schutzschicht 701 angebracht wird und die Rückseite des Substrats 105 durch Schleifen, Ätzen, einen CMP-Prozess, eine Kombination davon oder dergleichen gedünnt wird. Bei einigen Ausführungsformen schützt das Band 703 das Werkstück 100 vor einer Verunreinigung, die durch Schleifflüssigkeiten und/oder Schmutz verursacht wird.
  • In 8 wird bei einigen Ausführungsformen nach der Beendigung des vorstehend beschriebenen Dünnungsprozesses das Band 703 entfernt, und die Schutzschicht 701 wird mit einem CMP-Prozess, einem Schleifprozess, einem Ätzprozess, einer Kombination davon oder dergleichen planarisiert. Bei einigen Ausführungsformen wird der Planarisierungsprozess so lange durchgeführt, bis die leitfähigen Säulen 501 freiliegen. Bei einigen Ausführungsformen können bei dem Planarisierungsprozess auch die Lotschichten 503 (siehe 7) über den leitfähigen Säulen 501 entfernt werden. Bei einigen Ausführungsformen sind Oberseiten der leitfähigen Säulen 501 im Wesentlichen koplanar mit einer Oberseite der Schutzschicht 701.
  • Bleiben wir bei 8. Bei einigen Ausführungsformen wird nach der Beendigung des vorstehend beschriebenen Planarisierungsprozesses das Werkstück 100 zu einzelnen Dies 801 vereinzelt. Bei einigen Ausführungsformen kann das Werkstück 100 unter Verwendung eines Klebstoffs 805 an einem Rahmen 803 befestigt werden, um das Werkstück 100 für einen nachfolgenden Vereinzelungsprozess vorzubereiten. Bei einigen Ausführungsformen kann der Rahmen 803 ein Schichtrahmen oder ein geeigneter Träger sein, der eine mechanische Unterstützung für nachfolgende Schritte, wie etwa Vereinzelung, bietet. Der Klebstoff 805 kann eine Die-Befestigungsschicht, eine Vereinzelungsschicht oder ein geeigneter Klebstoff, Epoxidharz, Ultraviolett-Klebstoff (der sein Haftvermögen verliert, wenn er mit UV-Strahlung bestrahlt wird) oder dergleichen sein und kann durch Abscheidung, Schleuderbeschichtung, Drucken, Laminierung oder dergleichen hergestellt werden. Bei einigen Ausführungsformen kann der Klebstoff 805 eine Mehrschichtstruktur haben und kann eine Ablöseschicht (nicht dargestellt) umfassen. Die Ablöseschicht kann das sichere Entfernen der einzelnen integrierten Dies 801 von dem Rahmen 803 nach der Beendigung des Vereinzelungsprozesses unterstützen. Bei einigen Ausführungsformen kann die Ablöseschicht eine UV-Ablöseschicht sein, deren Haftfestigkeit nach dem Bestrahlen mit UV-Strahlung wesentlich geringer ist. Bei anderen Ausführungsformen kann die Ablöseschicht eine thermische Ablöseschicht sein, deren Haftfestigkeit nach dem Behandeln mit einer geeigneten Wärmequelle wesentlich geringer ist. Bei einigen Ausführungsformen kann das Werkstück 100 zum Beispiel durch Zersägen, Laser-Ablation, eine Kombination davon oder dergleichen in einzelne Dies 801 vereinzelt werden.
  • Wie in 8 gezeigt ist, weist jeder integrierte Schaltkreis-Die 801 eine einzelne Passivierungsschicht (wie etwa die Passivierungsschicht 113), eine einzelne Pufferschicht (wie etwa die Pufferschicht 201), zwei Kontaktpads (wie etwa die Kontaktpads 111), zwei leitfähige Säulen (wie etwa die leitfähigen Säulen 501) und eine einzelne Schutzschicht (wie etwa die Schutzschicht 701) auf. Ein Fachmann dürfte erkennen, dass die Anzahlen von Passivierungsschichten, Pufferschichten, Kontaktpads, leitfähigen Säulen und Schutzschichten nur der Erläuterung dienen und den Schutzumfang der vorliegenden Erfindung nicht beschränken. Bei anderen Ausführungsformen kann jeder integrierte Schaltkreis-Die 801 entsprechende Anzahlen von Passivierungsschichten, Pufferschichten, Kontaktpads, leitfähigen Säulen und Schutzschichten in Abhängigkeit von den Entwurfsanforderungen an die integrierten Schaltkreis-Dies 801 aufweisen.
  • Die 9 bis 16 sind Schnittansichten verschiedener Bearbeitungsschritte bei der Herstellung von integrierten Schaltkreis-Packages unter Verwendung der in den 1 bis 8 hergestellten integrierten Schaltkreis-Dies 801, gemäß einigen Ausführungsformen. Kommen wir zunächst zu 9. Bei einigen Ausführungsformen wird zu Beginn der Herstellung von integrierten Schaltkreis-Packages eine Ablöseschicht 903 über einem Träger 901 hergestellt, und über der Ablöseschicht 903 wird eine Isolierschicht 905 hergestellt. Bei einigen Ausführungsformen kann der Träger 901 aus Quarz, Glas oder dergleichen bestehen, und er stellt eine mechanische Unterstützung für nachfolgende Schritte bereit. Bei einigen Ausführungsformen kann die Ablöseschicht 903 ein LTHC-Material (LTHC: Licht-Wärme-Umwandlung), einen UV-Klebstoff, eine Polymerschicht oder dergleichen umfassen, und sie kann durch Schleuderbeschichtung, Drucken, Laminierung oder dergleichen hergestellt werden. Bei einigen Ausführungsformen, bei denen die Ablöseschicht 903 aus einem LTHC-Material besteht, verliert die Ablöseschicht 903 teilweise oder vollständig ihre Haftfestigkeit, wenn sie belichtet wird, und der Träger 901 kann problemlos von einer Rückseite einer später hergestellten Struktur entfernt werden. Bei einigen Ausführungsformen kann die Isolierschicht 905 mit ähnlichen Materialien und Verfahren wie für die Pufferschicht 201 hergestellt werden, die vorstehend unter Bezugnahme auf 2 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt.
  • Weiterhin werden in 9 die integrierten Schaltkreis-Dies 801 unter Verwendung von Haftschichten 907 an der Isolierschicht 905 befestigt. Bei einigen Ausführungsformen werden die integrierten Schaltkreis-Dies 801 zum Beispiel mit einem Pick-und-Place-Gerät auf der Isolierschicht 905 platziert. Bei anderen Ausführungsformen können die integrierten Schaltkreis-Dies 801 manuell oder mit einem anderen geeigneten Verfahren auf der Isolierschicht 905 platziert werden. Bei einigen Ausführungsformen kann die Haftschicht 907 ein LTHC-Material, einen UV-Klebstoff, eine Die-Befestigungsschicht oder dergleichen umfassen, und sie kann durch Schleuderbeschichtung, Drucken, Laminierung oder dergleichen hergestellt werden.
  • In 10 wird ein Verkapselungsmaterial 1001 über der Isolierschicht 905 sowie über den und um die integrierten Schaltkreis-Dies 801 abgeschieden. Bei einigen Ausführungsformen kann das Verkapselungsmaterial 1001 eine oder mehrere Schichten aus fotostrukturierbaren Isoliermaterialien, wie etwa Polybenzoxazol (PBO), Polyimid (PI), Benzocyclobuten (BCB), einer Kombination davon oder dergleichen umfassen, und es kann durch Schleuderbeschichtung oder dergleichen hergestellt werden. Bei einigen Ausführungsformen wird das Verkapselungsmaterial 1001 strukturiert, um Öffnungen 1003 und 1005 in dem Verkapselungsmaterial 1001 zu erzeugen. Bei einigen Ausführungsformen können die Öffnungen 1003 und 1005 mit geeigneten fotolithografischen Verfahren erzeugt werden, um das Verkapselungsmaterial 1001 zu belichten. Das Verkapselungsmaterial 1001 wird nach der Belichtung entwickelt und/oder gehärtet. Bei einigen Ausführungsformen verlaufen die Öffnungen 1003 durch das Verkapselungsmaterial 1001 und sie legen die Isolierschicht 905 frei. Bei einigen Ausführungsformen legen die Öffnungen 1005 die leitfähigen Säulen 501 der integrierten Schaltkreis-Dies 801 frei. Wie später näher dargelegt wird, werden in den Öffnungen 1003 Verkapselungsmaterial-Durchkontaktierungen hergestellt, und in den Öffnungen 1005 werden Umverteilungsschicht-Durchkontaktierungen hergestellt (siehe 13).
  • In 11 wird eine Seed-Schicht 1101 über dem Verkapselungsmaterial 1001 und in den Öffnungen 1003 und 1005 hergestellt. Bei einigen Ausführungsformen kann die Seed-Schicht 1101 mit ähnlichen Materialien und Verfahren wie für die Seed-Schicht 301 hergestellt werden, die vorstehend unter Bezugnahme auf 3 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen kann die Seed-Schicht 1101 eine Dicke von etwa 500 Å bis etwa 1 µm haben. Bei einigen Ausführungsformen kann die Seed-Schicht 1101 eine Schicht aus Kupfer aufweisen, die über einer Schicht aus Titan hergestellt ist. Bei einigen Ausführungsformen kann die Schicht aus Titan eine Dicke von etwa 100 Å bis etwa 1000 Å haben. Bei einigen Ausführungsformen kann die Schicht aus Kupfer eine Dicke von etwa 300 Å bis etwa 9000 Å haben.
  • In 12 wird eine strukturierte Maske 1201, die Öffnungen hat, über dem Verkapselungsmaterial 1001 hergestellt. Bei einigen Ausführungsformen kann die strukturierte Maske 1201 mit ähnlichen Materialien und Verfahren wie für die strukturierte Maske 401 hergestellt werden, die vorstehend unter Bezugnahme auf 4 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Anschließend wird ein leitfähiges Material 1203 durch die Öffnungen in der strukturierten Maske 1201 abgeschieden. Bei einigen Ausführungsformen kann das leitfähige Material 1203 Kupfer, Wolfram, Aluminium, Silber, Gold, eine Kombination davon oder dergleichen sein, und es kann durch elektrochemische Plattierung, stromlose Plattierung, ALD, PVD, eine Kombination davon oder dergleichen abgeschieden werden. Bei einigen Ausführungsformen kann das leitfähige Material 1203 die Öffnungen 1005 (siehe 11) vollständig füllen. Bei einigen Ausführungsformen kann das leitfähige Material 1203 die Öffnungen 1003 teilweise füllen. Bei einigen Ausführungsformen wird das leitfähige Material 1203 nicht konform in den Öffnungen 1003 abgeschieden, sodass ein Dicke T1 des leitfähigen Materials 1203, das auf Unterseiten der Öffnungen 1003 abgeschieden wird, größer als eine Dicke T2 des leitfähigen Materials 1203 ist, das auf Seitenwänden der Öffnungen 1003 abgeschieden wird. Bei einigen Ausführungsformen beträgt die Dicke T2 etwa 2 µm bis etwa 10 µm. Bei einigen Ausführungsformen beträgt die Dicke T1 etwa 12 µm bis etwa 60 µm. Bei einigen Ausführungsformen können Unterseiten von nicht gefüllten Teilen der Öffnungen 1003 unter der Oberseite der integrierten Schaltkreis-Dies 801 liegen. Bei einigen Ausführungsformen können die Unterseiten von nicht gefüllten Teilen der Öffnungen 1003 über der Oberseite der integrierten Schaltkreis-Dies 801 liegen. Bei einigen Ausführungsformen können die Unterseiten von nicht gefüllten Teilen der Öffnungen 1003 auf gleicher Höhe mit der Oberseite der integrierten Schaltkreis-Dies 801 liegen.
  • In 13 wird nach der Abscheidung des leitfähigen Materials 1203 die strukturierte Maske 1201 (siehe 12) entfernt. Bei einigen Ausführungsformen kann die strukturierte Maske 1201 mit ähnlichen Verfahren wie für die strukturierte Maske 401 entfernt werden, die vorstehend unter Bezugnahme auf 6 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Anschließend werden freigelegte Teile der Seed-Schicht 1101 entfernt. Bei einigen Ausführungsformen können die freigelegten Teile der Seed-Schicht 1101 mit ähnlichen Verfahren wie für die freigelegten Teile der Seed-Schicht 301 entfernt werden, die vorstehend unter Bezugnahme auf 6 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen können Teile der Seed-Schicht 1101 und des leitfähigen Materials 1203, die sich in den Öffnungen 1003 unter einer Oberseite der integrierten Schaltkreis-Dies 801 befinden, als leitfähige Durchkontaktierungen 1301 oder leitfähige Verkapselungsmaterial-Durchkontaktierungen 1301 bezeichnet werden. Bei einigen Ausführungsformen können Teile der Seed-Schicht 1101 und des leitfähigen Materials 1203, die sich über der Oberseite der integrierten Schaltkreis-Dies 801 befinden, als Umverteilungsschicht (RDL) 1303 bezeichnet werden. Durch Herstellen der leitfähigen Durchkontaktierungen 1301 und der RDL 1301 in dem gleichen Prozessschritt wird die Anzahl von Prozessschritten zur Herstellung eines resultierenden Packages verringert und die Herstellungskosten werden gesenkt. Wie später näher dargelegt wird, werden Verbindungselemente (wie etwa Verbindungselemente 1603, die in 16 gezeigt sind) in Kontakt mit Unterseiten der leitfähigen Durchkontaktierungen 1301 hergestellt. Bei einigen Ausführungsformen, bei denen das leitfähige Material 1203 konform in den Öffnungen 1003 abgeschieden wird, kann eine Dicke des leitfähigen Materials 1203 an den Unterseiten der Öffnungen 1003 kleiner als die Solldicke sein, sodass das gesamte leitfähige Material 1203, das sich auf den Unterseiten der Öffnungen 1003 befindet, durch eine intermetallische Verbindung (IMC), die auf Grenzflächen zwischen den leitfähigen Durchkontaktierungen 1301 und den Verbindungselementen entsteht, aufgezehrt werden kann, sodass die Wahrscheinlichkeit einer Rissbildung an den Grenzflächen zwischen den leitfähigen Durchkontaktierungen 1301 und den Verbindungselementen steigen kann. Andererseits kann durch vollständiges Füllen der Öffnungen 1003 mit dem leitfähigen Material 1203 zum Erzielen der Solldicke an den Unterseiten der Öffnungen 1003 eine Abscheidungsdauer (wie zum Beispiel eine Plattierungsdauer) für das leitfähige Material 1203 länger als gewünscht sein, sodass die Herstellungskosten steigen können und der Stundenausstoß von Wafern sinken kann. Durch nicht-konformes Herstellen der leitfähigen Durchkontaktierungen 1301 mit der Dicke T1 an den Unterseiten der Öffnungen 1003, wie vorstehend dargelegt worden ist, kann das leitfähige Material 1203 nicht durch die IMC aufgezehrt werden, die an den Grenzflächen zwischen den leitfähigen Durchkontaktierungen 1301 und den Verbindungselementen entsteht, und die Abscheidungsdauer für das leitfähige Material 1203 kann verkürzt werden. Daher kann die Gefahr der Rissbildung an den Grenzflächen zwischen den leitfähigen Durchkontaktierungen 1301 und den Verbindungselementen verringert oder eliminiert werden, die Herstellungskosten können gesenkt werden, und der Stundenausstoß von Wafern kann erhöht werden.
  • In 14 wird eine Umverteilungsstruktur 1401 über den integrierten Schaltkreis-Dies 801 und dem Verkapselungsmaterial 1001 hergestellt. Bei einigen Ausführungsformen kann die RDL 1303 die erste RDL der Umverteilungsstruktur 1401 sein. Bei einigen Ausführungsformen kann die Umverteilungsstruktur 1401 außerdem Isolierschichten 14031 bis 14033 und RDLs 14051 und 14052 (mit leitfähigen Leitungen und Durchkontaktierungen) aufweisen, die in den Isolierschichten 14031 bis 14033 angeordnet sind. Bei einigen Ausführungsformen können die Isolierschichten 14031 bis 14033 mit ähnlichen Materialien und Verfahren wie für die Pufferschicht 201 hergestellt werden, die vorstehend unter Bezugnahme auf 2 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen können die RDLs 14051 und 14052 mit ähnlichen Materialien und Verfahren wie für die RDL 1303 hergestellt werden, die vorstehend unter Bezugnahme auf 13 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt.
  • Bleiben wir bei 14. Bei einigen Ausführungsformen können Prozessschritte zum Herstellen der Umverteilungsstruktur 1401 das Strukturieren der Isolierschicht 14031 zum Erzeugen von Öffnungen darin unter Verwendung von ähnlichen Verfahren wie zum Beispiel für die Pufferschicht 201 umfassen, die vorstehend unter Bezugnahme auf 2 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Die RDL 14051 wird über der Isolierschicht 14031 und in den Öffnungen in der Isolierschicht 14031 so hergestellt, dass sie die RDL 1303 kontaktiert. Die RDL 14051 kann verschiedene Leitungen/Leiterbahnen (die „horizontal“ über eine Oberseite der Isolierschicht 14031 verlaufen) und/oder Durchkontaktierungen (die „vertikal“ in die Isolierschicht 14031 hineinreichen) aufweisen. Bei einigen Ausführungsformen wird eine Seedschicht (nicht dargestellt) über der Isolierschicht 14031 und in den Öffnungen in der Isolierschicht 14031 abgeschieden. Die Seedschicht kann mit ähnlichen Materialien und Verfahren wie für die Seed-Schicht 301 hergestellt werden, die vorstehend unter Bezugnahme auf 3 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Anschließend wird eine strukturierte Maske (nicht dargestellt) über der Seedschicht abgeschieden, um die gewünschte Struktur für die RDL 14051 zu definieren. Bei einigen Ausführungsformen kann die strukturierte Maske mit den Öffnungen darin mit ähnlichen Materialien und Verfahren wie für die strukturierte Maske 401 hergestellt werden, die vorstehend unter Bezugnahme auf 4 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen wird ein leitfähiges Material durch elektrochemische Plattierung, stromlose Plattierung, ALD, PVD, eine Kombination davon oder dergleichen auf der Seedschicht abgeschieden. Anschließend wird die strukturierte Maske entfernt, und Teile der Seed-Schicht, die nach dem Entfernen der strukturierten Maske freiliegen, werden ebenfalls entfernt. Bei einigen Ausführungsformen kann die strukturierte Maske mit ähnlichen Verfahren wie für die strukturierte Maske 401 entfernt werden, die vorstehend unter Bezugnahme auf 6 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen können die freiliegenden Teile der Seed-Schicht mit ähnlichen Verfahren wie für die freiliegenden Teile der Seed-Schicht 301 entfernt werden, die vorstehend unter Bezugnahme auf 6 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt.
  • Weiterhin werden in 14 die Isolierschicht 14032 , die RDL 14052 und die Isolierschicht 14033 über der Isolierschicht 14031 und der RDL 14051 hergestellt, wodurch die Herstellung der Umverteilungsstruktur 1401 abgeschlossen wird. Bei einigen Ausführungsformen kann die RDL 14052 über der Isolierschicht 14032 mit ähnlichen Verfahren wie für die RDL 14051 hergestellt werden, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen verläuft die RDL 14052 durch die Isolierschicht 14032 und sie kontaktiert Teile der RDL 14051 .
  • Wie in 14 gezeigt ist, weist die Umverteilungsstruktur 1401 drei RDLs (wie etwa die RDLs 1303, 14051 und 14052 ) auf. Ein Fachmann dürfte erkennen, dass die Anzahl von RDLs nur der Erläuterung dient und den Schutzumfang der vorliegenden Erfindung nicht beschränkt. Bei anderen Ausführungsformen kann die Umverteilungsstruktur in Abhängigkeit von den Entwurfsanforderungen an das resultierende Package-Bauelement eine geeignete Anzahl von RDLs aufweisen.
  • Bleiben wir bei 14. Metallisierungen unter dem Kontakthügel (UBMs) 1407 werden über und in elektrischer Verbindung mit der Umverteilungsstruktur 1401 hergestellt. Bei einigen Ausführungsformen kann eine Gruppe von Öffnungen durch die Isolierschicht 14033 hergestellt werden, um Teile der RDL 14052 freizulegen. Bei einigen Ausführungsformen können die UBMs 1407 mehrere Schichten aus leitfähigen Materialien, wie etwa eine Schicht aus Titan, eine Schicht aus Kupfer und eine Schicht aus Nickel, aufweisen. Ein Durchschnittsfachmann dürfte jedoch erkennen, dass es zahlreiche geeignete Anordnungen von Materialien und Schichten gibt, wie etwa eine Anordnung Chrom / Chrom-Kupfer-Legierung / Kupfer / Gold, eine Anordnung Titan / Titanwolfram / Kupfer oder eine Anordnung Kupfer / Nickel / Gold, die für die Herstellung der UBMs 1407 geeignet sind. Alle geeigneten Materialien oder Materialschichten, die für die UBMs 1407 verwendet werden können, sollen vollständig innerhalb des Schutzumfangs der vorliegenden Anmeldung liegen. Bei einigen Ausführungsformen werden Verbindungselemente 1409 über und in elektrischer Verbindung mit den UBMs 1407 hergestellt. Bei einigen Ausführungsformen können die Verbindungselemente 1409 Lotkugeln, C4-Kontakthügel (C4: Chipverbindung mit kontrolliertem Kollaps), BGA-Kugeln (BGA: Kugelgitter-Array), Mikrobumps, mit dem ENEPIG-Verfahren hergestellte Kontakthügel (ENEPIG: Electroless Nickel Electroless Palladium Immersion Gold) oder dergleichen sein. Bei einigen Ausführungsformen, bei denen die Verbindungselemente 1409 aus Lotmaterialien bestehen, kann ein Aufschmelzprozess durchgeführt werden, um das Lotmaterial in die gewünschten Kontakthügelformen zu bringen. Bei anderen Ausführungsformen können die Verbindungselemente 1409 leitfähige Säulen sein, die mit ähnlichen Materialien und Verfahren wie für die leitfähigen Säulen 501 hergestellt werden, die vorstehend unter Bezugnahme auf 5 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen, bei denen die Verbindungselemente 1409 leitfähige Säulen sind, können die Verbindungselemente 1409 außerdem Verkappungsschichten aufweisen, die auf den leitfähigen Säulen hergestellt werden können. Bei einigen Ausführungsformen können die Verkappungsschichten ein Lot, Nickel, Zinn, Zinn-Blei, Gold, Silber, Palladium, Indium, Nickel-Palladium-Gold, Nickel-Gold oder dergleichen oder eine Kombination davon aufweisen, und sie können durch elektrochemische Plattierung, stromlose Plattierung oder dergleichen hergestellt werden.
  • Weiterhin werden in 14 integrierte Schaltkreis-Dies 1411 über der Umverteilungsstruktur 1401 montiert und mit dieser elektrisch verbunden. Bei einigen Ausführungsformen werden die integrierten Schaltkreis-Dies 1411 unter Verwendung von Verbindungselementen 1413 an den UBMs 1407 befestigt. Bei einigen Ausführungsformen können die Verbindungselemente 1413 mit ähnlichen Materialien und Verfahren wie für die Verbindungselemente 1409 hergestellt werden, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen können die integrierten Schaltkreis-Dies 1411 diskrete Halbleiter-Bauelementchips, wie etwa Bauelemente für Oberflächenmontage (SMDs), integrierte passive Bauelemente (IPDs) oder dergleichen sein.
  • In 15 wird nach der Herstellung der Verbindungselemente 1409 über der Umverteilungsstruktur 1401 und dem Befestigen der integrierten Schaltkreis-Dies 1411 an der Umverteilungsstruktur 1401 die resultierende Struktur an einem Band 1501, das von einem Rahmen 1503 gehalten wird, befestigt, sodass die Verbindungselemente 1409 das Band 1501 kontaktieren. Bei einigen Ausführungsformen kann das Band 1501 eine Die-Befestigungsschicht, ein Vereinzelungsband oder dergleichen sein. Anschließend wird der Träger 901 (siehe 14) von der resultierenden Struktur abgelöst, um die Isolierschicht 905 freizulegen. Anschließend kann die resultierende Struktur in einzelne integrierte Schaltkreis-Packages 1500 zertrennt werden. Bei einigen Ausführungsformen kann die resultierende Struktur durch Zersägen, Laser-Ablation, eine Kombination davon oder dergleichen vereinzelt werden. Anschließend kann jedes der integrierten Schaltkreis-Packages 1500 geprüft werden, um erwiesenermaßen gute Packages für die Weiterbearbeitung zu identifizieren.
  • In 16 wird bei einigen Ausführungsformen ein Werkstück 1601 mit einer Gruppe von Verbindungselementen 1603, die durch Öffnungen in der Isolierschicht 905 verlaufen, an das integrierte Schaltkreis-Package 1500 gebondet, um ein gestapeltes Halbleiter-Bauelement 1600 herzustellen. Bei einigen Ausführungsformen können die Öffnungen in der Isolierschicht 905 zum Beispiel durch Laser-Ablation erzeugt werden. Bei einigen Ausführungsformen, bei denen die Isolierschicht 905 aus einem fotostrukturierbaren Material besteht, können die Öffnungen mit fotolithografischen Verfahren erzeugt werden. Bei einigen Ausführungsformen kann das Werkstück 1601 ein Package, ein oder mehrere Dies, eine Leiterplatte (PCB), ein Package-Substrat, ein Interposer oder dergleichen sein. Bei einigen Ausführungsformen, bei denen das Werkstück 1601 ein Package ist, ist das gestapelte Halbleiter-Bauelement 1600 ein Package-on-Package(PoP)-Bauelement. Bei anderen Ausführungsformen, bei denen das Werkstück 1601 ein Die ist, ist das gestapelte Halbleiter-Bauelement 1600 ein Chip-on-Package(CoP)-Bauelement. Bei einigen Ausführungsformen können die Verbindungselemente 1603 mit ähnlichen Materialien und Verfahren wie für die Verbindungselemente 1409 hergestellt werden, die vorstehend unter Bezugnahme auf 14 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei anderen Ausführungsformen kann das Werkstück 1601 vor dem Vereinzelungsprozess, der vorstehend unter Bezugnahme auf 15 beschrieben worden ist, an das integrierte Schaltkreis-Package 1500 gebondet werden.
  • Weiterhin kann in 16 eine Unterfüllung 1605 in den Zwischenraum zwischen dem Werkstück 1601 und dem integrierten Schaltkreis-Package 1500 und um die Verbindungselemente 1603 injiziert oder in anderer Weise abgeschieden werden. Die Unterfüllung 1605 kann zum Beispiel ein flüssiges Epoxidharz, ein verformbares Gel, Silikongummi oder dergleichen sein, das zwischen den Strukturen verteilt wird und dann gehärtet wird. Die Unterfüllung 1605 kann unter anderem zum Verringern der Beschädigung und zum Schützen der Verbindungselemente 1603 verwendet werden. Bei einigen Ausführungsformen können die Unterfüllung 1605 und das Verkapselungsmaterial 1001 das gleiche Material sein. Bei anderen Ausführungsformen können die Unterfüllung 1605 und das Verkapselungsmaterial 1001 unterschiedliche Materialien sein.
  • In 17 wird bei einigen Ausführungsformen nach dem Ablösen des Trägers 901 und vor dem Vereinzelungsprozess, der vorstehend unter Bezugnahme auf 15 beschrieben worden ist, eine Umverteilungsstruktur 1701 über der Isolierschicht 905 hergestellt. Bei einigen Ausführungsformen kann die Isolierschicht 905 eine erste Isolierschicht der Umverteilungsstruktur 1701 sein. Bei der dargestellten Ausführungsform weist die Umverteilungsstruktur 1701 außerdem Isolierschichten 17031 bis 17033 und RDLs 17051 und 17052 auf. Bei einigen Ausführungsformen können die Isolierschichten 17031 bis 17033 mit ähnlichen Materialien und Verfahren wie für die Pufferschicht 201 hergestellt werden, die vorstehend unter Bezugnahme auf 2 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen können die RDLs 17051 und 17052 mit ähnlichen Materialien und Verfahren wie für die RDL 1303 hergestellt werden, die vorstehend unter Bezugnahme auf 13 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen kann die Umverteilungsstruktur 1701 mit ähnlichen Materialien und Verfahren wie für die Umverteilungsstruktur 1401 hergestellt werden, die vorstehend unter Bezugnahme auf 14 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Ein Fachmann dürfte jedoch erkennen, dass die Anzahlen von RDLs und Isolierschichten nur zur Erläuterung angegeben sind und den Schutzumfang der vorliegenden Erfindung nicht beschränken. Bei anderen Ausführungsformen kann die Umverteilungsstruktur 1701 in Abhängigkeit von den Entwurfsanforderungen an das resultierende verkappte Bauelement entsprechende Anzahlen von RDLs und Isolierschichten aufweisen.
  • Bleiben wir bei 17. Bei einigen Ausführungsformen wird nach der Herstellung der Umverteilungsstruktur 1701 die resultierende Struktur an einem Band 1501 befestigt, das von einem Rahmen 1503 gehalten wird, sodass die Verbindungselemente 1409 das Band 1501 kontaktieren. Anschließend kann die resultierende Struktur in einzelne integrierte Schaltkreis-Packages 1700 zertrennt werden. Bei einigen Ausführungsformen kann die resultierende Struktur durch Zersägen, Laser-Ablation, eine Kombination davon oder dergleichen vereinzelt werden. Anschließend kann jedes der integrierten Schaltkreis-Packages 1700 geprüft werden, um erwiesenermaßen gute Packages für die Weiterbearbeitung zu identifizieren.
  • In 18 wird bei einigen Ausführungsformen ein Werkstück 1601 mit einer Gruppe von Verbindungselementen 1603, die durch Öffnungen in der Isolierschicht 17032 verlaufen, an das integrierte Schaltkreis-Package 1700 gebondet, um ein gestapeltes Halbleiter-Bauelement 1800 herzustellen. Bei einigen Ausführungsformen ist das gestapelte Halbleiter-Bauelement 1800 dem gestapelten Halbleiter-Bauelement 1600 ähnlich, wobei ähnliche Elemente mit ähnlichen Bezugssymbolen bezeichnet sind. Bei einigen Ausführungsformen kann das gestapelte Halbleiter-Bauelement 1800 mit ähnlichen Verfahren wie für das gestapelte Halbleiter-Bauelement 1600 hergestellt werden, die vorstehend unter Bezugnahme auf 16 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt.
  • In 19 wird bei einigen Ausführungsformen nach der Herstellung der Isolierschicht 905 über dem Träger 901 und vor der Befestigung der integrierten Schaltkreis-Dies 801, die vorstehend unter Bezugnahme auf 9 beschrieben worden sind, eine Umverteilungsstruktur 1901 über dem Träger 901 hergestellt. Bei einigen Ausführungsformen können nach der Herstellung der Umverteilungsstruktur 1901 die Prozessschritte, die vorstehend unter Bezugnahme auf die 9 bis 14 ausgeführt worden sind, ausgeführt werden, um die in 19 gezeigte Struktur herzustellen. Bei einigen Ausführungsformen kann die Isolierschicht 905 eine erste Isolierschicht der Umverteilungsstruktur 1901 sein. Bei der dargestellten Ausführungsform weist die Umverteilungsstruktur 1901 außerdem Isolierschichten 19031 und 19032 und RDLs 19051 und 19052 auf. Bei einigen Ausführungsformen können die Isolierschichten 19031 und 19032 mit ähnlichen Materialien und Verfahren wie für die Pufferschicht 201 hergestellt werden, die vorstehend unter Bezugnahme auf 2 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen können die RDLs 19051 und 19052 mit ähnlichen Materialien und Verfahren wie für die RDL 1303 hergestellt werden, die vorstehend unter Bezugnahme auf 13 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Bei einigen Ausführungsformen kann die Umverteilungsstruktur 1901 mit ähnlichen Materialien und Verfahren wie für die Umverteilungsstruktur 1401 hergestellt werden, die vorstehend unter Bezugnahme auf 14 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt. Ein Fachmann dürfte jedoch erkennen, dass die Anzahlen von RDLs und Isolierschichten nur zur Erläuterung angegeben sind und den Schutzumfang der vorliegenden Erfindung nicht beschränken. Bei anderen Ausführungsformen kann die Umverteilungsstruktur 1901 in Abhängigkeit von den Entwurfsanforderungen an das resultierende verkappte Bauelement entsprechende Anzahlen von RDLs und Isolierschichten aufweisen. Anschließend kann die resultierende Struktur in einzelne integrierte Schaltkreis-Packages 1900 zertrennt werden. Bei einigen Ausführungsformen kann die resultierende Struktur durch Zersägen, Laser-Ablation, eine Kombination davon oder dergleichen vereinzelt werden. Anschließend kann jedes der integrierten Schaltkreis-Packages 1900 geprüft werden, um erwiesenermaßen gute Packages für die Weiterbearbeitung zu identifizieren.
  • In 20 wird bei einigen Ausführungsformen ein Werkstück 1601 mit einer Gruppe von Verbindungselementen 1603, die durch Öffnungen in der Isolierschicht 905 verlaufen, an das integrierte Schaltkreis-Package 1900 gebondet, um ein gestapeltes Halbleiter-Bauelement 2000 herzustellen. Bei einigen Ausführungsformen ist das gestapelte Halbleiter-Bauelement 2000 dem gestapelten Halbleiter-Bauelement 1600 ähnlich, wobei ähnliche Elemente mit ähnlichen Bezugssymbolen bezeichnet sind. Bei einigen Ausführungsformen kann das gestapelte Halbleiter-Bauelement 2000 mit ähnlichen Verfahren wie für das gestapelte Halbleiter-Bauelement 1600 hergestellt werden, die vorstehend unter Bezugnahme auf 16 beschrieben worden sind, und der Kürze halber wird die Beschreibung hier nicht wiederholt.
  • 21 ist ein Ablaufdiagramm, das ein Verfahren 2100 zum Herstellen eines integrierten Schaltkreis-Packages gemäß einigen Ausführungsformen zeigt. Das Verfahren 2100 beginnt bei einigen Ausführungsformen mit dem Schritt 2103, in dem ein integrierter Schaltkreis-Die (wie etwa der integrierte Schaltkreis-Die 801, der in 9 gezeigt ist) über einem Träger (wie etwa dem Träger 901, der in 9 gezeigt ist) befestigt wird, wie vorstehend unter Bezugnahme auf 9 beschrieben worden ist. Im Schritt 2105 wird ein Verkapselungsmaterial (wie etwa das Verkapselungsmaterial 1001, das in 10 gezeigt ist) über und um den integrierten Schaltkreis-Die abgeschieden, wie vorstehend unter Bezugnahme auf 10 dargelegt worden ist. Im Schritt 2107 wird das Verkapselungsmaterial so strukturiert, dass eine erste Öffnung (wie etwa die Öffnung 1003, die in 10 gezeigt ist), die durch das Verkapselungsmaterial verläuft, und eine zweite Öffnung (wie etwa die Öffnung 1005, die in 10 gezeigt ist) entstehen, die einen Teil des integrierten Schaltkreis-Dies freilegt, wie vorstehend unter Bezugnahme auf 10 dargelegt worden ist. Im Schritt 2109 wird ein leitfähiges Material (wie etwa das leitfähige Material 1203, das in 12 gezeigt ist) gleichzeitig in der ersten Öffnung und der zweiten Öffnung abgeschieden, wie vorstehend unter Bezugnahme auf 12 dargelegt worden ist. Im Schritt 1211 wird der Träger entfernt, wie vorstehend unter Bezugnahme auf 15 dargelegt worden ist. Bei alternativen Ausführungsformen wird vor der Durchführung des Schritts 2103 ein Schritt 2101 ausgeführt, bei dem eine Umverteilungsstruktur (wie etwa die Umverteilungsstruktur 1901, die in 19 gezeigt ist) über dem Träger hergestellt wird, wie vorstehend unter Bezugnahme auf 19 dargelegt worden ist. Bei noch weiteren alternativen Ausführungsformen wird nach der Ausführung des Schritts 2111 ein Schritt 2113 ausgeführt, in dem eine Umverteilungsstruktur (wie etwa die Umverteilungsstruktur 1701, die in 17 gezeigt ist) hergestellt wird, wie vorstehend unter Bezugnahme auf 17 dargelegt worden ist.
  • Bei einer Ausführungsform weist ein Verfahren die folgenden Schritte auf: Befestigen einer ersten Seite eines integrierten Schaltkreis-Dies an einem Träger; Abscheiden eines Verkapselungsmaterials über und um den integrierten Schaltkreis-Die; Strukturieren des Verkapselungsmaterials so, dass eine erste Öffnung, die von dem integrierten Schaltkreis-Die seitlich beabstandet ist, und eine zweite Öffnung über dem integrierten Schaltkreis-Die entstehen, wobei die erste Öffnung durch das Verkapselungsmaterial verläuft, die zweite Öffnung eine zweite Seite des integrierten Schaltkreis-Dies freilegt und die erste Seite des integrierten Schaltkreis-Dies der zweiten Seite des integrierten Schaltkreis-Dies gegenüberliegt; und gleichzeitiges Abscheiden eines leitfähigen Materials in der ersten Öffnung und der zweiten Öffnung. Bei einer Ausführungsform umfasst das Verfahren vor dem Befestigen des integrierten Schaltkreis-Dies an dem Träger das Herstellen einer Umverteilungsstruktur über dem Träger. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Entfernen des Trägers von der ersten Seite des integrierten Schaltkreis-Dies und das Herstellen einer Umverteilungsstruktur über der ersten Seite des integrierten Schaltkreis-Dies. Bei einer Ausführungsform füllt das leitfähige Material die erste Öffnung teilweise. Bei einer Ausführungsform ist eine Dicke des leitfähigen Materials über einer Unterseite der ersten Öffnung größer als eine Dicke des leitfähigen Materials entlang Seitenwänden der ersten Öffnung. Bei einer Ausführungsform überfüllt das leitfähige Material die zweite Öffnung. Bei einer Ausführungsform umfasst das Verfahren nach dem gleichzeitigen Abscheiden des leitfähigen Materials in der ersten Öffnung und der zweiten Öffnung weiterhin das Abscheiden eines Isoliermaterials in der ersten Öffnung, wobei das Isoliermaterial die erste Öffnung überfüllt.
  • Bei einer weiteren Ausführungsform weist ein Verfahren die folgenden Schritte auf: Befestigen einer ersten Seite eines integrierten Schaltkreis-Dies an einem Träger, wobei eine zweite Seite des integrierten Schaltkreis-Dies ein Kontaktpad hat und die erste Seite des integrierten Schaltkreis-Dies der zweiten Seite des integrierten Schaltkreis-Dies gegenüberliegt; Abscheiden eines Verkapselungsmaterials über und um den integrierten Schaltkreis-Die; und gleichzeitiges Herstellen einer leitfähigen Durchkontaktierung und einer ersten Umverteilungsschicht (RDL) in dem Verkapselungsmaterial, wobei die leitfähige Durchkontaktierung seitlich von einer Seitenwand des integrierten Schaltkreis-Dies beabstandet ist, sich eine Oberseite der leitfähigen Durchkontaktierung unterhalb einer obersten Oberfläche des Verkapselungsmaterials befindet, die erste RDL über der zweiten Seite des integrierten Schaltkreis-Dies angeordnet ist und die erste RDL in elektrischem Kontakt mit dem Kontaktpad ist. Bei einer Ausführungsform umfasst das Verfahren vor dem Befestigen des integrierten Schaltkreis-Dies an dem Träger weiterhin das Herstellen einer zweiten RDL über dem Träger. Bei einer Ausführungsform umfasst das Verfahren weiterhin das Ablösen des Trägers von der ersten Seite des integrierten Schaltkreis-Dies und das Herstellen einer zweiten RDL über der ersten Seite des integrierten Schaltkreis-Dies. Bei einer Ausführungsform umfasst das gleichzeitige Herstellen der leitfähigen Durchkontaktierung und der ersten RDL in dem Verkapselungsmaterial das Strukturieren des Verkapselungsmaterials so, dass eine erste Öffnung und eine zweite Öffnung in dem Verkapselungsmaterial entstehen, wobei die erste Öffnung durch das Verkapselungsmaterial verläuft und die zweite Öffnung die zweite Seite des integrierten Schaltkreis-Dies freilegt; und das gleichzeitige nicht-konforme Abscheiden eines leitfähigen Materials in der ersten Öffnung und der zweiten Öffnung. Bei einer Ausführungsform ist eine Dicke des leitfähigen Materials über einer Unterseite der ersten Öffnung größer als eine Dicke des leitfähigen Materials entlang Seitenwänden der ersten Öffnung. Bei einer Ausführungsform ist eine Dicke des leitfähigen Materials über einer Unterseite der ersten Öffnung kleiner als eine Höhe des integrierten Schaltkreis-Dies. Bei einer Ausführungsform umfasst das Verkapselungsmaterial ein fotostrukturierbares Isoliermaterial.
  • Bei einer noch weiteren Ausführungsform weist eine Struktur Folgendes auf: einen integrierten Schaltkreis-Die; ein Verkapselungsmaterial, das entlang einer Seitenwand und einer obersten Oberfläche des integrierten Schaltkreis-Dies verläuft; eine leitfähige Durchkontaktierung in dem Verkapselungsmaterial, wobei die leitfähige Durchkontaktierung von der Seitenwand des integrierten Schaltkreis-Dies beabstandet ist; und eine Isolierschicht über der leitfähigen Durchkontaktierung. Bei einer Ausführungsform umfasst die leitfähige Durchkontaktierung einen ersten Teil, der entlang einer Unterseite der Isolierschicht verläuft; und einen zweiten Teil, der entlang einer Seitenwand der Isolierschicht verläuft, wobei eine Höhe des ersten Teils größer als eine Breite des zweiten Teils ist. Bei einer Ausführungsform weist die Struktur weiterhin eine Umverteilungsschicht über einer obersten Oberfläche des Verkapselungsmaterials auf, wobei zumindest ein Teil der Umverteilungsschicht in das Verkapselungsmaterial hineinreicht und die leitfähige Durchkontaktierung kontaktiert. Bei einer Ausführungsform ist eine unterste Oberfläche der leitfähigen Durchkontaktierung im Wesentlichen auf gleicher Höhe mit einer untersten Oberfläche des Verkapselungsmaterials. Bei einer Ausführungsform befindet sich zumindest ein Teil der Isolierschicht unterhalb einer obersten Oberfläche des Verkapselungsmaterials. Bei einer Ausführungsform befindet sich eine Grenzfläche zwischen der leitfähigen Durchkontaktierung und der Isolierschicht unterhalb der obersten Oberfläche des integrierten Schaltkreis-Dies. Bei einer Ausführungsform umfasst das Verkapselungsmaterial ein fotostrukturierbares Isoliermaterial.
  • Außerdem können weitere Strukturelemente und Prozesse verwendet werden. Zum Beispiel können Prüfstrukturen zum Unterstützen der Verifikationsprüfung der 3D-Packaging- oder 3DIC-Bauelemente verwendet werden. Die Prüfstrukturen können zum Beispiel Prüfpads, die in einer Umverteilungsschicht oder auf einem Substrat hergestellt sind und die Prüfung der 3D-Packaging- oder 3DIC-Bauelemente ermöglichen, die Verwendung von Sonden und/oder Sondenkarten und dergleichen umfassen. Die Verifikationsprüfung kann an Zwischenstrukturen sowie an Endstrukturen durchgeführt werden. Außerdem können die hier beschriebenen Strukturen und Verfahren in Verbindung mit Prüfmethodologien verwendet werden, die eine Zwischenverifikation von erwiesenermaßen guten Dies umfassen, um die Ausbeute zu erhöhen und die Kosten zu senken.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen beschrieben worden, sodass Fachleute die Aspekte der vorliegenden Erfindung besser verstehen können. Fachleuten dürfte klar sein, dass sie die vorliegende Erfindung ohne Weiteres als eine Grundlage zum Gestalten oder Modifizieren anderer Verfahren und Strukturen zum Erreichen der gleichen Ziele und/oder zum Erzielen der gleichen Vorzüge wie bei den hier vorgestellten Ausführungsformen verwenden können. Fachleute dürften ebenfalls erkennen, dass solche äquivalenten Auslegungen nicht von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abweichen und dass sie hier verschiedene Änderungen, Ersetzungen und Abwandlungen vornehmen können, ohne von dem Grundgedanken und Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims (20)

  1. Verfahren mit den folgenden Schritten: Befestigen einer ersten Seite eines integrierten Schaltkreis-Dies an einem Träger; Abscheiden eines Verkapselungsmaterials über und um den integrierten Schaltkreis-Die; Strukturieren des Verkapselungsmaterials so, dass eine erste Öffnung, die von dem integrierten Schaltkreis-Die seitlich beabstandet ist, und eine zweite Öffnung über dem integrierten Schaltkreis-Die entstehen, wobei die erste Öffnung durch das Verkapselungsmaterial verläuft, die zweite Öffnung eine zweite Seite des integrierten Schaltkreis-Dies freilegt und die erste Seite des integrierten Schaltkreis-Dies der zweiten Seite des integrierten Schaltkreis-Dies gegenüberliegt; und gleichzeitiges Abscheiden eines leitfähigen Materials in der ersten Öffnung und der zweiten Öffnung.
  2. Verfahren nach Anspruch 1, das vor dem Befestigen des integrierten Schaltkreis-Dies an dem Träger weiterhin das Herstellen einer Umverteilungsstruktur über dem Träger umfasst.
  3. Verfahren nach Anspruch 1 oder 2, das weiterhin Folgendes umfasst: Entfernen des Trägers von der ersten Seite des integrierten Schaltkreis-Dies; und Herstellen einer Umverteilungsstruktur über der ersten Seite des integrierten Schaltkreis-Dies.
  4. Verfahren nach einem der vorhergehenden Ansprüche, wobei das leitfähige Material die erste Öffnung teilweise füllt.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei eine Dicke des leitfähigen Materials über einer Unterseite der ersten Öffnung größer als eine Dicke des leitfähigen Materials entlang Seitenwänden der ersten Öffnung ist.
  6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das leitfähige Material die zweite Öffnung überfüllt.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das nach dem gleichzeitigen Abscheiden des leitfähigen Materials in der ersten Öffnung und der zweiten Öffnung weiterhin das Abscheiden eines Isoliermaterials in der ersten Öffnung umfasst, wobei das Isoliermaterial die erste Öffnung überfüllt.
  8. Verfahren mit den folgenden Schritten: Befestigen einer ersten Seite eines integrierten Schaltkreis-Dies an einem Träger, wobei eine zweite Seite des integrierten Schaltkreis-Dies ein Kontaktpad hat und die erste Seite des integrierten Schaltkreis-Dies der zweiten Seite des integrierten Schaltkreis-Dies gegenüberliegt; Abscheiden eines Verkapselungsmaterials über und um den integrierten Schaltkreis-Die; und gleichzeitiges Herstellen einer leitfähigen Durchkontaktierung und einer ersten Umverteilungsschicht (RDL) in dem Verkapselungsmaterial, wobei die leitfähige Durchkontaktierung seitlich von einer Seitenwand des integrierten Schaltkreis-Dies beabstandet ist, sich eine Oberseite der leitfähigen Durchkontaktierung unterhalb einer obersten Oberfläche des Verkapselungsmaterials befindet, die erste RDL über der zweiten Seite des integrierten Schaltkreis-Dies angeordnet ist und die erste RDL in elektrischem Kontakt mit dem Kontaktpad ist.
  9. Verfahren nach Anspruch 8, das vor dem Befestigen des integrierten Schaltkreis-Dies an dem Träger weiterhin das Herstellen einer zweiten RDL über dem Träger umfasst.
  10. Verfahren nach Anspruch 8 oder 9, das weiterhin Folgendes umfasst: Ablösen des Trägers von der ersten Seite des integrierten Schaltkreis-Dies; und Herstellen einer zweiten RDL über der ersten Seite des integrierten Schaltkreis-Dies.
  11. Verfahren nach einem der Ansprüche 8 bis 10, wobei das gleichzeitige Herstellen der leitfähigen Durchkontaktierung und der ersten RDL in dem Verkapselungsmaterial Folgendes umfasst: Strukturieren des Verkapselungsmaterials so, dass eine erste Öffnung und eine zweite Öffnung in dem Verkapselungsmaterial entstehen, wobei die erste Öffnung durch das Verkapselungsmaterial verläuft und die zweite Öffnung die zweite Seite des integrierten Schaltkreis-Dies freilegt; und gleichzeitiges nicht-konformes Abscheiden eines leitfähigen Materials in der ersten Öffnung und der zweiten Öffnung.
  12. Verfahren nach Anspruch 11, wobei eine Dicke des leitfähigen Materials über einer Unterseite der ersten Öffnung größer als eine Dicke des leitfähigen Materials entlang Seitenwänden der ersten Öffnung ist.
  13. Verfahren nach Anspruch 11, wobei eine Dicke des leitfähigen Materials über einer Unterseite der ersten Öffnung kleiner als eine Höhe des integrierten Schaltkreis-Dies ist.
  14. Verfahren nach einem der Ansprüche 8 bis 13, wobei das Verkapselungsmaterial ein fotostrukturierbares Isoliermaterial umfasst.
  15. Struktur mit: einem integrierten Schaltkreis-Die; einem Verkapselungsmaterial, das entlang einer Seitenwand und einer obersten Oberfläche des integrierten Schaltkreis-Dies verläuft; einer leitfähigen Durchkontaktierung in dem Verkapselungsmaterial, wobei die leitfähige Durchkontaktierung von der Seitenwand des integrierten Schaltkreis-Dies beabstandet ist; und einer Isolierschicht über der leitfähigen Durchkontaktierung, wobei die leitfähige Durchkontaktierung Folgendes umfasst: einen ersten Teil, der entlang einer Unterseite der Isolierschicht verläuft, und einen zweiten Teil, der entlang einer Seitenwand der Isolierschicht verläuft, wobei eine Höhe des ersten Teils größer als eine Breite des zweiten Teils ist.
  16. Struktur nach Anspruch 15, die weiterhin eine Umverteilungsschicht über einer obersten Oberfläche des Verkapselungsmaterials aufweist, wobei zumindest ein Teil der Umverteilungsschicht in das Verkapselungsmaterial hineinreicht und die leitfähige Durchkontaktierung kontaktiert.
  17. Struktur nach Anspruch 15 oder 16, wobei eine unterste Oberfläche der leitfähigen Durchkontaktierung im Wesentlichen auf gleicher Höhe mit einer untersten Oberfläche des Verkapselungsmaterials ist.
  18. Struktur nach einem der Ansprüche 15 bis 17, wobei sich zumindest ein Teil der Isolierschicht unterhalb einer obersten Oberfläche des Verkapselungsmaterials befindet.
  19. Struktur nach einem der Ansprüche 15 bis 18, wobei sich eine Grenzfläche zwischen der leitfähigen Durchkontaktierung und der Isolierschicht unterhalb der obersten Oberfläche des integrierten Schaltkreis-Dies befindet.
  20. Struktur nach einem der Ansprüche 15 bis 19, wobei das Verkapselungsmaterial ein fotostrukturierbares Isoliermaterial umfasst.
DE102018108409.9A 2017-06-30 2018-04-10 Integrierte schaltkreis-packages und verfahren zu deren herstellung Active DE102018108409B4 (de)

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US15/946,885 2018-04-06
US15/946,885 US10872885B2 (en) 2017-06-30 2018-04-06 Integrated circuit packages and methods of forming same

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018108932B4 (de) 2017-11-22 2021-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package mit Info-Struktur und Verfahren zu dessen Ausbildung

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6025995A (en) 1997-11-05 2000-02-15 Ericsson Inc. Integrated circuit module and method
JP2005327984A (ja) 2004-05-17 2005-11-24 Shinko Electric Ind Co Ltd 電子部品及び電子部品実装構造の製造方法
JP2008159819A (ja) 2006-12-22 2008-07-10 Tdk Corp 電子部品の実装方法、電子部品内蔵基板の製造方法、及び電子部品内蔵基板
JP5327654B2 (ja) 2010-03-18 2013-10-30 マーベル ワールド トレード リミテッド インタポーザを備える装置および方法
US9269691B2 (en) 2010-05-26 2016-02-23 Stats Chippac, Ltd. Semiconductor device and method of making an embedded wafer level ball grid array (EWLB) package on package (POP) device with a slotted metal carrier interposer
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8797057B2 (en) 2011-02-11 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Testing of semiconductor chips with microbumps
US8273604B2 (en) * 2011-02-22 2012-09-25 STAT ChipPAC, Ltd. Semiconductor device and method of forming WLCSP structure using protruded MLP
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
US9111949B2 (en) 2012-04-09 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of wafer level package for heterogeneous integration technology
US9059107B2 (en) 2012-09-12 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and packaged devices
US9508674B2 (en) 2012-11-14 2016-11-29 Taiwan Semiconductor Manufacturing Company, Ltd. Warpage control of semiconductor die package
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) * 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9425121B2 (en) 2013-09-11 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out structure with guiding trenches in buffer layer
US9252065B2 (en) 2013-11-22 2016-02-02 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for forming package structure
US9281254B2 (en) 2014-02-13 2016-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming integrated circuit package
US9496189B2 (en) 2014-06-13 2016-11-15 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked semiconductor devices and methods of forming same
US9659896B2 (en) 2014-08-20 2017-05-23 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures for wafer level package and methods of forming same
US9355963B2 (en) 2014-09-26 2016-05-31 Qualcomm Incorporated Semiconductor package interconnections and method of making the same
US20160317068A1 (en) 2015-04-30 2016-11-03 Verily Life Sciences Llc Electronic devices with encapsulating silicone based adhesive
US10269767B2 (en) 2015-07-31 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip packages with multi-fan-out scheme and methods of manufacturing the same
US10636773B2 (en) 2015-09-23 2020-04-28 Mediatek Inc. Semiconductor package structure and method for forming the same
JP2018018936A (ja) 2016-07-27 2018-02-01 イビデン株式会社 配線基板
US10329683B2 (en) 2016-11-03 2019-06-25 Lam Research Corporation Process for optimizing cobalt electrofill using sacrificial oxidants

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018108932B4 (de) 2017-11-22 2021-12-09 Taiwan Semiconductor Manufacturing Company, Ltd. Package mit Info-Struktur und Verfahren zu dessen Ausbildung

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