KR20180117238A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20180117238A
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semiconductor chip
support structure
support structures
semiconductor package
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조재민
서희주
홍성복
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
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    • H01L2224/1718—Disposition being disposed on at least two different sides of the body, e.g. dual array
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/1751—Function
    • H01L2224/17515—Bump connectors having different functions
    • H01L2224/17517—Bump connectors having different functions including bump connectors providing primarily mechanical support
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    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
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    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48105—Connecting bonding areas at different heights
    • H01L2224/48106—Connecting bonding areas at different heights the connector being orthogonal to a side surface of the semiconductor or solid-state body, e.g. parallel layout
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    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81191—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on the semiconductor or solid-state body
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    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81192—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
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    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
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    • H01L2224/81855—Hardening the adhesive by curing, i.e. thermosetting
    • H01L2224/81862—Heat curing
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    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
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    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
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    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H01L2225/06586—Housing with external bump or bump-like connectors
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Abstract

본 발명의 실시예들에 따른 반도체 패키지는 제1 기판 상에 실장된 제1 반도체 칩, 상기 제1 기판 상의 제2 기판, 상기 제2 기판과 상기 제1 반도체 칩 사이에 배치되는 복수의 지지 구조체들, 상기 제1 기판 및 상기 제2 기판 사이의 연결 부재들, 및 상기 제1 반도체 칩 및 상기 연결 부재들을 덮는 몰딩 막을 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and method for manufacturing the same}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 적어도 하나의 지지 구조체를 포함하는 반도체 패키지 및 그 제조 방법에 관한 것이다.
전자 산업의 발달로 전자 부품의 고기능화, 고속화 및 소형화 요구가 증대되고 있다. 이러한 추세에 따라, 복수의 반도체 칩들 또는 복수의 반도체 패키지들을 하나의 패키지로 구현하는 패키지 기술이 부각되고 있다.
본 발명이 해결하고자 하는 일 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 신뢰성이 향상된 반도체 패키지를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 반도체 패키지의 제조 공정을 단순화하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예들에 따른 반도체 패키지는 제1 기판 상에 실장된 제1 반도체 칩; 상기 제1 기판 상의 제2 기판, 상기 제1 반도체 칩은 상기 제1 기판과 상기 제2 기판 사이에 위치하는 것; 상기 제2 기판과 상기 제1 반도체 칩 사이에 배치되는 복수의 지지 구조체들; 상기 제1 기판 및 상기 제2 기판 사이의 연결 부재들, 상기 연결 부재들은 상기 제1 기판 및 제2 기판을 전기적으로 연결하는 것; 및 상기 제1 반도체 칩 및 상기 연결 부재들을 덮는 몰딩 막을 포함을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 패키지는 제1 기판 상에 실장된 제1 반도체 칩; 상기 제1 기판 상의 제2 기판; 상기 제2 기판과 상기 제1 반도체 칩 사이에 배치되는 지지 구조체; 상기 제1 기판 및 상기 제2 기판을 전기적으로 연결하는 연결 부재; 및 상기 제1 반도체 칩 및 상기 연결 부재를 덮는 몰딩 막을 포함할 수 있다. 평면적 관점에서, 상기 지지 구조체의 일 방향으로의 너비는 상기 제1 반도체 칩의 상기 일 방향으로의 너비의 1/200배 내지 1/10배일 수 있다.
본 발명의 실시예들에 따른 반도체 패키지의 제조 방법은 제1 기판 상에 제1 반도체 칩을 실장하는 것; 상기 제1 기판 상에 제2 기판을 제공하되, 상기 제2 기판의 하면은 상기 제1 반도체 칩과 수직적으로 중첩되는 지지 구조체를 구비하는 것; 리플로우 공정을 수행하여, 상기 제1 기판 및 상기 제2 기판을 전기적으로 연결하는 연결 부재를 형성하는 것; 및 상기 제1 반도체 칩 및 상기 연결 부재를 덮는 몰딩 막을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 신뢰성이 향상된 반도체 패키지가 제공될 수 있다.
본 발명의 실시예들에 따르면, 신뢰성이 향상된 반도체 패키지를 제조하는 방법을 제공될 수 있다.
본 발명의 실시예들에 따르면, 공정이 단순화된 반도체 패키지의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 평면도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2b는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 평면도이다.
도 4a는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 단면도이다.
도 4b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 5a 내지 도 5g는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대하여 설명한다. 명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 평면도이다. 도 2a는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 구체적으로, 도 2a는 도 1의 I-I'선에 대응하는 단면도일 수 있다.
도 1 및 도 2a를 참조하면, 반도체 패키지(1)는 제1 기판(100), 제1 반도체 칩(110), 적어도 하나의 지지 구조체(120), 연결 부재들(130), 제1 몰딩 막(140), 및 제2 기판(200)을 포함할 수 있다.
평면적 관점에서, 제1 기판(100)은 중앙의 칩 영역(CR) 및 칩 영역(CR) 주변의 연결 영역(IR)을 포함할 수 있다. 제1 기판(100)은, 예를 들어, 그 내부에 회로 패턴들(미도시)을 포함하는 인쇄 회로 기판일 수 있다.
제1 기판(100)은 제1 칩 패드들(102), 제1 연결 패드들(104), 및 외부 연결 패드들(106)을 포함할 수 있다. 제1 칩 패드들(102) 및 제1 연결 패드들(104)은 제1 기판(100)의 상면에 배치될 수 있다. 구체적으로, 제1 칩 패드들(102)은 칩 영역(CR)의 상면에 배치될 수 있고, 제1 연결 패드들(104)은 연결 영역(IR)의 상면에 배치될 수 있다. 외부 연결 패드들(106)은 제1 기판(100)의 하면에 배치될 수 있다. 제1 칩 패드들(102) 상에 칩 범프들(103)이 각각 제공될 수 있다. 외부 연결 패드들(106) 상에 외부 연결 솔더 볼들(107)이 각각 제공될 수 있다. 제1 기판(100)은 외부 연결 솔더 볼들(107)을 통해 외부의 전자 장치(미도시)에 전기적으로 연결될 수 있다. 외부 연결 솔더 볼들(107)은 도전성 물질(예를 들어, 금속)을 포함할 수 있다.
제1 기판(100) 상에, 제1 반도체 칩(110)이 실장될 수 있다. 평면적 관점에서, 제1 반도체 칩(110)은 칩 영역(CR) 상에 실장될 수 있다. 제1 반도체 칩(110)은 플립 칩 방식으로 제1 기판(100) 상에 실장될 수 있다. 예를 들어, 제1 반도체 칩(110)은 칩 범프들(103)을 통해 제1 기판(100)에 전기적으로 연결될 수 있다. 제1 반도체 칩(110)은 집적회로(예를 들어, 로직 회로)를 포함할 수 있다.
제1 기판(100) 상에, 제2 기판(200)이 배치될 수 있다. 제1 반도체 칩(110)은 제1 기판(100)과 제2 기판(200) 사이에 위치할 수 있다. 제2 기판(200)은, 예를 들어, 그 내부에 회로 패턴들(미도시)을 포함하는 인쇄 회로 기판일 수 있다.
제2 기판(200)은 상부 패드들(202) 및 제2 연결 패드들(204)을 포함할 수 있다. 상부 패드들(202)은 제2 기판(200)의 상면에 배치될 수 있고, 제2 연결 패드들(204)은 제2 기판(200)의 하면에 배치될 수 있다. 구체적으로, 평면적 관점에서, 제2 연결 패드들(204)은 제1 연결 패드들(104)에 각각 대응되도록 배치될 수 있다.
적어도 하나의 지지 구조체(120)는 제1 반도체 칩(110)과 제2 기판(200) 사이에 배치될 수 있다. 몇몇 실시예들에 따르면, 도 1 및 도 2a에 도시된 바와 같이, 지지 구조체(120)는 복수 개로 제공될 수 있다. 다른 실시예들에 따르면, 도 1 및 도 2a에 도시된 바와 달리, 지지 구조체(120)는 하나만 제공될 수 있다. 설명의 간소화를 위하여, 이하에서는 복수 개의 지지 구조체들(120)이 제공되는 실시예들에 대하여 설명한다.
평면적 관점에서, 지지 구조체들(120)은 서로 이격되어 배치될 수 있다. 지지 구조체들(120) 사이의 최소 간격은 약 300μm 이상일 수 있다. 몇몇 실시예들에 따르면, 평면적 관점에서, 지지 구조체들(120)은 제1 반도체 칩(110)의 모서리 부분들 및 제1 반도체 칩(110)의 중앙부에 인접하게 배치될 수 있다. 하지만, 본 발명이 이에 한정되는 것은 아니며, 지지 구조체들(120)의 평면적 배치는 다양하게 변경될 수 있다.
지지 구조체들(120)의 각각의 일 방향으로의 너비(120_W)는 제1 반도체 칩(110)의 상기 일 방향으로의 너비(110_W)의 1/200배 내지 1/10배일 수 있다. 예를 들어, 지지 구조체들(120)의 각각의 상기 일 방향으로의 너비(120_W)는 약 30μm 내지 약 600μm일 수 있다.
지지 구조체들(120)의 각각의 두께(120_TH)는 후술할 연결 부재들(130)의 두께(130_TH)의 1/10배 내지 2/5배일 수 있다. 예를 들어, 지지 구조체들(120)의 각각의 두께(120_TH)는 약 20μm 내지 약 100μm일 수 있다.
지지 구조체들(120)의 각각의 상면은 제2 기판(200)과 접할 수 있고, 지지 구조체들의 각각의 하면은 제1 반도체 칩(110)과 접할 수 있다. 이에 따라, 지지 구조체들(120)은 제1 반도체 칩(110)과 제2 기판(200) 사이에 일정한 높이(예를 들어, 약 20μm 내지 약 100μm)의 공간을 확보하는 역할을 수행할 수 있다.
지지 구조체들(120)은 고분자 물질을 포함할 수 있다. 예를 들어, 지지 구조체들(120)은 에폭시 수지(epoxy resin), 다이 접착 필름(die attach film; DAF), 비도전성 필름(non-conductive film; NCF), 또는 솔더 레지스트(solder resist) 중에서 적어도 하나를 포함할 수 있다.
연결 부재들(130)은 제1 기판(100) 및 제2 기판(200) 사이에 제공되어, 제1 기판(100) 및 제2 기판(200)을 전기적으로 연결할 수 있다. 구체적으로, 연결 부재들(130)의 각각은 평면적 관점에서 서로 대응되는 한 쌍의 제1 연결 패드(104) 및 제2 연결 패드(204) 사이에 배치될 수 있으며, 상기 서로 대응되는 한 쌍의 제1 연결 패드(104) 및 제2 연결 패드(204)를 전기적으로 연결할 수 있다.
평면적 관점에서, 연결 부재들(130)은 연결 영역(IR) 상에 배치될 수 있다. 예를 들어, 연결 부재들(130)은 칩 영역(CR) 상에 배치된 제1 반도체 칩(110)의 주변에 배치될 수 있다. 연결 부재들(130)은 도전성 물질(예를 들어, 금속)을 포함할 수 있다.
제1 기판 및 제2 기판(220) 사이에, 제1 몰딩 막(140)이 제공될 수 있다. 제1 몰딩 막(140)은 제1 반도체 칩(110) 및 연결 부재들(130)을 덮을 수 있다. 예를 들어, 제1 몰딩 막(140)은 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
제1 몰딩 막(140)은 연결 영역(IR) 상의 제1 부분(142) 및 칩 영역(CR) 상의 제2 부분(144)을 포함할 수 있다.
제1 부분(142)은 연결 부재들(130)의 측벽들을 덮을 수 있다. 제1 부분(142)의 하면은 제1 기판(100)과 접할 수 있고, 제1 부분(142)의 상면은 제2 기판(200)과 접할 수 있다.
제2 부분(144)은 제1 부분(142)으로부터 제1 반도체 칩(110)과 제2 기판(200)의 사이로 연장될 수 있다. 제2 부분(144)은 지지 구조체들(120)에 의해 확보된 제1 반도체 칩(110)과 제2 기판(200) 사이의 공간을 채울 수 있다. 예를 들어, 제2 부분(144)은 서로 이격하는 지지 구조체들(120) 사이로 연장될 수 있다. 제2 부분(144)은 지지 구조체들(120)의 측벽들을 덮을 수 있다 제2 부분(144)의 하면은 제1 반도체 칩(110)과 접할 수 있고, 제2 부분(144)의 상면은 제2 기판(200)과 접할 수 있다.
몇몇 실시예들에 따르면, 제1 몰딩 막(140)은 칩 영역(CR) 상의 제3 부분(146)을 더 포함할 수 있다. 제3 부분(146)은 제1 부분(142)으로부터 제1 기판(100)과 제1 반도체 칩(110)의 사이로 연장될 수 있다. 제3 부분(146)은 칩 범프들(103)을 덮을 수 있다. 제3 부분(146)의 하면은 제1 기판(100)과 접할 수 있고, 제3 부분(146)의 상면은 제1 반도체 칩(110)과 접할 수 있다.
다른 실시예들에 따르면, 제1 몰딩 막(140)은 제3 부분(146)을 포함하지 않을 수 있다.
도 2b는 본 발명의 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 구체적으로, 도 2b는 도 1의 I-I'선에 대응하는 단면도일 수 있다. 도 1 및 도 2a를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여 동일한 참조 번호(혹은, 참조 부호)가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 1 및 도 2b를 참조하면, 반도체 패키지(2)는 제1 기판(100), 제1 반도체 칩(110), 적어도 하나의 지지 구조체(120), 연결 부재들(130), 제1 몰딩 막(140), 및 제2 기판(200)을 포함할 수 있다. 제1 기판(100), 제1 반도체 칩(110), 적어도 하나의 지지 구조체(120), 연결 부재들(130), 및 제2 기판(200)은 도 1 및 도 2a를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
반도체 패키지(2)는 언더필 막(150)을 더 포함할 수 있다. 언더필 막(150)은 제1 기판(100)과 제1 반도체 칩(110)의 사이에 제공되어 칩 범프들(103)을 덮을 수 있다. 언더필 막(150)의 하면은 제1 기판(100)과 접할 수 있고, 언더필 막(150)의 상면은 제1 반도체 칩(110)과 접할 수 있다. 예를 들어, 언더필 막(150)은 언더필 에폭시(under-fill epoxy)를 포함할 수 있다.
제1 몰딩 막(140)은 제1 부분(142) 및 제2 부분(144)을 포함할 수 있다. 제1 부분(142) 및 제2 부분(144)을 도 1 및 도 2a를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 제1 몰딩 막(140)은 도 1 및 도 2a를 참조하여 설명한 제3 부분(146)을 포함하지 않을 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 패키지를 개략적으로 나타내는 평면도이다.
도 3을 참조하면, 반도체 패키지(3)은 도 1 및 도 2a를 참조하여 설명한 반도체 패키지(1) 또는 도 1 및 도 2b를 참조하여 설명한 반도체 패키지(2)와 유사할 수 있다. 구체적으로, 지지 구조체(120)의 개수 및 평면적 배치를 제외하고, 반도체 패키지(3)은 반도체 패키지(1) 또는 반도체 패키지(2)와 실질적으로 동일할 수 있다.
반도체 패키지(3)는, 반도체 패키지(1) 또는 반도체 패키지(2)와 달리, 하나의 지지 구조체(120)를 포함할 수 있다. 평면적 관점에서, 지지 구조체(120)는 제1 반도체 칩(110)의 중앙부에 배치될 수 있다.
본 발명의 실시예들에 따른 반도체 패키지(1, 2, 또는 3)은 제1 반도체 칩(110)과 제2 기판(200) 사이에 제공되는 적어도 하나의 지지 구조체(120)를 포함할 수 있다. 적어도 하나의 구조체(120)에 의하여, 제1 반도체 칩(110)과 제2 기판(200) 사이에 일정한 높이(예를 들어, 약 20μm 내지 약 100μm)의 공간이 확보될 수 있다. 이에 따라, 제1 반도체 칩(110)과 제2 기판(200) 사이의 상기 공간을 채우는 제1 몰딩 막(140)이 원활하게 (즉, 보이드(혹은, 에어갭) 없이) 형성될 수 있다. 결론적으로, 본 발명의 실시예들에 따르면, 신뢰성이 향상된 반도체 패키지(1, 2, 또는 3)가 제공될 수 있다.
도 4a는 본 발명의 실시예들에 따른 적층형 반도체 패키지의 단면도이다.
도 4a를 참조하면, 적층형 반도체 패키지(10)는 반도체 패키지(1), 제3 기판(300), 제2 반도체 칩(310), 및 제2 몰딩 막(320)을 포함할 수 있다.
반도체 패키지(1)는 도 1 및 도 2a를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 설명의 간소화를 위하여 반도체 패키지(1)에 대한 자세한 설명은 생략한다. 반도체 패키지(1)는 도 1 및 도 2b를 참조하여 설명한 반도체 패키지(2) 또는 도 3을 참조하여 설명한 반도체 패키지(3)로 대체될 수 있다.
반도체 패키지(1) 상에, 제3 기판(300)이 배치될 수 있다. 제3 기판(300)은 제2 칩 패드들(302) 및 제3 연결 패드들(304)를 포함할 수 있다. 제2 칩 패드들(302)은 제3 기판(300)의 상면에 배치될 수 있고, 제3 연결 패드들(304)은 제3 기판(300)의 하면에 배치될 수 있다. 구체적으로, 평면적 관점에서, 제3 연결 패드들(304)은 제2 기판(200)의 상부 패드들(202)에 각각 대응되도록 배치될 수 있다. 제3 기판(300)은, 예를 들어, 그 내부에 회로 패턴들(미도시)을 포함하는 인쇄 회로 기판일 수 있다.
제2 기판(200)과 제3 기판(300) 사이에, 추가 연결 부재들(203)이 제공될 수 있다. 추가 연결 부재들(203)은 제2 기판(200)과 제3 기판(300)을 전기적으로 연결할 수 있다. 구체적으로, 추가 연결 부재들(203)의 각각은 평면적 관점에서 서로 대응되는 한 쌍의 상부 패드(202) 및 제3 연결 패드(304) 사이에 배치될 수 있으며, 상기 서로 대응되는 한 쌍의 상부 패드(202) 및 제3 연결 패드(304)를 전기적으로 연결할 수 있다. 추가 연결 부재들(203)은 도전성 물질(예를 들어, 금속)을 포함할 수 있다.
제3 기판(300) 상에, 제2 반도체 칩(310)이 실장될 수 있다. 몇몇 실시예들에 따르면, 도 4a에 도시된 바와 달리, 제2 반도체 칩(310)은 복수 개로 제공될 수 있다. 이러한 실시예들에서, 복수 개의 제2 반도체 칩들(310)은 수직적으로 적층되거나, 혹은 옆으로 배치될 수 있다. 제2 반도체 칩(310)은 집적회로(예를 들어, 메모리 회로)를 포함할 수 있다.
몇몇 실시예들에 따르면, 도 4a에 도시된 바와 같이, 제2 반도체 칩(310)은 와이어 본딩 방식으로 제3 기판(300) 상에 실장될 수 있다. 이러한 실시예들에서, 제2 반도체 칩(310)과 제2 칩 패드들(302)을 전기적으로 연결하는 본딩 와이어들(312)이 제공될 수 있다.
다른 실시예들에 따르면, 도 4a에 도시된 바와 달리, 제2 반도체 칩(310)은 플립 칩 방식으로 제3 기판(300) 상에 실장될 수 있다. 이러한 실시예들에서, 제2 반도체 칩(310)은 칩 범프들(미도시)을 통해 제3 기판(300)에 전기적으로 연결될 수 있다.
제3 기판(300) 상에, 제2 몰딩 막(320)이 배치될 수 있다. 제2 몰딩 막(320)은 제3 기판(300)의 상면 및 제2 반도체 칩(310)을 덮을 수 있다. 도 4a에 도시된 바와 같이 본딩 와이어들(312)이 제공되는 경우, 제2 몰딩 막(320)은 본딩 와이어들(312)도 덮을 수 있다. 예를 들어, 제2 몰딩 막(320)은 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
도 4a에 도시된 실시예에서, 제1 기판(100), 제1 반도체 칩(110), 및 제1 몰딩 막(140)은 하부 반도체 패키지를 구성할 수 있고, 제3 기판(300), 제2 반도체 칩(310), 및 제2 몰딩 막(320)은 상부 반도체 패키지를 구성할 수 있다. 제2 기판(200)은 상기 하부 반도체 패키지 및 상기 상부 반도체 패키지 사이에 제공되는 인터포저 기판에 해당할 수 있다.
도 4b는 본 발명의 실시예들에 따른 반도체 패키지의 단면도이다.
도 4b를 참조하면, 적층형 반도체 패키지(20)는 반도체 패키지(1), 제2 반도체 칩(310), 및 제2 몰딩 막(320)을 포함할 수 있다.
반도체 패키지(1)는 도 1 및 도 2a를 참조하여 설명한 바와 실질적으로 동일할 수 있다. 설명의 간소화를 위하여 반도체 패키지(1)에 대한 자세한 설명은 생략한다. 반도체 패키지(1)는 도 1 및 도 2b를 참조하여 설명한 반도체 패키지(2) 또는 도 3을 참조하여 설명한 반도체 패키지(3)로 대체될 수 있다.
제2 기판(200) 상에, 제2 반도체 칩(310)이 실장될 수 있다. 몇몇 실시예들에 따르면, 도 4b에 도시된 바와 달리, 제2 반도체 칩(310)은 복수 개로 제공될 수 있다. 제2 반도체 칩(310)은 집적회로(예를 들어, 메모리 회로)를 포함할 수 있다.
몇몇 실시예들에 따르면, 도 4b에 도시된 바와 같이, 제2 반도체 칩(310)은 와이어 본딩 방식으로 제2 기판(200) 상에 실장될 수 있다. 이러한 실시예들에서, 제2 반도체 칩(310)과 제2 기판(200)의 상부 패드들(202)을 전기적으로 연결하는 본딩 와이어들(312)이 제공될 수 있다.
다른 실시예들에 따르면, 도 4b에 도시된 바와 달리, 제2 반도체 칩(310)은 플립 칩 방식으로 제2 기판(200) 상에 실장될 수 있다. 이러한 실시예들에서, 제2 반도체 칩(310)은 칩 범프들(미도시)을 통해 제2 기판(200)에 전기적으로 연결될 수 있다.
제2 기판(200) 상에, 제2 몰딩 막(320)이 배치될 수 있다. 제2 몰딩 막(320)은 제2 기판(200)의 상면 및 제2 반도체 칩(210)을 덮을 수 있다. 도 4b에 도시된 바와 같이 본딩 와이어들(312)이 제공되는 경우, 제2 몰딩 막(320)은 본딩 와이어들(312)도 덮을 수 있다. 예를 들어, 제2 몰딩 막(320)은 에폭시 몰딩 컴파운드(epoxy molding compound; EMC)를 포함할 수 있다.
도 4b에 도시된 실시예에서, 제1 기판(100), 제1 반도체 칩(110), 및 제1 몰딩 막(140)은 하부 반도체 패키지를 구성할 수 있고, 제2 기판(200), 제2 반도체 칩(310), 및 제2 몰딩 막(320)은 상부 반도체 패키지를 구성할 수 있다.
도 5a 내지 도 5g는 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 예를 들어, 도 5a 내지 도 5g는 도 1의 I-I'선에 해당하는 단면도들일 수 있다. 이하, 도 5a 내지 도 5g를 참조하여 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명한다. 도 1 및 도 2a를 참조하여 설명한 구성과 실질적으로 동일한 구성에 대하여 동일한 참조 번호(혹은, 참조 부호)가 제공될 수 있으며, 중복되는 설명은 생략될 수 있다.
도 5a를 참조하면, 제1 기판(100)이 제공될 수 있다. 제1 기판(100)은 도 1 및 도 2a를 참조하여 설명한 제1 기판(100)과 실질적으로 동일할 수 있다. 제1 기판(100)의 제1 연결 패드들(104) 상에, 제1 솔더 볼들(105)이 각각 제공될 수 있다.
도 5b를 참조하면, 제2 기판(200)이 제공될 수 있다. 제2 기판(200)은 도 1 및 도 2a를 참조하여 설명한 제2 기판(200)과 실질적으로 동일할 수 있다. 제2 기판(200)의 제2 연결 패드들(204) 상에 제2 솔더 볼들(205)이 각각 제공될 수 있다.
제2 기판(200)의 하면 상에 적어도 하나의 지지 구조체들(120)이 제공될 수 있다. 몇몇 실시예들에 따르면, 도 5b에 도시된 바와 같이, 지지 구조체(120)는 복수 개로 제공될 수 있다. 다른 실시예들에 따르면, 도 5b에 도시된 바와 달리, 지지 구조체(120)는 하나만 제공될 수 있다. 설명의 간소화를 위하여, 이하에서는 복수 개의 지지 구조체들(120)이 제공되는 실시예들에 대하여 설명한다.
지지 구조체들(120)의 각각은 제2 기판(200)의 하면에 부착되어 있을 수 있다. 다시 말해, 지지 구조체들(120)의 각각의 상면과 제2 기판(200)의 하면은 접할 수 있다. 지지 구조체들(120)의 각각은 제2 기판(200)의 하면에 실질적으로 수직한 방향으로의 두께(120_TH)를 가질 수 있다.
몇몇 실시예들에 따르면, 지지 구조체들(120)은 제1 및 제2 솔더 볼들(105, 205)의 용융점들보다 낮은 유리 전이 온도를 갖는 고분자 물질을 포함할 수 있다. 예를 들어, 지지 구조체들(120)은 에폭시 수지(epoxy resin), 다이 접착 필름(die attach film; DAF), 또는 비도전성 필름(non-conductive film; NCF) 중에서 적어도 하나를 포함할 수 있다.
다른 실시예들에 따르면, 지지 구조체들(120)은 제1 및 제2 솔더 볼들(105, 205)의 용융점들보다 높은 유리 전이 온도를 갖는 고분자 물질을 포함할 수 있다. 예를 들어, 지지 구조체들(120)은 솔더 레지스트(solder resist)를 포함할 수 있다.
도 5c를 참조하면, 제1 기판(100) 상에 제1 반도체 칩(110)이 실장될 수 있다. 평면적 관점에서, 제1 반도체 칩(110)은 칩 영역(CR) 상에 실장될 수 있다. 제1 반도체 칩(110)은 플립 칩 방식으로 제1 기판(100) 상에 실장될 수 있다. 예를 들어, 제1 반도체 칩(110)은 칩 범프들(103)을 통해 제1 칩 패드들(102)에 전기적으로 연결될 수 있다.
몇몇 실시예들에 따르면, 도 2b에 도시된 바와 같이, 언더필 막(150)이 형성될 수 있다. 언더필 막(150)은 제1 기판(100)과 제1 반도체 칩(110)의 사이로 주입되어 제1 기판(100)과 제1 반도체 칩(110)의 사이의 공간을 채울 수 있다. 언더필 막(150)은 칩 범프들(103)을 덮을 수 있다. 다른 실시예들에 따르면, 언더필 막(150)을 형성하는 공정은 생략될 수 있다.
도 5d를 참조하면, 제1 기판(100) 상에 제2 기판(200)이 제공될 수 있다. 이에 따라, 제1 기판(100)의 상면과 제2 기판(200)의 하면이 마주볼 수 있다. 평면적 관점에서, 제2 솔더 볼들(205)은 제1 솔더 볼들(105)에 각각 대응될 수 있다.
지지 구조체들(120)은 제1 반도체 칩(110)과 수직적으로 중첩될 수 있다. 다시 말해, 평면적 관점에서, 지지 구조체들(120)은 제1 반도체 칩(110)과 중첩될 수 있다. 지지 구조체들(120)의 하면은 제1 반도체 칩(110)과 접할 수 있다.
몇몇 실시예들에 따르면, 도 5d에 도시된 바와 같이, 제1 솔더 볼들(105)과 제2 솔더 볼들(205)은 수직적으로 이격될 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 도 5d에 도시된 바와 달리, 서로 대응하는 제1 솔더 볼들(105) 및 제2 솔더 볼들(205)은 접할 수 있다.
도 5e 및 도 5f를 참조하면, 제1 기판(100)과 제2 기판(200)을 전기적으로 연결하는 연결 부재들(130)이 형성될 수 있다. 연결 부재들(130)을 형성하는 것은 리플로우 공정을 수행하여 서로 대응하는 제1 솔더 볼들(105) 및 제2 솔더 볼들(205)을 용융시켜 접합하는 것을 포함할 수 있다.
이하에서는, 지지 구조체들(120)이 제1 및 제2 솔더 볼들(105, 205)의 용융점들보다 낮은 유리 전이 온도를 갖는 고분자 물질을 포함하는 실시예들에서의 상기 리플로우 공정이 설명된다. 지지 구조체들(120)은 제1 및 제2 솔더 볼들(105, 205)의 용융점들보다 높은 유리 전이 온도를 갖는 고분자 물질을 포함하는 실시예들에서의 상기 리플로우 공정은 도 6을 참조하여 후술된다.
먼저 도 5e를 참조하면, 상기 리플로우 공정 중에 열 에너지가 제공될 수 있다. 이에 따라, 지지 구조체들(120) 및 제1 및 제2 솔더 볼들(105, 205)이 가열될 수 있다.
제1 및 제2 솔더 볼들(105, 205)이 용융되기 전에, 지지 구조체들(120)이 연화될(softened) 수 있다. 이는, 지지 구조체들(120)이 제1 및 제2 솔더 볼들(105, 205)의 용융점들보다 낮은 유리 전이 온도를 갖는 고분자 물질을 포함하기 때문일 수 있다. 이에 따라, 지지 구조체들(120)의 두께(120_TH)가 감소되도록, 지지 구조체들(120)이 변형될 수 있다.
도 5d에 도시된 바와 같이 제1 솔더 볼들(105)과 제2 솔더 볼들(205)은 수직적으로 이격되어 있었던 경우, 지지 구조체들(120)의 두께(120_TH)가 감소하여, 서로 대응하는 제1 솔더 볼들(105) 및 제2 솔더 볼들(205)이 접할 수 있다.
다음으로, 도 5f를 참조하면, 열 에너지가 계속하여 제공됨에 따라, 변형된 지지 구조체들(120)이 경화될(hardened) 수 있다. 변형된 지지 구조체들(120)의 경화는 제1 솔더 볼들(105) 및 제2 솔더 볼들(205)이 용융되기 전에 발생할 수 있다.
이어서, 서로 대응하는 제1 및 제2 솔더 볼들(105, 205)이 용융되어 서로 접합될 수 있다. 이에 따라, 제1 기판(100) 및 제2 기판(200)을 전기적으로 연결하는 연결 부재들(130)이 형성될 수 있다. 구체적으로, 연결 부재들(130)의 각각은 평면적 관점에서 서로 대응되는 한 쌍의 제1 연결 패드(104) 및 제2 연결 패드(204) 사이에 형성될 수 있다.
본 발명의 실시예들에 따르면, 제1 및 제2 솔더 볼들(105, 205)이 용융되어 접합되는 동안에, 제2 기판(200)은 제1 반도체 칩(110) 상의 경화된 지지 구조체들(120)에 의해 지지(혹은, 고정)될 수 있다. 이에 따라, 상기 리플로우 공정 동안, 제2 기판(200)의 뒤틀림(warpage)이 억제될 수 있으며, 제1 및 제2 솔더 볼들(105, 205) 사이의 논-?(non-wet) 불량이 억제될 수 있다. 또한, 제1 반도체 칩(110)과 제2 기판(200) 사이에 일정한 높이(예를 들어, 약 20μm 내지 약 100μm)의 공간이 확보될 수 있다.
도 5g를 참조하면, 제1 기판(100) 및 제2 기판(200) 사이에 제1 몰딩 막(140)이 형성될 수 있다. 제1 몰딩 막(140)을 형성하는 것은 제1 및 제2 기판(200) 사이에 몰딩 물질을 주입하는 것을 포함할 수 있다. 제1 몰딩 막(140)은 제1 반도체 칩(110) 및 연결 부재들(130)을 덮을 수 있다.
제1 몰딩 막(140)은 연결 부재들(130)을 덮는 제1 부분(142) 및 제1 반도체 칩(110)과 제2 기판(200) 사이의 공간을 채우는 제2 부분(144)을 포함할 수 있다. 제2 부분(144)은 지지 구조체들(120)의 측벽들을 덮을 수 있다.
본 발명의 실시예들에 따르면, 지지 구조체들(120)에 의하여 제1 반도체 칩(110)과 제2 기판(200) 사이에 일정한 높이(예를 들어, 약 20μm 내지 약 100μm)의 공간이 확보될 수 있기 때문에, 제1 반도체 칩(110)과 제2 기판(200) 사이의 상기 공간에 몰딩 물질이 원활하게 주입될 수 있다. 이에 따라, 제1 반도체 칩(110)과 제2 기판(200) 사이에 보이드(혹은, 에어 갭)가 발생하는 것이 억제될 수 있다.
또한, 본 발명의 실시예들에 따르면, 연결 부재들(130) 및 제1 반도체 칩(110)을 덮는 제1 몰딩 막(140)이 한 번의 공정으로 형성될 수 있다. 이에 따라, 반도체 패키지의 제조 공정이 단순화될 수 있다.
도 5g에 도시된 바와 같이, 언더필 막(150)이 형성되지 않은 경우, 제1 몰딩 막(140)은 제1 기판(100)과 제1 반도체 칩(110)의 사이의 공간을 채우는 제3 부분(146)을 더 포함할 수 있다. 제3 부분(146)은 칩 범프들(103)을 덮을 수 있다. 도 5g에 도시된 바와 달리, 언더필 막(150)이 형성된 경우, 제1 몰딩 막(140)은 제3 부분(146)을 포함하지 않을 수 있다.
도 2a를 다시 참조하면, 외부 연결 패드들(106) 상에 외부 연결 솔더 볼들(107)이 각각 제공될 수 있다.
도 6은 본 발명의 실시예들에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도이다. 구체적으로, 도 6은 지지 구조체들이 제1 및 제2 솔더 볼들의 용융점들보다 높은 유리 전이 온도를 갖는 고분자 물질을 포함하는 실시예들에서의 리플로우 공정을 설명하기 위한 단면도이다.
도 6을 참조하면, 제1 기판(100) 상에 제2 기판(200)이 제공될 수 있다. 제1 기판(100)을 제공하는 것, 제2 기판(200)을 제공하는 것, 및 제1 기판(100) 상에 제1 반도체 칩(110)을 실장하는 것은 도 5a 내지 도 5c를 참조하여 설명한 바와 실질적으로 동일한 방법으로 수행될 수 있다.
제1 기판(100)의 상면과 제2 기판(200)의 하면이 마주볼 수 있다. 평면적 관점에서 제2 솔더 볼들(205)은 제1 솔더 볼들(105)에 각각 대응될 수 있으며, 서로 대응하는 제1 솔더 볼들(105) 및 제2 솔더 볼들(205)은 접할 수 있다.
지지 구조체들(120)은 제1 반도체 칩(110)과 수직적으로 중첩될 수 있다. 다시 말해, 평면적 관점에서, 지지 구조체들(120)은 제1 반도체 칩(110)과 중첩될 수 있다. 예를 들어, 지지 구조체들(120)의 각각의 두께(120_TH)는 약 20μm 내지 약 100μm일 수 있다.
몇몇 실시예들에 따르면, 도 6에 도시된 바와 같이, 지지 구조체들(120)은 제1 반도체 칩(110)으로부터 수직적으로 이격될 수 있다. 하지만 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 도 6에 도시된 바와 달리, 지지 구조체들(120)의 하면은 제1 반도체 칩(110)과 접할 수 있다.
이어서, 도 5f를 참조하면, 제1 기판(100)과 제2 기판(200)을 전기적으로 연결하는 연결 부재들(130)이 형성될 수 있다. 연결 부재들(130)을 형성하는 것은 리플로우 공정을 수행하여 서로 대응하는 제1 솔더 볼들(105) 및 제2 솔더 볼들(205)을 용융시켜 접합하는 것을 포함할 수 있다. 구체적으로, 연결 부재들(130)의 각각은 평면적 관점에서 서로 대응되는 한 쌍의 제1 연결 패드(104) 및 제2 연결 패드(204) 사이에 형성될 수 있다.
상기 리플로우 공정 중에, 지지 구조체들(120)의 하면은 제1 반도체 칩(110)과 접할 수 있으며, 지지 구조체들(120)은 연화되지 않고 제2 기판(200)을 지지(혹은, 고정)할 수 있다. 이는, 지지 구조체들(120)이 제1 및 제2 솔더 볼들(105, 205)의 용융점들보다 높은 유리 전이 온도를 갖는 고분자 물질을 포함하기 때문일 수 있다. 이에 따라, 상기 리플로우 공정 동안, 제2 기판(200)의 뒤틀림(warpage)이 억제될 수 있으며, 제1 및 제2 솔더 볼들(105, 205) 사이의 논-?(non-wet) 불량이 억제될 수 있다. 또한, 제1 반도체 칩(110)과 제2 기판(200) 사이에 일정한 높이(예를 들어, 약 20μm 내지 약 100μm)의 공간이 확보될 수 있다.
이후의 공정은, 도 5g 및 도 2a를 참조하여 설명한 바와 실질적으로 동일할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 제1 기판 상에 실장된 제1 반도체 칩;
    상기 제1 기판 상의 제2 기판, 상기 제1 반도체 칩은 상기 제1 기판과 상기 제2 기판 사이에 위치하는 것;
    상기 제2 기판과 상기 제1 반도체 칩 사이에 배치되는 복수의 지지 구조체들;
    상기 제1 기판 및 상기 제2 기판 사이의 연결 부재들, 상기 연결 부재들은 상기 제1 기판 및 제2 기판을 전기적으로 연결하는 것; 및
    상기 제1 반도체 칩 및 상기 연결 부재들을 덮는 몰딩 막을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    평면적 관점에서, 상기 지지 구조체들은 서로 이격되는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 지지 구조체들의 각각의 상면은 상기 제2 기판과 접하고,
    상기 지지 구조체들의 각각의 하면은 상기 제1 반도체 칩과 접하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 몰딩 막은:
    상기 연결 부재들의 측벽들을 덮는 제1 부분; 및
    상기 제1 반도체 칩과 상기 제2 기판 사이의 제2 부분을 포함하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 제2 부분은 상기 지지 구조체들의 사이로 연장되는 반도체 패키지.
  6. 제4 항에 있어서,
    상기 제2 부분은 상기 제2 기판 및 상기 제1 반도체 칩과 접하는 반도체 패키지.
  7. 제4 항에 있어서,
    상기 몰딩 막은 상기 제1 기판과 상기 제1 반도체 칩 사이의 제3 부분을 더 포함하는 반도체 패키지.
  8. 제1 항에 있어서,
    상기 제1 기판과 상기 제1 반도체 칩 사이의 언더필 막을 더 포함하는 반도체 패키지.
  9. 제1 기판 상에 실장된 제1 반도체 칩;
    상기 제1 기판 상의 제2 기판;
    상기 제2 기판과 상기 제1 반도체 칩 사이에 배치되는 지지 구조체;
    상기 제1 기판 및 상기 제2 기판을 전기적으로 연결하는 연결 부재; 및
    상기 제1 반도체 칩 및 상기 연결 부재를 덮는 몰딩 막을 포함하되,
    평면적 관점에서, 상기 지지 구조체의 일 방향으로의 너비는 상기 제1 반도체 칩의 상기 일 방향으로의 너비의 1/200배 내지 1/10배인 반도체 패키지.
  10. 제9 항에 있어서,
    상기 지지 구조체의 상기 너비는 30μm 내지 600μm인 반도체 패키지.
  11. 제9 항에 있어서,
    상기 지지 구조체의 두께는 상기 연결 부재의 두께의 1/10배 내지 2/5배인 반도체 패키지.
  12. 제9 항에 있어서,
    상기 지지 구조체의 두께는 20μm 내지 100μm인 반도체 패키지.
  13. 제9 항에 있어서,
    상기 몰딩 막은:
    상기 연결 부재의 측벽을 덮는 제1 부분; 및
    상기 제1 부분으로부터 상기 제1 반도체 칩과 상기 제2 기판의 사이로 연장되는 제2 부분을 포함하는 반도체 패키지.
  14. 제1 기판 상에 제1 반도체 칩을 실장하는 것;
    상기 제1 기판 상에 제2 기판을 제공하되, 상기 제2 기판의 하면은 상기 제1 반도체 칩과 수직적으로 중첩되는 지지 구조체를 구비하는 것;
    리플로우 공정을 수행하여, 상기 제1 기판 및 상기 제2 기판을 전기적으로 연결하는 연결 부재를 형성하는 것; 및
    상기 제1 반도체 칩 및 상기 연결 부재를 덮는 몰딩 막을 형성하는 것을 포함하는 반도체 패키지의 제조 방법.
  15. 제14 항에 있어서,
    상기 제1 기판은 그 상면에 제1 솔더 볼을 구비하고, 상기 제2 기판은 그 하면에 제2 솔더 볼을 구비하되,
    상기 리플로우 공정은 상기 제1 솔더 볼 및 상기 제2 솔더 볼을 용융시켜 접합하는 것을 포함하는 반도체 패키지의 제조 방법.
  16. 제15 항에 있어서,
    상기 지지 구조체는 상기 제1 및 제2 솔더 볼들이 용융되는 온도보다 낮은 유리 전이 온도를 갖는 고분자 물질을 포함하는 반도체 패키지의 제조 방법.
  17. 제16 항에 있어서,
    상기 리플로우 공정 중에, 상기 지지 구조체는 그 두께가 감소되도록 변형되는 반도체 패키지의 제조 방법.
  18. 제17 항에 있어서,
    상기 변형된 지지 구조체는 상기 제1 및 제2 솔더 볼들이 용융되기 전에 경화되는 반도체 패키지의 제조 방법.
  19. 제15 항에 있어서,
    상기 지지 구조체는 상기 제1 및 제2 솔더 볼들이 용융되는 온도보다 높은 유리 전이 온도를 갖는 고분자 물질을 포함하는 반도체 패키지의 제조 방법.
  20. 제14 항에 있어서,
    상기 몰딩 막은 상기 지지 구조체의 측벽을 덮도록 형성되는 반도체 패키지의 제조 방법.
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