KR20210011276A - 반도체 패키지 및 그 제조 방법 - Google Patents

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KR20210011276A
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conductive post
redistribution
molding layer
pattern
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KR1020190088519A
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유재경
이재은
고영권
이택훈
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    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
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    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81466—Titanium [Ti] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81471—Chromium [Cr] as principal constituent
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    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81481—Tantalum [Ta] as principal constituent
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    • H01L2224/83005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
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    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
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    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
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Abstract

본 발명의 기술적 사상은 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물; 상기 반도체 칩의 적어도 일부를 덮는 몰딩층; 및 상기 몰딩층 내에 배치된 도전성 포스트로서, 하면은 상기 하부 재배선 구조물의 상기 하부 재배선 패턴에 접촉하고, 상면은 상기 몰딩층의 상면 보다 낮은 레벨에 위치된 상기 도전성 포스트를 포함하고, 상기 몰딩층의 상기 상면의 표면 거칠기는 상기 도전성 포스트의 상기 상면의 표면 거칠기보다 큰 반도체 패키지를 제공한다.

Description

반도체 패키지 및 그 제조 방법 {SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 반도체 패키지 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 팬-아웃(fan-out) 반도체 패키지 및 그 제조 방법에 관한 것이다.
최근 전자 제품 시장은 휴대용 장치의 수요가 급격하게 증가하고 있으며, 이로 인하여 이들 전자 제품에 실장되는 전자 부품들의 소형화 및 경량화가 지속적으로 요구되고 있다. 전자 부품들의 소형화 및 경량화를 위하여, 이에 탑재되는 반도체 패키지는 그 부피가 점점 작아지면서도 고용량의 데이터를 처리할 것이 요구되고 있다. 특히, 입출력(I/O) 단자의 개수가 증가한 고집적화된 반도체 칩은 입출력 단자 사이의 간격이 감소하여 입출력 단자 사이의 간섭이 발생할 수 있다. 이러한 입출력 단자 사이의 간섭을 제거하기 위해, 입출력 단자 사이의 간격을 증가시킬 수 있는 팬 아웃 반도체 패키지가 사용되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 패키지 및 그 제조 방법을 제공하는 것이다.
상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 칩 패드를 포함하는 반도체 칩; 상기 반도체 칩 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물; 상기 반도체 칩의 적어도 일부를 덮는 몰딩층; 및 상기 몰딩층 내에 배치된 도전성 포스트로서, 하면은 상기 하부 재배선 구조물의 상기 하부 재배선 패턴에 접촉하고, 상면은 상기 몰딩층의 상면 보다 낮은 레벨에 위치된 상기 도전성 포스트를 포함하고, 상기 몰딩층의 상기 상면의 표면 거칠기는 상기 도전성 포스트의 상기 상면의 표면 거칠기보다 큰 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 하부 재배선 절연층 및 하부 재배선 패턴을 포함하는 하부 재배선 구조물; 상기 하부 재배선 절연층의 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결된 하부 반도체 칩; 상기 하부 재배선 절연층의 상기 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결된 도전성 포스트; 상기 하부 반도체 칩의 측면 및 상기 도전성 포스트의 측면을 덮고, 상기 도전성 포스트의 상면보다 높은 레벨에 위치된 상면을 포함하는 몰딩층; 및 상기 몰딩층 및 상기 하부 반도체 칩 상의 상부 재배선 구조물로서, 상기 도전성 포스트의 상기 상면을 덮는 상부 재배선 절연층 및 상기 상부 재배선 절연층의 일부를 관통하여 상기 도전성 포스트에 접촉하는 상부 재배선 패턴을 포함하는 상기 상부 재배선 구조물을 포함하고, 상기 몰딩층의 상기 상면의 표면 거칠기는 상기 도전성 포스트의 상기 상면의 표면 거칠기보다 큰 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 하부 반도체 칩; 상기 하부 반도체 칩의 측면을 덮는 몰딩층; 상기 몰딩층을 관통하는 도전성 포스트; 및 상기 하부 반도체 칩과 상기 도전성 포스트를 전기적으로 연결하는 하부 재배선 패턴을 포함하는 하부 패키지; 상기 하부 패키지 상의 상부 패키지로서, 상부 반도체 칩을 포함하는 상기 상부 패키지; 및 상기 하부 패키지와 상기 상부 패키지 사이의 패키지간 연결 단자로서, 상기 도전성 포스트의 상면에 접촉하는 상기 패키지간 연결 단자를 포함하고, 상기 상부 패키지와 마주하는 상기 몰딩층의 상면은 상기 도전성 포스트의 상기 상면보다 높은 레벨에 위치되고, 상기 몰딩층의 상면의 표면 거칠기는 상기 도전성 포스트의 상기 상면의 표면 거칠기보다 큰 반도체 패키지를 제공한다.
또한, 상술한 과제를 해결하기 위하여 본 발명의 기술적 사상은 하부 재배선 절연층 및 하부 재배선 패턴을 포함하는 하부 재배선 구조물을 형성하는 단계; 상기 하부 재배선 절연층의 제1 면 상의 하부 재배선 패턴의 일부분 상에 도전성 포스트를 형성하는 단계; 상기 도전성 포스트의 상면 상에 희생막을 형성하는 단계; 상기 하부 재배선 구조물 상에 반도체 칩을 배치하는 단계; 상기 반도체 칩, 상기 도전성 포스트, 및 상기 희생막을 덮는 몰딩층을 형성하는 단계; 상기 희생막이 노출되도록 상기 몰딩층의 일부를 제거하는 연마를 수행하는 단계; 및 상기 도전성 포스트의 상면이 노출되도록 상기 희생막을 제거하는 단계를 포함하는 반도체 패키지의 제조 방법을 제공한다.
본 발명의 실시예들에 의하면, CMP 공정이 수행되는 동안, 도전성 포스트는 희생막에 의해 보호되므로, 도전성 포스트의 손상 및 잔류물의 발생을 방지할 수 있으므로, 반도체 패키지의 신뢰성이 향상될 수 있다.
또한, 본 발명의 실시예들에 의하면, CMP 공정 동안 도전성 포스트는 희생막에 보호되어 변형되지 않으므로, 도전성 포스트를 얼라인 키로 활용하여 상부 재배선 패턴을 형성할 때 얼라인 키 인식 정확도가 향상되므로, 오정렬(misalign)로 인해 반도체 패키지의 전기적 특성이 저하되는 문제를 방지할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 5는 도 4의 "V"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 7는 도 6의 "Ⅶ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 8a 내지 도 8s는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10)를 나타내는 단면도이다. 도 2는 도 1의 "Ⅱ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 1 및 도 2를 참조하면, 반도체 패키지(10)는 재배선 구조물(redistribution line structure, 101), 반도체 칩(200), 도전성 포스트(160), 및 몰딩층(250)을 포함할 수 있다.
재배선 구조물(101)은 재배선 절연층(110), 복수의 재배선 패턴(120, 130, 140), 및 외부 전극 패드(150)를 포함할 수 있다.
재배선 절연층(110)은 복수의 절연층(111, 113, 115)을 포함할 수 있다. 상기 복수의 절연층(111, 113, 115) 각각은 예를 들어, 유기 화합물로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 복수의 절연층(111, 113, 115) 각각은 유기 고분자 물질로 구성된 물질막으로부터 형성될 수 있다. 예시적인 실시예들에서, 복수의 절연층(111, 113, 115) 각각은 포토 레지스트 공정이 가능한 PID(Photo Imageable Dielectic) 소재의 절연 물질을 포함할 수 있다. 예를 들어, 복수의 절연층(111, 113, 115) 각각은 감광성 폴리이미드(photosensitive polyimide, PSPI)로 형성될 수 있다. 예시적인 실시예들에서, 복수의 절연층(111, 113, 115) 각각은 산화물 또는 질화물을 포함할 수도 있다. 예를 들어, 복수의 절연층(111, 113, 115) 각각은 실리콘 산화물 또는 실리콘 질화물을 포함할 수도 있다.
복수의 재배선 패턴(120, 130, 140)은 복수의 도전성 라인 패턴(121, 131, 141), 및 복수의 도전성 비아 패턴(123, 133, 143)을 포함할 수 있다. 복수의 도전성 라인 패턴(121, 131, 141)은 복수의 절연층(111, 113, 115) 각각의 상면 및 하면 중 적어도 하나의 표면 상에 배치될 수 있다. 복수의 도전성 비아 패턴(123, 133, 143)은 복수의 절연층(111, 113, 115) 중 적어도 하나의 층을 관통할 수 있다. 복수의 도전성 비아 패턴(123, 133, 143)은 복수의 도전성 라인 패턴(121, 131, 141) 중 적어도 하나에 연결되거나, 외부 전극 패드 (150)에 연결될 수 있다.
복수의 절연층(111, 113, 115) 각각과 복수의 도전성 라인 패턴(121, 131, 141) 사이 및 복수의 절연층(111, 113, 115) 각각과 복수의 도전성 비아 패턴(123, 133, 143) 사이에는, 복수의 씨드층(125, 135, 145)이 개재될 수 있다. 예시적인 실시예들에서, 복수의 씨드층(125, 135, 145)은 물리 기상 증착을 수행하여 형성할 수 있고, 복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)은 무전해 도금을 수행하여 형성할 수 있다.
예를 들면, 복수의 씨드층(125, 135, 145)은 구리(Cu), 티타늄(Ti), 티타늄 텅스텐(TiW), 티타늄 질화물(TiN), 탄탈륨(Ta), 탄탈륨 질화물(TaN), 크롬(Cr), 알루미늄(Al) 등으로 구성되는 군으로부터 선택될 수 있다. 그러나, 복수의 씨드층(125, 135, 145)이 이들 물질에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 씨드층(125, 135, 145)은 티타늄 상에 구리가 적층된 Cu/Ti, 또는 티타늄 텅스텐 상에 구리가 적층된 Cu/TiW일 수 있다.
복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)은 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다. 예시적인 실시예들에서, 복수의 도전성 라인 패턴(121, 131, 141) 및 복수의 도전성 비아 패턴(123, 133, 143)으로서 구리(Cu)가 이용되는 경우, 복수의 씨드층(125, 135, 145)의 적어도 일부분은 확산 장벽층으로서 작용할 수 있다.
외부 전극 패드(150)는 재배선 구조물(101)의 하면 상에 마련될 수 있다. 외부 전극 패드(150) 상에는 외부 연결 단자(190)가 배치될 수 있다. 반도체 패키지(10)는 외부 연결 단자(190)를 통해 전자 제품의 모듈 기판이나 시스템 보드 등에 전기적으로 연결되어 탑재될 수 있다. 외부 전극 패드(150)는 외부 연결 단자(190)가 배치되는 언더 범프 메탈(UBM, under bump metallurgy)로 기능할 수 있다.
예시적인 실시예들에서, 외부 전극 패드(150)는 전체적으로 균일한 두께를 가질 수 있다. 외부 연결 단자(190)가 배치된 외부 전극 패드(150)의 바닥면은 평평한 표면일 수 있다. 예를 들어, 외부 전극 패드(150)는 구리(Cu), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 인듐(In), 몰리브덴(Mo), 망간(Mn), 코발트(Co), 주석(Sn), 니켈(Ni), 마그네슘(Mg), 레늄(Re), 베릴륨(Be), 갈륨(Ga), 루테늄(Ru) 등과 같은 금속 또는 이들의 합금일 수 있지만 이들에 한정되는 것은 아니다.
재배선 구조물(101)의 구성을 좀 더 자세히 살펴보면 다음과 같다.
재배선 절연층(110)은 순차적으로 적층된 제1 절연층(111), 제2 절연층(113), 및 제3 절연층(115)을 포함할 수 있다. 제1 재배선 패턴(120)은 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(123), 및 제1 씨드층(125)을 포함할 수 있다. 제2 재배선 패턴(130)은 제2 도전성 라인 패턴(131), 제2 도전성 비아 패턴(133), 및 제2 씨드층(135)을 포함할 수 있다. 제3 재배선 패턴(140)은 제3 도전성 라인 패턴(141), 제3 도전성 비아 패턴(143), 및 제3 씨드층(145)을 포함할 수 있다.
제1 절연층(111)은 외부 전극 패드(150)의 일부를 노출시키는 제1 비아 오프닝(도 8e의 VO1 참조)을 포함할 수 있다. 제1 절연층(111)의 상면의 일부분, 제1 비아 오프닝(VO1)의 내측벽, 및 제1 비아 오프닝(VO1)을 통하여 노출된 외부 전극 패드(150)의 상면의 일부분 상에는 제1 씨드층(125)이 배치될 수 있다. 제1 씨드층(125)의 일부는 제1 도전성 라인 패턴(121)과 제1 절연층(111)의 상면 사이에 개재되고, 제1 씨드층(125)의 다른 일부는 제1 도전성 비아 패턴(123)의 측벽을 둘러싸고 제1 도전성 비아 패턴(123)과 외부 전극 패드(150) 사이에 개재될 수 있다.
제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)은 제1 씨드층(125) 상에 배치될 수 있다. 제1 도전성 라인 패턴(121)과 제1 도전성 비아 패턴(123)은 도금 공정을 통해 함께 형성되며, 서로 일체를 이룰 수 있다. 제1 도전성 라인 패턴(121)은 제1 절연층(111)의 상면 상의 제1 씨드층(125)의 일부분 및 제1 도전성 비아 패턴(123) 상에 배치될 수 있다. 제1 도전성 비아 패턴(123)은 제1 비아 오프닝(VO1) 내의 제1 씨드층(125)의 일부분을 덮으며, 제1 비아 오프닝(VO1)을 채울 수 있다. 제1 도전성 비아 패턴(123)은 제1 절연층(111)을 관통하여 수직 방향으로 연장되고, 제1 도전성 라인 패턴(121) 및 외부 전극 패드(150) 각각에 연결될 수 있다.
예시적인 실시예들에서, 제1 도전성 비아 패턴(123)은 재배선 절연층(110)의 제1 면(118)으로부터 제2 면(119)을 향하는 방향(또는, 반도체 칩(200)으로부터 멀어지는 방향)으로 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
제1 절연층(111) 상에는 제1 도전성 라인 패턴(121)의 일부분을 덮되, 제1 도전성 라인 패턴(121)의 나머지 일부분을 노출시키는 제2 비아 오프닝(도 8e의 VO2 참조)을 가지는 제2 절연층(113)이 적층될 수 있다.
제2 절연층(113)의 상면의 일부분, 제2 비아 오프닝(VO2)의 내측벽, 및 제2 비아 오프닝(VO2)을 통하여 노출된 제1 도전성 라인 패턴(121)의 상면의 일부분 상에는 제2 씨드층(135)이 배치될 수 있다. 제2 씨드층(135)의 일부는 제2 도전성 라인 패턴(131)과 제2 절연층(113)의 상면 사이에 개재되고, 제2 씨드층(135)의 다른 일부는 제2 도전성 비아 패턴(133)의 측벽을 둘러싸고 제2 도전성 비아 패턴(133)과 제1 도전성 라인 패턴(121) 사이에 개재될 수 있다.
제2 도전성 비아 패턴(133) 및 제2 도전성 라인 패턴(131)은 제2 씨드층(135) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)과 제2 도전성 라인 패턴(131)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제2 도전성 라인 패턴(131)은 제2 절연층(113)의 상면 상의 제2 씨드층(135)의 일부분 및 제2 도전성 비아 패턴(133) 상에 배치될 수 있다. 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2) 내의 제2 씨드층(135)의 일부분을 덮으며, 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 도전성 비아 패턴(133)은 제2 절연층(113)을 관통하여 수직 방향으로 연장되고, 제2 도전성 라인 패턴(131) 및 제1 도전성 라인 패턴(121) 각각에 연결될 수 있다.
예시적인 실시예들에서, 제2 도전성 비아 패턴(133)은 재배선 절연층(110)의 제1 면(118)으로부터 제2 면(119)을 향하는 방향으로 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
제2 절연층(113) 상에는 제2 도전성 라인 패턴(131)의 일부분을 덮되, 제2 도전성 라인 패턴(131)의 나머지 일부분을 노출시키는 제3 비아 오프닝(도 8e의 VO3 참조)을 가지는 제3 절연층(115)이 적층될 수 있다.
제3 절연층(115)의 상면의 일부분, 제3 비아 오프닝(VO3)의 내측벽, 및 제3 비아 오프닝(VO3)을 통하여 노출된 제2 도전성 라인 패턴(131)의 상면의 일부분 상에는 제3 씨드층(145)이 배치될 수 있다. 제3 씨드층(145)의 일부는 제3 도전성 라인 패턴(141)과 제3 절연층(115)의 상면 사이에 개재되고, 제3 씨드층(145)의 다른 일부는 제3 도전성 비아 패턴(143)의 측벽을 둘러싸고 제3 도전성 비아 패턴(143)과 제3 도전성 라인 패턴(141) 사이에 개재될 수 있다.
제3 도전성 비아 패턴(143) 및 제3 도전성 라인 패턴(141)은 제3 씨드층(145) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)과 제3 도전성 라인 패턴(141)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제3 도전성 라인 패턴(141)은 제3 절연층(115)의 상면 상의 제3 씨드층(145)의 일부분 및 제3 도전성 비아 패턴(143) 상에 배치될 수 있다. 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3) 내의 제3 씨드층(145)의 일부분을 덮으며, 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 도전성 비아 패턴(143)은 제3 절연층(115)을 관통하여 수직 방향으로 연장되고, 제3 도전성 라인 패턴(141) 및 제2 도전성 라인 패턴(131) 각각에 연결될 수 있다.
예시적인 실시예들에서, 제2 도전성 비아 패턴(133)은 재배선 절연층(110)의 제1 면(118)으로부터 제2 면(119)을 향하는 방향으로 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
제3 재배선 패턴(140)의 제3 도전성 라인 패턴(141)의 일부는 반도체 칩(200)의 아래에 배치되고, 칩 연결 단자(230)가 부착되기 위한 패드의 기능을 수행할 수 있다. 또한, 제3 재배선 패턴(140)의 제3 도전성 라인 패턴(141)의 다른 일부는 반도체 칩(200)의 측면으로부터 측 방향으로 이격된 부분에 배치되고, 도전성 포스트(160)가 부착되기 위한 패드의 기능을 수행할 수 있다.
도 1에는 재배선 구조물(101)이 3개의 절연층(111, 113, 115), 3개의 도전성 라인 패턴(121, 131, 141), 및 3개의 도전성 비아 패턴(123, 133, 143)을 가지는 것으로 도시되었으나, 이에 한정되는 것은 아니다. 절연층의 수, 도전성 라인 패턴의 수, 및 도전성 비아 패턴의 수는 재배선 구조물(101) 내의 회로 배선의 설계에 따라 다양하게 변형될 수 있다.
반도체 칩(200)은 재배선 구조물(101) 상에 부착될 수 있다. 예를 들어, 반도체 칩(200)은 플립 칩(flip chip) 방식으로 재배선 구조물(101) 상에 실장될 수 있다.
반도체 칩(200)은 메모리 칩 또는 로직 칩일 수 있다. 상기 메모리 칩은 예를 들어, DRAM(Dynamic Random Access Memory) 또는 SRAM(Static Random Access Memory)과 같은 휘발성 메모리 칩이거나, PRAM(Phase-change Random Access Memory), MRAM(Magnetoresistive Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 또는 RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 칩일 수 있다. 일부 실시예들에서, 상기 메모리 칩은 HBM(High Bandwidth Memory) DRAM 반도체 칩일 수 있다. 또한, 상기 로직 칩은 예를 들어, 마이크로 프로세서, 아날로그 소자, 또는 디지털 시그널 프로세서(digital signal processor)일 수 있다.
반도체 칩(200)은 반도체 기판(210) 및 반도체 기판(210)의 일면에 배치되는 칩 패드(220)를 포함할 수 있다.
반도체 기판(210)은 예를 들면, 실리콘(Si, silicon)을 포함할 수 있다. 또는 반도체 기판(210)은 저머늄(Ge, germanium)과 같은 반도체 원소, 또는 SiC (silicon carbide), GaAs(gallium arsenide), InAs (indium arsenide), 및 InP (indium phosphide)와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(210)은 은 활성면과 상기 활성면에 반대되는 비활성면을 가질 수 있다. 예시적인 실시예들에서, 반도체 기판(210)의 상기 활성면은 재배선 구조물(101)을 향할 수 있다.
반도체 칩(200)은 반도체 기판(210)의 상기 활성면에 다양한 종류의 복수의 개별 소자(individual devices)를 포함하는 반도체 소자가 형성될 수 있다.
반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(141) 사이에는, 칩 연결 단자(230)가 배치될 수 있다. 칩 연결 단자(230)는 반도체 칩(200)의 칩 패드(220)와 제3 도전성 라인 패턴(141)을 전기적으로 연결할 수 있다. 칩 연결 단자(230)는 예를 들면, 필라 구조, 솔더 범프, 솔더볼, 및 솔더층 중 적어도 하나를 포함할 수 있다.
반도체 칩(200)은 칩 연결 단자(230), 재배선 구조물(101)의 제1 내지 제3재배선 패턴(120, 130, 140), 외부 전극 패드(150), 및 외부 연결 단자(190)를 통해, 반도체 칩(200)의 동작을 위한 제어 신호, 전원 신호, 및 접지 신호 중 적어도 하나를 외부로부터 제공받거나, 반도체 칩(200)에 저장될 데이터 신호를 외부로부터 제공받거나, 반도체 칩(200)에 저장된 데이터를 외부로 제공할 수 있다.
반도체 칩(200)과 재배선 구조물(101) 사이에는 칩 연결 단자(230)를 감싸는 언더필 물질층(240)이 마련될 수 있다. 언더필 물질층(240)은 예를 들면, 모세관 언더필(capillary under-fill) 방법에 의하여 형성되는 에폭시 수지로 이루어질 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 비전도성 필름(NCF, Non Conductive Film)일 수 있다.
몰딩층(250)은 재배선 구조물(101)의 제1 면(118) 상에 배치되고, 반도체 칩(200)의 적어도 일부를 덮고 도전성 포스트(160)의 측면을 덮을 수 있다. 몰딩층(250)은 예를 들면, 에폭시 몰딩 컴파운드(Epoxy Molding Compound, EMC)로 이루어질 수 있다. 물론, 몰딩층(250)은 에폭시 몰딩 컴파운드에 한정되지 않고, 다양한 물질, 예를 들어, 에폭시 계열 물질, 열경화성 물질, 열가소성 물질, UV 처리 물질 등으로 형성될 수 있다.
예시적인 실시예들에서, 몰딩층(250)은 재배선 절연층(110)의 제1 면(118)의 일부를 덮고, 반도체 칩(200)의 측면을 덮을 수 있다. 몰딩층(250)의 상면(251)은 반도체 칩(200)의 상면과 동일 평면 상에 있을 수 있다. 이 때, 반도체 칩(200)의 상면은 외부에 노출될 수 있다.
도전성 포스트(160)는 반도체 칩(200)의 측면으로부터 측 방향으로 이격된 부분에 배치되고, 몰딩층(250)을 관통하여 수직 방향으로 연장된 포스트 형상 또는 필라(pillar) 형상을 가질 수 있다. 도전성 포스트(160)는 패드로 기능하는 제3 재배선 패턴(140) 상에 배치될 수 있다. 도전성 포스트(160)는 제1 내지 제3 재배선 패턴(110, 120, 130) 중 적어도 일부를 통해 반도체 칩(200)에 전기적으로 연결되고, 제1 내지 제3 재배선 패턴(110, 120, 130) 중 적어도 일부 및 외부 전극 패드(150)를 통해 외부 연결 단자(190)에 전기적으로 연결될 수 있다.
예를 들어, 도전성 포스트(160)는 구리(Cu)로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
예시적인 실시예들에서, 도전성 포스트(160)의 수평 폭은 약 100 ㎛ 내지 약 250㎛ 사이일 수 있다.
몰딩층(250)은 도전성 포스트(160)의 상면(161)을 오픈하기 위한 리세스부(257)를 포함하며, 상기 리세스부(257)에 의해 제공된 내측벽(253)을 포함할 수 있다.
이 때, 도전성 포스트(160)의 상면(161)은 몰딩층(250)의 상면(251)보다 낮은 레벨에 위치될 수 있다. 예시적인 실시예들에서, 수직 방향에 대해, 도전성 포스트(160)의 상면(161)과 몰딩층(250)의 상면(251) 사이의 거리는 약 1㎛ 내지 약 100㎛ 사이일 수 있다. 바꿔 말해서, 몰딩층(250)의 리세스부(257)의 깊이는 약 1㎛ 내지 약 100㎛ 사이일 수 있다.
예시적인 실시예들에서, 몰딩층(250)의 리세스부(257)의 수평 폭은 도전성 포스트(160)의 상면(161)의 수평 폭과 동일할 수 있고, 몰딩층(250)의 리세스부(257)에 의해 도전성 포스트(160)의 상면(161)이 전체적으로 오픈될 수 있다.
다른 예시적인 실시예들에서, 몰딩층(250)의 리세스부(257)의 수평 폭은 도전성 포스트(160)의 상면(161)의 수평 폭과 상이할 수 있다. 예를 들어, 몰딩층(250)의 리세스부(257)의 수평 폭은 도전성 포스트(160)의 상면(161)의 수평 폭보다 클 수 있고, 몰딩층(250)의 리세스부(257)에 의해 도전성 포스트(160)의 상면(161)이 전체적으로 오픈될 수 있다. 또는, 몰딩층(250)의 리세스부(257)의 수평 폭은 도전성 포스트(160)의 상면(161)의 수평 폭보다 작을 수 있고, 몰딩층(250)의 리세스부(257)에 의해 도전성 포스트(160)의 상면(161)이 부분적으로 오픈될 수 있다.
예시적인 실시예들에서, 몰딩층(250)의 상면(251)의 표면 거칠기는 도전성 포스트(160)의 상면(161)의 표면 거칠기보다 클 수 있다. 예를 들어, 몰딩층(250)의 상면(251)의 산술 평균 거칠기(arithmetical average roughness, Ra)는 도전성 포스트(160)의 상면(161)의 산술 평균 거칠기의 약 2배 내지 약 8배 사이일 수 있다.
또한, 몰딩층(250)의 상면(251)의 표면 거칠기는 몰딩층(250)의 내측벽(253)의 표면 거칠기보다 클 수 있다.
도 3은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10a)를 나타내는 단면도이다.
도 3에 도시된 반도체 패키지(10a)는 몰딩층(250a)을 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 설명의 편의를 위하여, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 3을 참조하면, 반도체 패키지(10a)는 재배선 구조물(100), 반도체 칩(200), 도전성 포스트(160), 및 몰딩층(250a)을 포함할 수 있다. 몰딩층(250a)은 반도체 칩(200)의 측면 및 상면을 덮고, 도전성 포스트(160)의 측면을 덮을 수 있다. 몰딩층(250a)은 평탄화된 상면을 포함할 수 있다. 몰딩층(250a)의 상면(251a)은 반도체 칩(200)의 상면보다 높은 레벨에 위치될 수 있다. 또한, 몰딩층(250a)의 상면(251a)은 도전성 포스트(160)의 상면보다 높은 레벨에 위치될 수 있다.
도 4는 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10b)를 나타내는 단면도이다. 도 5는 도 4의 "V"로 표시된 영역을 확대하여 나타내는 확대 단면도이다.
도 4 및 도 5에 도시된 반도체 패키지(10b)는 상부 재배선 구조물(401) 및 상부 반도체 칩(500)을 더 포함한다는 점을 제외하고는 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 대체로 동일하거나 유사할 수 있다. 설명의 편의를 위하여, 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 차이점을 중심으로 설명하도록 한다.
도 4 및 도 5를 참조하면, 반도체 패키지(10b)는 하부 재배선 구조물(101), 하부 반도체 칩(200), 도전성 포스트(160), 하부 몰딩층(250), 상부 재배선 구조물(401), 상부 반도체 칩(500), 및 상부 몰딩층(550)을 포함할 수 있다.
하부 재배선 구조물(101)은 하부 재배선 절연층(110), 복수의 하부 재배선 패턴(120, 130, 140) 및 외부 전극 패드(150)를 포함할 수 있다. 하부 재배선 구조물(101)은 도 1 및 도 2를 참조하여 설명된 재배선 구조물(101)과 실질적으로 동일하거나 유사할 수 있다. 또한, 하부 반도체 칩(200), 도전성 포스트(160) 및 하부 몰딩층(250)은 각각 도 1 및 도 2를 참조하여 설명된 반도체 칩(200), 도전성 포스트(160) 및 몰딩층(250)과 실질적으로 동일하거나 유사할 수 있다.
상부 재배선 구조물(401)은 상부 재배선 절연층(410) 및 복수의 상부 재배선 패턴(420, 430)을 포함할 수 있다. 상기 복수의 상부 재배선 패턴(420, 430)은 도전성 포스트(160)를 통해 하부 재배선 구조물(101)의 제3 재배선 패턴(130)에 전기적으로 연결될 수 있다.
상부 재배선 절연층(410)은 하부 반도체 칩(200) 및 하부 몰딩층(250) 상에 차례로 적층된 복수의 상부 절연층(411, 413)을 포함할 수 있다. 예를 들어, 복수의 상부 절연층(411, 413) 각각은 PID 소재의 절연 물질, 예를 들어 감광성 폴리이미드로 형성될 수 있다. 또는, 복수의 상부 절연층(411, 413) 각각은 산화물 또는 질화물을 포함할 수도 있다.
복수의 상부 재배선 패턴(420, 430)은 복수의 상부 도전성 라인 패턴(421, 431) 및 복수의 상부 도전성 비아 패턴(423, 433)을 포함할 수 있다. 복수의 상부 도전성 라인 패턴(421, 431)은 복수의 상부 절연층(411, 413) 각각의 상면 및 하면 중 적어도 하나의 표면 상에 배치될 수 있다. 복수의 상부 도전성 비아 패턴(423, 433)은 복수의 상부 절연층(411, 413) 중 적어도 하나의 층을 관통할 수 있다. 복수의 상부 도전성 비아 패턴(423, 433)은 복수의 상부 도전성 라인 패턴(421, 431) 중 적어도 하나에 연결되거나, 도전성 포스트(160)의 상면(161)에 연결될 수 있다.
예를 들어, 상부 재배선 절연층(410)은 하부 반도체 칩(200) 및 하부 몰딩층(250) 상에 차례로 적층된 제1 상부 절연층(411) 및 제2 상부 절연층(413)을 포함할 수 있다.
제1 상부 절연층(411)은 하부 반도체 칩(200)의 상면 및 하부 몰딩층(250)의 상면(251)을 덮도록 형성되고, 또한 하부 몰딩층(250)의 리세스부(도 2의 257 참조)를 채우도록 형성될 수 있다. 하부 몰딩층(250)의 리세스부를 채우는 제1 상부 절연층(411) 부분은 하부 몰딩층(250)의 내측벽(253)을 덮고, 도전성 포스트(160)의 상면(161)을 덮을 수 있다. 제1 상부 절연층(411)이 하부 몰딩층(250)의 리세스부를 채우도록 형성됨에 따라, 제1 상부 절연층(411)과 하부 몰딩층(250) 사이의 접촉 면적이 증가되므로, 하부 몰딩층(250)에 대한 제1 상부 절연층(411)의 접착력이 향상되어 제1 상부 절연층(411)의 박리(delamination)를 방지할 수 있다.
예를 들어, 복수의 상부 재배선 패턴(420, 430)은 제1 상부 재배선 패턴(420) 및 제2 상부 재배선 패턴(430)을 포함할 수 있다. 제1 상부 재배선 패턴(420)은 제1 상부 도전성 라인 패턴(421), 제1 상부 도전성 비아 패턴(423), 및 제1 상부 씨드층(425)을 포함할 수 있다. 제2 상부 재배선 패턴(430)은 제2 상부 도전성 라인 패턴(431), 제2 상부 도전성 비아 패턴(433), 및 제2 상부 씨드층(435)을 포함할 수 있다.
제1 상부 절연층(411)은 도전성 포스트(160)의 상면(161)의 일부를 노출시키는 비아 오프닝을 포함할 수 있다. 제1 상부 절연층(411)의 상면의 일부분, 제1 상부 절연층(411)의 상기 비아 오프닝의 내측벽, 및 제1 상부 절연층(411)의 비아 오프닝을 통하여 노출된 도전성 포스트(160)의 상면(161)의 일부분 상에는 제1 상부 씨드층(425)이 배치될 수 있다. 제1 상부 씨드층(425)의 일부는 제1 상부 도전성 라인 패턴(421)과 제1 상부 절연층(411)의 상면 사이에 개재되고, 제1 상부 씨드층(425)의 다른 일부는 제1 상부 도전성 비아 패턴(423)의 측벽을 둘러싸고 제1 상부 도전성 비아 패턴(423)과 도전성 포스트(160)의 상면(161) 사이에 개재될 수 있다.
제1 상부 도전성 라인 패턴(421) 및 제1 상부 도전성 비아 패턴(423)은 제1 상부 씨드층(425) 상에 배치될 수 있다. 제1 상부 도전성 라인 패턴(421)과 제1 상부 도전성 비아 패턴(423)은 도금 공정을 통해 함께 형성되며, 서로 일체를 이룰 수 있다. 제1 상부 도전성 라인 패턴(421)은 제1 상부 도전성 비아 패턴(423) 및 제1 상부 절연층(411)의 상면 상의 제1 상부 씨드층(425)의 일부분 상에 배치될 수 있다. 제1 상부 도전성 비아 패턴(423)은 제1 상부 절연층(411)의 상기 비아 오프닝 내의 제1 상부 씨드층(425)의 일부분을 덮으며, 제1 상부 절연층(411)의 상기 비아 오프닝을 채울 수 있다. 제1 상부 도전성 비아 패턴(423)은 제1 상부 절연층(411)을 관통하여 수직 방향으로 연장되고, 제1 상부 도전성 라인 패턴(421)을 도전성 포스트(160)에 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 제1 상부 도전성 비아 패턴(423)은 도전성 포스트(160)의 상면(161)으로부터 멀어지는 방향으로 점차 수평 방향의 폭이 넓어지는 형상을 가질 수 있다.
예시적인 실시예들에서, 제1 상부 도전성 비아 패턴(423)은 수평 폭은 약 25 ㎛ 내지 약 45 ㎛ 사이일 수 있다.
예시적인 실시예들에서, 도전성 포스트(160)에 인접한 제1 상부 도전성 비아 패턴(423)의 최하단에서, 제1 상부 도전성 비아 패턴(423)의 상기 최하단의 수평 폭은 도전성 포스트(160)의 수평 폭의 약 10% 내지 약 45% 사이일 수 있다.
제1 상부 절연층(411) 상에는 제1 상부 도전성 라인 패턴(421)의 일부분을 덮되, 제1 상부 도전성 라인 패턴(421)의 나머지 일부분을 노출시키는 비아 오프닝을 가지는 제2 상부 절연층(413)이 적층될 수 있다.
제2 상부 절연층(413)의 상면의 일부분, 제2 상부 절연층(413)의 상기 비아 오프닝의 내측벽, 및 제2 상부 절연층(413)의 상기 비아 오프닝을 통하여 노출된 제1 상부 도전성 라인 패턴(421)의 상면의 일부분 상에는 제2 상부 씨드층(435)이 배치될 수 있다. 제2 상부 씨드층(435)의 일부는 제2 상부 도전성 라인 패턴(431)과 제2 상부 절연층(413)의 상면 사이에 개재되고, 제2 상부 씨드층(435)의 다른 일부는 제2 상부 도전성 비아 패턴(433)의 측벽을 둘러싸고 제2 상부 도전성 비아 패턴(433)과 제1 상부 도전성 라인 패턴(421) 사이에 개재될 수 있다.
제2 상부 도전성 비아 패턴(433) 및 제2 상부 도전성 라인 패턴(431)은 제2 상부 씨드층(435) 상에 배치될 수 있다. 제2 상부 도전성 비아 패턴(433)과 제2 상부 도전성 라인 패턴(431)은 도금 공정을 통해 형성되며, 서로 일체를 이룰 수 있다. 제2 상부 도전성 라인 패턴(431)은 제2 상부 절연층(413)의 상면 상의 제2 상부 씨드층(435)의 일부분 및 제2 상부 도전성 비아 패턴(433) 상에 배치될 수 있다. 제2 상부 도전성 비아 패턴(433)은 제2 상부 절연층(413)의 상기 비아 오프닝 내의 제2 상부 씨드층(435)의 일부분을 덮으며, 제2 상부 절연층(413)의 상기 비아 오프닝을 채울 수 있다. 제2 상부 도전성 비아 패턴(433)은 제2 상부 절연층(413)을 관통하여 수직 방향으로 연장되고, 제2 상부 도전성 라인 패턴(431)을 제1 상부 도전성 라인 패턴(421)에 전기적으로 연결할 수 있다.
상부 반도체 칩(500)은 상부 재배선 구조물(401) 상에 부착될 수 있다. 예를 들어, 상부 반도체 칩(500)은 플립 칩 방식으로 상부 재배선 구조물(401) 상에 실장될 수 있다. 상부 반도체 칩(500)은 반도체 기판(510) 및 칩 패드(520)를 포함할 수 있다. 상부 반도체 칩(500)의 칩 패드(520)와 상부 재배선 구조물(401)의 제2 상부 재배선 패턴(430) 사이에는, 칩 연결 단자(530)가 배치될 수 있다. 칩 연결 단자(530)는 상부 반도체 칩(500)의 칩 패드(520)와 제2 상부 재배선 패턴(430)을 전기적으로 연결할 수 있다. 상부 반도체 칩(500)과 상부 재배선 구조물(401) 사이에는 칩 연결 단자(530)를 감싸는 언더필 물질층(540)이 마련될 수 있다. 또한, 상부 재배선 구조물(401) 상에는, 상부 반도체 칩(500)의 적어도 일부를 덮는 상부 몰딩층(550)이 마련될 수 있다.
예시적인 실시예들에서, 하부 반도체 칩(200)과 상부 반도체 칩(500)은 이종의 반도체 칩일 수 있다. 예를 들어, 하부 반도체 칩(200)이 로직 칩일 때, 상부 반도체 칩(500)은 메모리 칩일 수 있다. 예시적인 실시예들에서, 반도체 패키지(10b)는 서로 다른 종류의 반도체 칩들이 서로 전기적으로 연결되어 하나의 시스템으로 동작하는 시스템 인 패키지(system in package, SIP)일 수 있다. 또는, 다른 예시적인 실시예들에서, 하부 반도체 칩(200)과 상부 반도체 칩(500)은 동종의 반도체 칩일 수도 있다.
도 6은 본 발명의 예시적인 실시예들에 따른 반도체 패키지(10c)를 나타내는 단면도이다. 도 7는 도 6의 "Ⅶ"로 표시된 영역을 확대하여 나타내는 확대 단면도이다. 설명의 편의를 위하여, 앞서 설명된 것과 중복된 내용은 생략하거나 간단히 한다.
도 6 및 도 7을 참조하면, 반도체 패키지(10c)는 하부 패키지(11L) 및 하부 패키지(11L) 상의 상부 패키지(11U)를 포함할 수 있다. 반도체 패키지(10c)는 하부 패키지(11L) 상에 상부 패키지(11U)가 부착된 패키지 온 패키지(Package on Package) 형태의 반도체 패키지일 수 있다.
하부 패키지(11L)는 하부 재배선 구조물(101), 하부 반도체 칩(200), 도전성 포스트(160), 및 하부 몰딩층(250)을 포함할 수 있다. 하부 패키지(11L)는 앞서 도 1 및 도 2를 참조하여 설명된 반도체 패키지(10)와 실질적으로 동일 또는 유사할 수 있다.
상부 패키지(11U)는 상부 재배선 구조물(401), 상부 반도체 칩(500), 칩 연결 단자(530), 언더필 물질층(540), 및 상부 몰딩층(550)을 포함할 수 있다. 상부 반도체 칩(500), 칩 연결 단자(530), 언더필 물질층(540), 및 상부 몰딩층(550)은 앞서 도 4 및 도 5를 참조하여 설명된 상부 반도체 칩(500), 칩 연결 단자(530), 언더필 물질층(540), 및 상부 몰딩층(550)과 실질적으로 동일 또는 유사할 수 있다.
상부 패키지(11U)의 상부 재배선 구조물(401)은 상부 재배선 절연층(410), 복수의 상부 재배선 패턴(420, 430), 및 전극 패드(450)를 포함할 수 있다.
예를 들어, 상부 재배선 절연층(410)은 하부 패키지(10L) 상에 차례로 적층된 제1 상부 절연층(411) 및 제2 상부 절연층(413)을 포함할 수 있다.
예를 들어, 복수의 상부 재배선 패턴(420, 430)은 제1 상부 재배선 패턴(420) 및 제2 상부 재배선 패턴(430)을 포함할 수 있다.
예를 들어, 제1 상부 재배선 패턴(420)은 제1 상부 도전성 라인 패턴(421), 제1 상부 도전성 비아 패턴(423), 및 제1 상부 씨드층(425)을 포함할 수 있다. 제1 상부 도전성 라인 패턴(421)은 제1 상부 절연층(411)의 상면을 따라 연장될 수 있고, 제1 상부 도전성 비아 패턴(423)은 제1 상부 절연층(411)의 일부를 관통하여 제1 상부 도전성 라인 패턴(421)과 전극 패드(450) 사이에서 수직 방향으로 연장될 수 있다. 제1 상부 씨드층(425)의 일부는 제1 상부 도전성 라인 패턴(421)과 제1 상부 절연층(411) 사이에 개재되고, 제1 상부 씨드층(425)의 다른 일부는 제1 상부 도전성 비아 패턴(423)의 측벽을 둘러싸고 제1 상부 도전성 비아 패턴(423)과 전극 패드(450) 사이에 개재될 수 있다.
예를 들어, 제2 상부 재배선 패턴(430)은 제2 상부 도전성 라인 패턴(431), 제2 상부 도전성 비아 패턴(433), 및 제2 상부 씨드층(435)을 포함할 수 있다. 제2 상부 도전성 라인 패턴(431)은 제2 상부 절연층(413)의 상면을 따라 연장될 수 있고, 제2 상부 도전성 비아 패턴(433)은 제2 상부 절연층(413)을 관통하여 제2 상부 도전성 라인 패턴(431)과 제1 상부 도전성 라인 패턴(421) 사이에서 수직 방향으로 연장될 수 있다. 제2 상부 씨드층(435)의 일부는 제2 상부 도전성 라인 패턴(431)과 제2 상부 절연층(413) 사이에 개재되고, 제2 상부 씨드층(435)의 다른 일부는 제2 상부 도전성 비아 패턴(433)의 측벽을 둘러싸고 제2 상부 도전성 비아 패턴(433)과 제1 상부 도전성 라인 패턴(421) 사이에 개재될 수 있다.
상부 패키지(11U)는 상부 패키지(11U)와 하부 패키지(11L) 사이에 개재된 패키지간 연결 단자(600)에 의해 하부 패키지(11L)에 전기적/물리적으로 연결될 수 있다. 패키지간 연결 단자(600)는 상부 재배선 구조물(401)의 전극 패드(450) 및 도전성 포스트(160)에 각각 접촉하여, 상부 재배선 구조물(401)의 전극 패드(450)와 도전성 포스트(160)를 전기적으로 연결할 수 있다.
예시적인 실시예들에서, 패키지간 연결 단자(600)는 하부 몰딩층(250)의 리세스부(도 2의 257 참조)를 채우도록 형성될 수 있다. 패키지간 연결 단자(600)는 하부 몰딩층(250)의 내측벽(253)을 덮고, 도전성 포스트(160)의 상면(161)을 덮을 수 있다. 패키지간 연결 단자(600)가 하부 몰딩층(250)의 리세스부를 채우도록 형성됨에 따라, 패키지간 연결 단자(600)와 하부 몰딩층(250) 사이의 접촉 면적이 증가되므로, 패키지간 연결 단자(600)와 하부 몰딩층(250) 사이의 접착력이 향상될 수 있다.
도 8a 내지 도 8s는 본 발명의 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 순서에 따라 나타내는 단면도들이다. 이하에서는, 도 8a 내지 도 8s를 참조하여 도 4에 예시된 반도체 패키지(10b)의 제조 방법을 설명한다.
도 8a를 참조하면, 이형 필름(release film, 311)이 부착된 캐리어 기판(310) 상에 커버층(320)을 형성한다. 커버층(320)은 하부 재배선 절연층(도 4의 110)과 동일한 절연성 물질을 포함할 수 있고, 또는 하부 재배선 절연층(110)과 다른 절연성 물질을 포함할 수도 있다. 예를 들어, 커버층(320)은 유기 화합물로 구성된 물질막을 포함할 수 있다. 예시적인 실시예들에서, 커버층(320)은 감광성 폴리이미드를 포함할 수 있다. 또는, 예를 들어, 커버층(320)은 산화물 또는 질화물을 포함할 수도 있다.
캐리어 기판(310)은 베이킹 공정과 식각 공정 등에 대하여 안정성을 갖는 임의의 물질로 이루어질 수 있다. 추후 캐리어 기판(310)을 레이저 어블레이션(laser ablation)에 의하여 분리 및 제거하고자 하는 경우에는, 캐리어 기판(310)은 투광성 기판일 수 있다. 선택적으로, 추후 캐리어 기판(310)을 가열에 의하여 분리 및 제거하고자 하는 경우에는 캐리어 기판(310)은 내열성 기판일 수 있다. 예시적인 실시예들에서, 캐리어 기판(310)은 유리 기판일 수 있다. 또는, 다른 예시적인 실시예들에서, 캐리어 기판(310)은 폴리이미드, 폴리(에테르에테르케톤)(poly(etheretherketone), PEEK), 폴리(에테르술폰)(poly(ethersulfone), PES), 폴리(페닐렌 설파이드)(poly(phenylene sulfide), PPS) 등과 같은 내열성 유기 고분자 물질로 이루어질 수 있지만, 여기에 한정되는 것은 아니다.
이형 필름(311)은 예를 들면, 추후 레이저의 조사에 반응하여 기화됨으로써 캐리어 기판(310)이 분리 가능하도록 할 수 있는 레이저 반응층일 수 있다. 이형 필름(311)은 탄소계 물질층을 포함할 수 있다. 예를 들면, 이형 필름(311)은 비결정질 탄소막(amorphous carbon layer, ACL) 또는 탄소 함량이 총중량을 기준으로 약 85 중량% 내지 약 99 중량%의 비교적 높은 탄소 함량을 가지는 탄화수소 화합물 또는 그의 유도체로 이루어지는 막인 스핀-온 하드마스크(spin-on hardmask, SOH)를 포함할 수 있다.
도 8b를 참조하면, 커버층(320) 상에 외부 전극 패드(150)를 형성한다. 외부 전극 패드(150)를 형성하기 위하여, 커버층(320) 상에 도전성 물질막을 형성하고, 상기 도전성 물질막을 패터닝할 수 있다. 외부 전극 패드(150)는 커버층(320)의 상면 상에서 전체적으로 균일한 두께를 가지도록 형성될 수 있고, 커버층(320)의 상면에 접하는 외부 전극 패드(150)의 하면은 평평한 형상을 가질 수 있다.
예시적인 실시예들에서, 외부 전극 패드(150)는 단일의 금속 물질을 포함할 수 있다. 또는, 예시적인 실시예들에서, 외부 전극 패드(150)는 각 층이 서로 다른 금속 물질로 이루어진 다층 구조를 가질 수도 있다.
도 8c를 참조하면, 외부 전극 패드(150)를 형성한 이후, 외부 전극 패드(150)의 일부를 노출시키는 제1 비아 오프닝(VO1)을 포함하는 제1 절연층(111)을 형성한다. 예를 들어, 제1 절연층(111)을 형성하기 위해, 외부 전극 패드(150) 및 커버층(320)을 덮는 절연성 물질막을 형성하고, 노광 및 현상을 수행하여 상기 절연성 물질막의 일부를 제거하여 제1 비아 오프닝(VO1)을 형성할 수 있다. 제1 비아 오프닝(VO1)에 의해, 외부 전극 패드(150)의 일부분이 노출될 수 있다.
예를 들어, 제1 비아 오프닝(VO1)을 형성하기 위해, 플라즈마를 이용한 RIE(reactive ion etching) 공정, 레이저 드릴링 등을 수행할 수 있다. 제1 비아 오프닝(VO1)은 하방으로 갈수록 (또는, 외부 전극 패드(150)에 인접할수록) 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
도 8d를 참조하면, 도 8c의 결과물 상에, 제1 씨드층(125), 제1 도전성 라인 패턴(121), 및 제1 도전성 비아 패턴(123)을 형성한다.
좀 더 구체적으로, 제1 절연층(111)의 상면, 제1 비아 오프닝(VO1)에 의해 제공된 제1 절연층(111)의 내측벽, 및 상기 제1 비아 오프닝(VO1)을 통해 노출된 외부 전극 패드(150) 상에 씨드 금속막을 형성한다. 예를 들어, 상기 씨드 금속막은 물리 기상 증착을 통해 형성될 수 있다. 상기 씨드 금속막을 형성한 후, 오프닝을 포함하는 포토레지스트 패턴을 형성하고, 상기 씨드 금속막을 씨드로 이용한 도금 공정을 수행하여 제1 도전성 라인 패턴(121) 및 제1 도전성 비아 패턴(123)을 형성한다. 이 후, 상기 포토레지스트 패턴을 제거하고, 상기 포토레지스트 패턴이 제거되어 노출된 씨드 금속막의 일부를 제거한다. 상기 씨드 금속막이 제거된 결과, 제1 절연층(111)의 상면과 제1 도전성 라인 패턴(121) 사이, 제1 도전성 비아 패턴(123)과 제1 비아 오프닝(VO1)에 의해 제공된 제1 절연층(111)의 내측벽 사이, 및 제1 도전성 비아 패턴(123)과 외부 전극 패드(150) 사이에 개재된 제1 씨드층(125)이 형성될 수 있다. 제1 씨드층(125), 제1 도전성 라인 패턴(121), 제1 도전성 비아 패턴(123)은 제1 하부 재배선 패턴(120)을 구성할 수 있다.
도 8e를 참조하면, 도 8d의 결과물 상에, 도 8c 및 도 8d에서 설명된 것과 실질적으로 동일 또는 유사한 과정을 통해, 제2 비아 오프닝(VO2)을 포함하는 제2 절연층(113) 및 제2 하부 재배선 패턴(130), 제3 비아 오프닝(VO3)을 포함하는 제3 절연층(115), 및 제3 하부 재배선 패턴(140)을 차례로 형성한다. 제1 내지 제3 절연층(111, 113, 115), 제1 내지 제3 재배선 패턴(120, 130, 140)은 하부 재배선 구조물(101)을 형성할 수 있다.
좀 더 구체적으로, 제2 씨드층(135)은 제2 절연층(113)의 상면, 제2 도전성 비아 패턴(133)과 제2 비아 오프닝(VO2)에 의해 제공된 제2 절연층(113)의 내측벽, 및 상기 제2 비아 오프닝(VO2)을 통해 노출된 제1 도전성 라인 패턴(121)의 일부를 덮도록 형성될 수 있다. 제2 도전성 라인 패턴(131)은 제2 절연층(113)의 상면을 따라 연장될 수 있고, 제2 도전성 비아 패턴(133)은 제2 비아 오프닝(VO2)을 채울 수 있다. 제2 씨드층(135), 제2 도전성 라인 패턴(131), 및 제2 도전성 비아 패턴(133)은 제2 하부 재배선 패턴(130)을 구성할 수 있다.
또한, 제3 씨드층(145)은 제3 절연층(115)의 상면, 제3 도전성 비아 패턴(143)과 제3 비아 오프닝(VO3)에 의해 제공된 제3 절연층(115)의 내측벽, 및 상기 제3 비아 오프닝(VO3)을 통해 노출된 제2 도전성 라인 패턴(131)의 일부를 덮도록 형성될 수 있다. 제3 도전성 라인 패턴(141)은 제3 절연층(115)의 상면을 따라 연장될 수 있고, 제3 도전성 비아 패턴(143)은 제3 비아 오프닝(VO3)을 채울 수 있다. 제3 씨드층(145), 제3 도전성 라인 패턴(141), 및 제3 도전성 비아 패턴(143)은 제3 하부 재배선 패턴(140)을 구성할 수 있다.
도 8f를 참조하면, 하부 재배선 절연층(110)의 제1 면(118) 상에 제1 포토레지스트 패턴(341)을 형성한다. 제1 포토레지스트 패턴(341)은 제3 하부 재배선 패턴(140)의 제3 도전성 라인 패턴(151)의 일부를 노출시키기 위한 오프닝(342)을 포함할 수 있다. 제1 포토레지스트 패턴(341)의 오프닝(342)은 후속 공정을 통해 형성되는 도전성 포스트(도 8g의 160)가 형성될 영역을 정의할 수 있다.
도 8g를 도 8f와 함께 참조하면, 제1 포토레지스트 패턴(341)의 오프닝(342) 내에 도전성 포스트(160)를 형성한다. 도전성 포스트(160)는 제1 포토레지스트 패턴(341)의 오프닝(342)을 통해 노출된 제3 하부 재배선 패턴(140)의 제3 도전성 라인 패턴(151)의 일부 상에 형성되고, 제1 포토레지스트 패턴(341)의 오프닝(342)의 적어도 일부를 채우도록 형성될 수 있다. 도전성 포스트(160)는 구리(Cu)로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 8h를 도 8g와 함께 참조하면, 제1 포토레지스트 패턴(341)의 상면 및 도전성 포스트(160)의 상면 상에서 평탄화된 표면이 얻어질 때까지, 제1 포토레지스트 패턴(341) 및 도전성 포스트(160) 상에서 연마 공정을 수행할 수 있다. 예를 들어, 평탄화된 표면을 얻기 위하여, 에치백(etch-back) 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 등을 수행할 수 있다. 상기 연마 공정에 의해, 제1 포토레지스트 패턴(341)의 상면은 도전성 포스트(160)의 상면과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, CMP 공정을 통해 도전성 포스트(160) 및 제1 포토레지스트 패턴(341)을 그라인딩할 때, 도전성 포스트(160)의 평탄화된 표면이 크게 거칠어지지 않도록, CMP 공정 조건, 예를 들어 연마헤드의 압력 및 회전 속도, 슬러리(slurry)의 종류를 등을 조절할 수 있다.
도 8i를 참조하면, 평탄화된 제1 포토레지스트 패턴(341)의 상면 상에, 제2 포토레지스트 패턴(343)을 형성한다. 제2 포토레지스트 패턴(343)은 도전성 포스트(160)의 상면을 노출시키기 위한 오프닝(344)을 포함할 수 있다.
예를 들어, 상기 제2 포토레지스트 패턴(343)의 오프닝(344)은 도전성 포스트(160)의 상면의 수평 폭과 동일한 수평 폭을 가지도록 형성되며, 도전성 포스트(160)의 상면을 전체적으로 노출시킬 수 있다. 또는, 다른 예시적인 실시예들에서, 상기 제2 포토레지스트 패턴(343)의 오프닝(344)은 도전성 포스트(160)의 상면의 수평 폭과 상이한 수평 폭을 가지도록 형성될 수도 있다.
도 8j를 도 8i와 함께 참조하면, 제2 포토레지스트 패턴(343)의 오프닝(344) 내에 희생막(345)을 형성한다. 희생막(345)은 제2 포토레지스트 패턴(343)의 오프닝(344)을 통해 노출된 도전성 포스트(160)의 상면을 덮도록 형성될 수 있다. 예시적인 실시예들에서, 희생막(345)은 유기막, 예를 들어 유기 납땜 방부제(Organic Solderability Preservative, OSP)로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 희생막(345)은 절연성 물질을 포함할 수 있고, 예를 들어 실리콘 산화물, 실리콘 질화물, 및 실리콘 탄화물 중 적어도 하나를 포함할 수도 있다.
예를 들어, 상기 제2 포토레지스트 패턴(343)의 오프닝(344)은 도전성 포스트(160)의 상면의 수평 폭과 동일한 수평 폭을 가지는 경우, 상기 희생막(345)은 상기 도전성 포스트(160)의 상면과 동일한 수평 폭을 가지도록 형성될 수 있다.
도 8k를 도 8j와 함께 참조하면, 제1 포토레지스트 패턴(341) 및 제2 포토레지스트 패턴(343)을 제거한다. 예를 들어, 제1 포토레지스트 패턴(341) 및 제2 포토레지스트 패턴(343)은 스트립(strip) 공정에 의해 제거될 수 있다.
도 8l을 참조하면, 하부 재배선 구조물(101) 상에 하부 반도체 칩(200)을 부착한다. 하부 반도체 칩(200)은 칩 패드(220)가 하부 재배선 구조물(101)을 향하도록 하부 재배선 구조물(101) 상에 부착될 수 있다. 하부 반도체 칩(200)의 칩 패드(220)는 칩 연결 단자(230)를 통하여 제3 하부 재배선 패턴(140)의 제3 도전성 라인 패턴(141)과 연결될 수 있다.
하부 반도체 칩(200)을 하부 재배선 구조물(101) 상에 부착한 이후, 하부 반도체 칩(200)과 하부 재배선 구조물(101) 사이의 공간을 채우는 언더필 물질층(240)을 형성한다. 언더필 물질층(240)은 칩 연결 단자(230)를 감쌀 수 있다. 예를 들어, 언더필 물질층(240)은 하부 반도체 칩(200)을 하부 재배선 구조물(101) 상에 부착한 후, 모세관 언더필 방법에 형성될 수 있다. 예시적인 실시예들에서, 언더필 물질층(240)은 하부 반도체 칩(200)의 칩 패드(220) 상에 비전도성 필름을 부착한 후, 하부 반도체 칩(200)을 하부 재배선 구조물(101) 상에 부착하여 형성될 수도 있다.
도 8m을 참조하면, 언더필 물질층(240)을 형성한 이후, 하부 반도체 칩(200)을 몰딩하는 하부 몰딩층(250)을 형성한다. 하부 몰딩층(250)은 하부 반도체 칩(200), 도전성 포스트(160) 및 희생막(345)을 덮도록 형성될 수 있다. 하부 몰딩층(250)은 하부 반도체 칩(200)의 측면 및 상면을 덮고, 희생막(345)의 측면 및 상면을 덮도록 형성될 수 있다.
도 8n을 도 8m과 함께 참조하면, 희생막(345)의 상면 상에서 평탄화된 표면이 얻어지도록, 하부 몰딩층(250) 및 희생막(345) 상에서 연마 공정, 예를 들어 CMP를 수행할 수 있다. 상기 연마 공정 결과, 희생막(345)의 상면이 노출될 수 있고, 희생막(345)의 상기 상면은 하부 몰딩층(250)의 상면과 동일 평면 상에 있을 수 있다. 예시적인 실시예들에서, CMP 공정을 통해 비교적 강성이 우수한 하부 몰딩층(250)을 그라인딩하기 위해, 상대적으로 큰 연마헤드의 압력 및 회전 속도 하에서 이루어질 수 있다.
상기 연마 공정은 희생막(345)이 노출될 때까지 수행될 수 있다. 예를 들어, 상기 연마 공정은 희생막(345)의 일부를 제거하되, 도전성 포스트(160)의 상면이 노출되지 않도록 희생막(345)의 다른 일부는 제거하지 않을 수 있다.
또한, 예시적인 실시예들에서, 상기 연마 공정은 하부 반도체 칩(200)의 상면이 노출될 때까지 수행될 수 있다. 이 경우, 하부 반도체 칩(200)의 상면, 하부 몰딩층(250)의 상면, 및 희생막(345)의 상면은 서로 동일 평면 상에 있을 수 있다. 다른 예시적인 실시예들에서, 상기 연마 공정은 희생막(345)의 상면이 노출되도록 하부 몰딩층(250)의 일부를 제거하되, 하부 반도체 칩(200)의 상면이 노출되지 않도록 하부 몰딩층(250)을 제거할 수도 있다.
도 8o를 도 8m과 함께 참조하면, 희생막(345)을 제거하여, 도전성 포스트(160)의 상면을 노출시킬 수 있다. 희생막(345)이 제거된 결과, 하부 몰딩층(250)에는 도전성 포스트(160)를 노출시키는 오프닝이 형성될 수 있다. 예를 들어, 희생막(345)은 습식 세정을 통해 제거될 수 있다.
희생막(345)이 제거됨에 따라 노출된 도전성 포스트(160)의 상면은 하부 몰딩층(250)의 상면보다 낮은 레벨에 위치되며, 상기 도전성 포스트(160)의 상면은 앞서 연마 공정이 수행된 하부 몰딩층(250)의 상면보다 작은 표면 거칠기를 가지도록 형성될 수 있다.
도 8p를 참조하면, 하부 반도체 칩(200) 및 하부 몰딩층(250) 상에, 제1 상부 절연층(411)을 형성한다. 제1 상부 절연층(411)을 형성하기 위해, 하부 몰딩층(250)의 상면 및 하부 반도체 칩(200)의 상면을 덮고 하부 몰딩층(250)의 리세스부(도 2의 257 참조)를 채우는 절연성 물질막을 형성한 이후, 노광 및 현상을 수행하여 상기 절연성 물질막의 일부를 제거하여 도전성 포스트(160)의 상면의 일부를 노출시키는 비아 오프닝을 형성할 수 있다.
제1 상부 절연층(411)의 상기 비아 오프닝을 형성하기 위해, 예를 들어 RIE 공정, 레이저 드릴링 등을 수행할 수 있다. 제1 상부 절연층(411)의 상기 비아 오프닝은 도전성 포스트(160)의 상면에 인접할수록 점차 수평 방향의 폭이 좁아지는 형상을 가질 수 있다.
제1 상부 절연층(411)을 형성한 이후, 제1 상부 재배선 패턴(420)을 형성한다. 구체적으로, 제1 상부 절연층(411)의 상면, 제1 상부 절연층(411)의 비아 오프닝에 의해 제공된 제1 상부 절연층(411)의 내측벽, 및 제1 상부 절연층(411)의 비아 오프닝을 통해 노출된 도전성 포스트(160)의 상면의 일부 상에 씨드 금속막을 형성한다. 예를 들어, 상기 씨드 금속막은 물리 기상 증착을 통해 형성될 수 있다. 상기 씨드 금속막을 형성한 후, 오프닝을 포함하는 포토레지스트 패턴을 형성하고, 상기 씨드 금속막을 씨드로 이용한 도금 공정을 수행하여 제1 상부 도전성 라인 패턴(421) 및 제1 상부 도전성 비아 패턴(423)을 형성한다. 이 후, 상기 포토레지스트 패턴을 제거하고, 상기 포토레지스트 패턴이 제거되어 노출된 씨드 금속막의 일부를 제거한다. 상기 씨드 금속막이 제거된 결과, 제1 상부 절연층(411)의 상면과 제1 상부 도전성 라인 패턴(421) 사이, 제1 상부 도전성 비아 패턴(423)과 제1 상부 절연층(411)의 내측벽 사이, 및 제1 상부 도전성 비아 패턴(423)과 도전성 포스트(160) 사이에 개재된 제1 상부 씨드층(425)이 형성될 수 있다.
제1 상부 재배선 패턴(420)을 형성한 이후, 제1 상부 절연층(411)의 형성 방법과 실질적으로 동일 또는 유사한 과정을 통해 제2 상부 절연층(413)을 형성하고, 제1 상부 재배선 패턴(420)의 형성 방법과 실질적으로 동일 또는 유사한 과정을 통해 제2 상부 재배선 패턴(430)을 형성할 수 있다. 제1 상부 절연층(411), 제1 상부 재배선 패턴(420), 제2 상부 절연층(413), 및 제2 상부 재배선 패턴(430)은 상부 재배선 구조물(401)을 구성할 수 있다.
도 8q를 참조하면, 상부 재배선 구조물(401) 상에 상부 반도체 칩(500)을 부착한다. 상부 반도체 칩(500)은 칩 패드(520)가 상부 재배선 구조물(401)을 향하도록 상부 재배선 구조물(401) 상에 부착될 수 있다. 상부 반도체 칩(500)의 칩 패드(520)는 칩 연결 단자(530)를 통하여 제2 상부 재배선 패턴(430)의 제2 상부 도전성 라인 패턴(431)과 연결될 수 있다.
상부 반도체 칩(500)을 상부 재배선 구조물(401) 상에 부착한 이후, 상부 반도체 칩(500)과 상부 재배선 구조물(401) 사이의 공간을 채우고 칩 연결 단자(530)를 감싸는 언더필 물질층(540)을 형성한다.
언더필 물질층(540)을 형성한 이후, 상부 반도체 칩(500)을 몰딩하는 상부 몰딩층(550)을 형성한다. 상부 몰딩층(550)은 상부 반도체 칩(500)의 측면을 덮도록 형성될 수 있다.
도 8r을 도 8q와 함께 참조하면, 상부 몰딩층(550)을 형성한 이후, 캐리어 기판(310)을 제거한다. 예를 들어, 도 8q의 결과물로부터 이형 필름(311)이 부착된 캐리어 기판(310)을 분리한다. 예를 들어, 캐리어 기판(310)을 분리하기 위해, 이형 필름(311)에 레이저를 조사하거나 또는 열을 가할 수 있다.
캐리어 기판(310)을 분리한 이후, 커버층(320)을 제거하여 외부 전극 패드(150)를 노출시킬 수 있다. 예를 들어, 커버층(320)은 식각 공정을 통해 제거될 수 있다.
커버층(320)을 제거한 이후, 외부 연결 단자(190)를 부착한다. 외부 연결 단자(190)는, 예를 들어 솔더볼 또는 범프일 수 있다.
도 8s를 참조하면, 외부 연결 단자(190)를 형성한 후, 스크라이브 레인(SL)을 따라 도 8r의 결과물을 절단하는 싱귤레이션 공정을 통해, 도 4에 도시된 것과 같이 개별화된 반도체 패키지(10b)를 완성할 수 있다.
일반적인 반도체 패키지의 제조 과정에서 CMP 공정을 통해 도전성 포스트를 노출시킬 때, 도전성 포스트와 몰딩층이 함께 그라인딩되면서 도전성 포스트의 밀림 현상이 발생하거나, CMP 공정의 잔류물(residue)로 인한 오염 문제가 발생되었다. 그러나, 본 발명의 실시예들에 의하면, CMP 공정이 수행되는 동안, 도전성 포스트(160)는 희생막(도 8j의 345)에 의해 보호되므로, 도전성 포스트(160)의 손상 및 잔류물의 발생을 방지할 수 있고, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
또한, 도전성 포스트(160)의 상면이 하부 몰딩층(250)의 상면보다 낮은 레벨에 위치되므로, 도전성 포스트(160)를 얼라인 키(align key)로 활용하여 제1 상부 재배선 패턴(도 8p의 420 참조)을 형성할 때 얼라인 키 인식 정확도가 향상될 수 있다. 나아가, CMP 공정 동안 도전성 포스트(160)는 희생막(345)에 보호되어 변형되지 않고, 도전성 포스트(160)를 얼라인 키로 활용하여 제1 상부 재배선 패턴(420)을 형성할 때 얼라인 키 인식 정확도가 향상될 수 있다. 따라서, 도전성 포스트(160)를 얼라인 키로 활용하여 제1 상부 재배선 패턴(420)을 형성할 때 얼라인 키 인식 정확도가 향상되므로, 오정렬(misalign)로 인해 반도체 패키지의 전기적 특성이 저하되는 문제를 방지할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 반도체 패키지 101: 재배선 구조물
110: 재배선 절연층 120, 130, 140: 재배선 패턴
121, 131, 141: 도전성 라인 패턴
123, 133, 143: 도전성 비아 패턴
125, 135, 145: 씨드층 150: 외부 전극 패드
160: 도전성 포스트 200: 반도체 칩
230: 칩 연결 단자 240: 언더필 물질층
250: 몰딩층

Claims (20)

  1. 칩 패드를 포함하는 반도체 칩;
    상기 반도체 칩 상의 하부 재배선 구조물로서, 하부 재배선 절연층 및 상기 반도체 칩의 상기 칩 패드에 전기적으로 연결된 하부 재배선 패턴을 포함하는 상기 하부 재배선 구조물;
    상기 반도체 칩의 적어도 일부를 덮는 몰딩층; 및
    상기 몰딩층 내에 배치된 도전성 포스트로서, 하면은 상기 하부 재배선 구조물의 상기 하부 재배선 패턴에 접촉하고, 상면은 상기 몰딩층의 상면 보다 낮은 레벨에 위치된 상기 도전성 포스트;
    를 포함하고,
    상기 몰딩층의 상기 상면의 표면 거칠기는 상기 도전성 포스트의 상기 상면의 표면 거칠기보다 큰 반도체 패키지.
  2. 제 1 항에 있어서,
    상기 몰딩층은 상기 도전성 포스트의 상기 상면을 오픈하는 리세스부를 포함하며,
    상기 몰딩층의 상기 리세스부에 의해 제공된 상기 몰딩층의 내측벽의 표면 거칠기는 상기 몰딩층의 상기 상면의 표면 거칠기보다 작은 반도체 패키지.
  3. 제 2 항에 있어서,
    상기 몰딩층의 상기 리세스부의 수평 폭은 상기 도전성 포스트의 상기 상면의 수평 폭과 동일한 반도체 패키지.
  4. 제 1 항에 있어서,
    상기 몰딩층의 상기 상면의 산술 평균 거칠기는 상기 도전성 포스트의 상기 상면의 산술 평균 거칠기의 약 2배 내지 약 8배 사이인 반도체 패키지.
  5. 제 1 항에 있어서,
    상기 반도체 칩의 상기 칩 패드는 상기 반도체 칩의 하면 상에 배치되고,
    상기 반도체 칩의 상기 하면 및 상기 도전성 포스트의 하면은 상기 하부 재배선 절연층의 제1 면과 마주하는 반도체 패키지.
  6. 제 5 항에 있어서,
    상기 반도체 칩의 상기 칩 패드와 상기 재배선 절연층의 상기 제1 면 상의 상기 하부 재배선 패턴의 일부 사이에 배치된 칩 연결 단자; 및
    상기 칩 연결 단자를 둘러싸는 언더필 물질층;
    을 더 포함하는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 몰딩층의 상기 상면은 상기 반도체 칩의 상면과 동일 평면 상에 있는 반도체 패키지.
  8. 제 1 항에 있어서,
    상기 몰딩층은 상기 반도체 칩의 상면을 덮는 반도체 패키지.
  9. 제 1 항에 있어서,
    상기 몰딩층 및 상기 반도체 칩 상의 상부 재배선 구조물을 더 포함하고,
    상기 상부 재배선 구조물은,
    상기 몰딩층의 상기 상면, 상기 도전성 포스트의 상기 상면, 및 상기 몰딩층의 상기 상면과 상기 도전성 포스트의 상기 상면 사이에서 연장된 상기 몰딩층의 내측벽을 덮는 상부 재배선 절연층; 및
    상기 상부 재배선 절연층의 일부를 관통하여 상기 도전성 포스트의 상기 상면에 접촉하는 부분을 포함하는 상부 재배선 패턴을 포함하는 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 도전성 포스트의 상기 상면 상의 연결 단자를 더 포함하고, 상기 연결 단자는 상기 몰딩층의 상기 상면과 상기 도전성 포스트의 상기 상면 사이의 상기 몰딩층의 내측벽을 덮는 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 도전성 포스트의 상면과 상기 몰딩층의 상면 사이의 거리는 약 1㎛ 내지 약 100㎛ 사이인 반도체 패키지.
  12. 하부 재배선 절연층 및 하부 재배선 패턴을 포함하는 하부 재배선 구조물;
    상기 하부 재배선 절연층의 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결된 하부 반도체 칩;
    상기 하부 재배선 절연층의 상기 제1 면 상에 배치되고, 상기 하부 재배선 패턴에 전기적으로 연결된 도전성 포스트;
    상기 하부 반도체 칩의 측면 및 상기 도전성 포스트의 측면을 덮고, 상기 도전성 포스트의 상면보다 높은 레벨에 위치된 상면을 포함하는 몰딩층; 및
    상기 몰딩층 및 상기 하부 반도체 칩 상의 상부 재배선 구조물로서, 상기 도전성 포스트의 상기 상면을 덮는 상부 재배선 절연층 및 상기 상부 재배선 절연층의 일부를 관통하여 상기 도전성 포스트에 접촉하는 상부 재배선 패턴을 포함하는 상기 상부 재배선 구조물;
    을 포함하고,
    상기 몰딩층의 상기 상면의 표면 거칠기는 상기 도전성 포스트의 상기 상면의 표면 거칠기보다 큰 반도체 패키지.
  13. 제 12 항에 있어서,
    상기 몰딩층은 상기 몰딩층의 상기 상면과 상기 도전성 포스트의 상기 상면 사이에서 연장된 내측벽을 포함하고,
    상기 재배선 절연층은 상기 몰딩층의 내측벽 및 상기 몰딩층의 상면을 덮는 반도체 패키지.
  14. 제 12 항에 있어서,
    상기 상부 재배선 구조물 상에 배치되고, 상기 상부 재배선 패턴을 통해 상기 도전성 포스트에 전기적으로 연결된 상부 반도체 칩을 더 포함하는 반도체 패키지.
  15. 제 12 항에 있어서,
    상기 하부 재배선 절연층은 복수의 절연층을 포함하고,
    상기 하부 재배선 패턴은 상기 복수의 절연층 각각의 상면 상에 배치된 복수의 도전성 라인 패턴, 및 상기 복수의 절연층 중 적어도 하나를 관통하고 상기 복수의 도전성 라인 패턴 중 적어도 하나에 연결된 복수의 도전성 비아 패턴을 포함하고,
    상기 복수의 도전성 비아 패턴은 반도체 칩으로부터 멀어지는 방향으로 점차 폭이 좁아지는 형상을 가지는 반도체 패키지.
  16. 제 12 항에 있어서,
    상기 상부 재배선 패턴은 상기 상부 재배선 절연층의 일부를 관통하여 상기 도전성 포스트의 상기 상면에 연결된 상부 도전성 비아 패턴을 포함하고,
    상기 상부 도전성 비아 패턴은 상기 도전성 포스트의 상기 상면으로부터 멀어지는 방향으로 점차 폭이 넓어지는 형상을 가지는 반도체 패키지.
  17. 제 16 항에 있어서,
    상기 상부 재배선 패턴은 상기 상부 도전성 비아 패턴의 측벽을 둘러싸고 상기 상부 도전성 비아 패턴과 상기 도전성 포스트의 상기 상면 사이에 배치된 상부 씨드층을 더 포함하는 반도체 패키지.
  18. 하부 반도체 칩; 상기 하부 반도체 칩의 측면을 덮는 몰딩층; 상기 몰딩층을 관통하는 도전성 포스트; 및 상기 하부 반도체 칩과 상기 도전성 포스트를 전기적으로 연결하는 하부 재배선 패턴을 포함하는 하부 패키지;
    상기 하부 패키지 상의 상부 패키지로서, 상부 반도체 칩을 포함하는 상기 상부 패키지; 및
    상기 하부 패키지와 상기 상부 패키지 사이의 패키지간 연결 단자로서, 상기 도전성 포스트의 상면에 접촉하는 상기 패키지간 연결 단자;
    를 포함하고,
    상기 상부 패키지와 마주하는 상기 몰딩층의 상면은 상기 도전성 포스트의 상기 상면보다 높은 레벨에 위치되고,
    상기 몰딩층의 상면의 표면 거칠기는 상기 도전성 포스트의 상기 상면의 표면 거칠기보다 큰 반도체 패키지.
  19. 제 18 항에 있어서,
    상기 몰딩층은 상기 몰딩층의 상기 상면과 상기 도전성 포스트의 상기 상면 사이에서 연장된 내측벽을 포함하고,
    상기 패키지간 연결 단자는 상기 몰딩층의 내측벽을 덮는 반도체 패키지.
  20. 하부 재배선 절연층 및 하부 재배선 패턴을 포함하는 하부 재배선 구조물을 형성하는 단계;
    상기 하부 재배선 절연층의 제1 면 상의 하부 재배선 패턴의 일부분 상에 도전성 포스트를 형성하는 단계;
    상기 도전성 포스트의 상면 상에 희생막을 형성하는 단계;
    상기 하부 재배선 구조물 상에 반도체 칩을 배치하는 단계;
    상기 반도체 칩, 상기 도전성 포스트, 및 상기 희생막을 덮는 몰딩층을 형성하는 단계;
    상기 희생막이 노출되도록 상기 몰딩층의 일부를 제거하는 연마를 수행하는 단계; 및
    상기 도전성 포스트의 상면이 노출되도록 상기 희생막을 제거하는 단계;
    를 포함하는 반도체 패키지의 제조 방법.
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