KR20130016466A - 반도체 패키지 - Google Patents

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KR20130016466A
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semiconductor
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interposer
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이훈
이상보
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삼성전자주식회사
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Abstract

반도체 패키지는 제 1 반도체 칩, 제 2 반도체 칩, 플러그들 및 도전성 범프들을 포함한다. 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부면에 배치된다. 제 2 반도체 칩은, 제 1 영역과 제 2 영역을 갖는다. 플러그들은 상기 제 2 반도체 칩의 제 1 영역 하부에 위치한 상기 제 1 반도체 칩의 제 1 영역에 내장된다. 도전성 범프들은 상기 플러그들과 상기 제 2 반도체 칩 사이에 개재되어, 상기 플러그들과 상기 제 2 반도체 칩을 전기적으로 연결시킨다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 플러그를 갖는 반도체 패키지에 관한 것이다.
일반적으로, 반도체 기판에 여러 가지 반도체 공정들을 수행하여 복수개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판에 실장하기 위해서, 반도체 칩에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다.
반도체 패키지의 저장 능력을 높이기 위해서, 복수개의 반도체 칩들이 적층된 구조를 갖는 멀티-칩 패키지에 대한 연구가 활발히 이루어지고 있다. 적층된 반도체 칩들을 전기적으로 연결시키기 위해서, 도전성 와이어, 플러그, 범프 등이 전기적 매개체로 사용되고 있다. 플러그는 하부 반도체 칩에 내장되어, 상부 반도체 칩과 전기적으로 연결된다. 또한, 플러그는 패키지 기판과도 전기적으로 연결된다. 한편, 플러그 형성 후에, 반도체 기판의 하부면을 부분적으로 제거하여, 플러그를 노출시킨다.
반도체 기판의 하부면 제거로 인해서 반도체 기판의 두께가 매우 얇아지게 된다. 얇은 반도체 기판에는 휘어짐이 자주 발생된다. 예를 들어서, 반도체 기판이 위로 또는 아래로 휘어지는 경우가 많다. 반도체 기판이 아래로 휘어지게 되면, 반도체 기판의 가장자리가 반도체 기판의 중앙부보다 약간 위로 들뜨게 된다. 반면에, 반도체 기판이 위로 휘어지게 되면, 반도체 기판의 중앙부가 반도체 기판의 가장자리보다 약간 위로 들뜨게 된다. 즉, 반도체 기판에 비제 1 영역이 형성된다.
비제 1 영역에 형성된 상부 반도체 칩의 범프도 약간 위로 들뜨게 되므로, 비제 1 영역 내의 범프는 하부 반도체 칩에 내장된 플러그와 정확하게 접촉할 수가 없다. 결과적으로, 범프와 플러그 간의 전기적 접속 신뢰도가 저하되는 문제가 있다.
본 발명은 범프와 플러그 간의 전기적 접속 신뢰도를 향상시킬 수 있는 반도체 패키지를 제공한다.
본 발명의 일 견지에 따른 반도체 패키지는 제 1 반도체 칩, 제 2 반도체 칩, 플러그들 및 도전성 범프들을 포함한다. 제 2 반도체 칩은 상기 제 1 반도체 칩의 상부면에 배치된다. 제 2 반도체 칩은, 제 1 영역과 제 2 영역을 갖는다. 플러그들은 상기 제 2 반도체 칩의 제 1 영역 하부에 위치한 상기 제 1 반도체 칩의 제 1 영역에 내장된다. 도전성 범프들은 상기 플러그들과 상기 제 2 반도체 칩 사이에 개재되어, 상기 플러그들과 상기 제 2 반도체 칩을 전기적으로 연결시킨다.
본 발명의 일 실시예에 따르면, 상기 제 2 영역은 상기 제 2 반도체 칩의 휘어진 부분을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 제 2 영역은 상기 제 2 반도체 칩의 가장자리에 위치할 수 있다. 상기 제 2 반도체 칩의 가장자리에 위치한 상기 제 2 영역은 상기 제 2 반도체 칩 길이의 1/6 이하의 길이를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 제 2 영역은 상기 제 2 반도체 칩의 중앙부에 위치할 수 있다. 상기 제 2 반도체 칩의 중앙부에 위치한 상기 제 2 영역은 상기 제 2 반도체 칩 길이의 1/8 이하의 길이를 가질 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 패키지는 상기 제 2 반도체 칩의 제 2 영역의 하부에 위치한 상기 제 1 반도체 칩의 제 2 영역에 내장된 더미 플러그들, 및 상기 더미 플러그들과 상기 제 2 반도체 칩 사이에 개재된 더미 범프들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 패키지는 상기 제 1 반도체 칩이 안치된 패키지 기판을 더 포함할 수 있다. 반도체 패키지는 상기 패키지 기판과 상기 플러그들 사이에 개재된 도전성 범프들을 더 포함할 수 있다. 반도체 패키지는 상기 패키지 기판의 상부면에 형성되어, 상기 제 1 반도체 칩과 상기 제 2 반도체 칩을 덮는 몰딩 부재를 더 포함할 수 있다. 반도체 패키지는 상기 패키지 기판의 하부면에 실장된 외부접속단자들을 더 포함할 수 있다.
본 발명의 다른 견지에 따른 반도체 패키지는 제 1 반도체 칩, 인터포저 칩, 제 2 반도체 칩, 인터포저 플러그들 및 인터포저 범프들을 포함한다. 인터포저 칩은 상기 제 1 반도체 칩의 상부에 배치된다. 제 2 반도체 칩은 상기 인터포저 칩의 상부면에 배치된다. 제 2 반도체 칩은 제 1 영역과 제 2 영역을 갖는다. 인터포저 플러그들은 상기 제 2 반도체 칩의 제 1 영역 하부에 위치한 상기 인터포저 칩의 제 1 영역의 상부면에 배열된 상단, 및 상기 상단으로부터 연장되어 상기 인터포저 칩의 하부면 전체에 균일하게 배열되어 상기 제 1 반도체 칩과 전기적으로 연결된 하단을 갖는다. 인터포저 범프들은 상기 인터포저 플러그들의 각 상단과 상기 제 2 반도체 칩 사이에 개재되어, 상기 인터포저 플러그들과 상기 제 2 반도체 칩을 전기적으로 연결시킨다.
본 발명의 일 실시예에 따르면, 반도체 패키지는 상기 제 2 반도체 칩의 상기 제 2 영역의 하부에 위치한 상기 인터포저 칩의 제 2 영역에 내장된 더미 플러그들, 및 상기 더미 플러그들과 상기 제 2 반도체 칩 사이에 개재된 더미 범프들을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 반도체 패키지는 상기 제 1 반도체 칩에 내장되어, 상기 패키지 기판에 전기적으로 연결된 플러그들, 및 상기 플러그들과 상기 인터포저 플러그들 사이에 개재된 도전성 범프들을 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 반도체 패키지는 상기 제 1 반도체 칩이 안치된 패키지 기판을 더 포함할 수 있다. 반도체 패키지는 상기 패키지 기판과 상기 플러그들 사이에 개재된 도전성 범프들을 더 포함할 수 있다. 반도체 패키지는 상기 패키지 기판의 상부면에 형성되어, 상기 제 1 반도체 칩, 상기 인터포저 칩 및 상기 제 2 반도체 칩을 덮는 몰딩 부재를 더 포함할 수 있다. 반도체 패키지는 상기 패키지 기판의 하부면에 실장된 외부접속단자들을 더 포함할 수 있다.
상기와 같은 본 발명에 따르면, 제 2 반도체 칩의 휘어진 부분인 비제 1 영역과 대응하는 제 1 반도체 칩 부분에는 플러그가 형성되지 않는다. 반면에, 플러그는 제 2 반도체 칩의 제 1 영역과 대응하는 제 1 반도체 칩 부분에만 형성된다. 따라서, 비제 1 영역 내에서 플러그와 범프 간의 접촉이 완전히 배제되므로, 플러그와 범프 간의 전기적 접속 신뢰도를 향상시킬 수 있다.
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 2는 본 발명의 제 2 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 3은 본 발명의 제 3 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 4는 본 발명의 제 4 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5는 본 발명의 제 5 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 6은 본 발명의 제 6 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 7은 본 발명의 제 7 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 본 발명의 제 8 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
실시예 1
도 1은 본 발명의 제 1 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 1을 참조하면, 본 실시예에 따른 반도체 패키지(100)는 패키지 기판(110), 제 1 반도체 칩(120), 제 2 반도체 칩(130), 플러그들(140), 제 1 도전성 범프들(150), 제 2 도전성 범프들(160), 몰딩 부재(170) 및 외부접속단자들(180)을 포함한다.
패키지 기판(110)은 절연 기판에 회로 패턴(미도시)이 내장된 구조를 갖는다. 회로 패턴은 패키지 기판(110)의 상부면과 하부면을 통해 노출된다.
제 1 반도체 칩(120)은 패키지 기판(110)의 상부면에 배치된다. 제 2 반도체 칩(130)은 제 1 반도체 칩(120)의 상부면에 배치된다. 플러그(140)들은 제 1 반도체 칩(120)에 수직 방향을 따라 내장된다. 플러그(140)들은 제 1 반도체 칩(120)의 상부면과 하부면을 통해 각각 노출된다.
제 1 도전성 범프(150)들은 패키지 기판(110)과 제 1 반도체 칩(120) 사이에 개재되어, 패키지 기판(110)과 제 1 반도체 칩(120)을 전기적으로 연결시킨다. 즉, 제 1 도전성 범프(150)들은 제 1 반도체 칩(120)의 하부면을 통해 노출된 플러그(140)들의 하단 각각과 접촉한다. 또한, 제 1 도전성 범프(150)들은 패키지 기판(110)의 회로 패턴과 접촉한다.
제 2 도전성 범프(160)들은 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이에 개재되어, 제 1 반도체 칩(120)과 제 2 반도체 칩(130)을 전기적으로 연결시킨다. 즉, 제 2 도전성 범프(160)들은 제 1 반도체 칩(120)의 상부면을 통해 노출된 플러그(140)들의 상단 각각과 접촉한다.
본 실시예에서, 제 2 반도체 칩(130)은 아래로 약간 휘어진 형상을 갖는다. 이러한 휘어짐은 제 2 반도체 칩(130)의 하부면을 부분적으로 제거하는 공정에 의해 야기된다. 따라서, 제 2 반도체 칩(130)의 가장자리는 중앙부보다 약간 위로 들뜨게 된다. 결과적으로, 제 2 반도체 칩(130)의 중앙부는 제 1 반도체 칩(120)의 상부면과 평행하지만, 제 2 반도체 칩(130)의 가장자리는 제 1 반도체 칩(120)의 상부면과 평행하지 않게 된다.
본 실시예에서, 제 2 반도체 칩(130)의 휘어지지 않은 부분, 즉 제 1 반도체 칩(120)의 상부면과 평행한 제 2 반도체 칩(130) 부분을 제 1 영역이라 칭하고, 제 2 반도체 칩(130)의 휘어진 부분, 즉 제 1 반도체 칩(120)의 상부면과 평행하지 않은 제 2 반도체 칩(130) 부분을 제 2 영역이라 칭한다. 또한, 제 2 반도체 칩(130)의 제 1 영역 하부에 위치한 제 1 반도체 칩(120) 부분을 제 1 영역이라 칭하고, 제 2 반도체 칩(130)의 제 2 영역 하부에 위치한 제 1 반도체 칩(120) 부분을 제 2 영역이라 칭한다. 따라서, 제 1 영역과 제 2 영역 간의 경계는 제 2 반도체 칩(130)의 휘어짐이 시작되는 부분에 해당될 수 있다.
다른 실시예로서, 제 2 반도체 칩(130)의 제 2 영역이 제 2 반도체 칩(130)의 휘어지지 않은 부분을 부분적으로 포함할 수도 있다. 이러한 경우, 제 2 반도체 칩(130)의 휘어짐이 시작되는 부분은 제 2 영역 내부에 위치하게 된다.
또 다른 실시예로서, 제 2 반도체 칩(130)의 제 1 영역이 제 2 반도체 칩(130)의 휘어진 부분을 부분적으로 포함할 수도 있다. 이러한 경우, 제 2 반도체 칩(130)의 휘어짐이 시작되는 부분은 제 1 영역 내부에 위치하게 된다.
즉, 제 2 반도체 칩(130)을 제 1 영역과 제 2 영역으로 구분하는 기준은 제 2 반도체 칩(130)의 휘어짐에 따라 결정되지만, 반드시 제 2 반도체 칩(130)의 휘어짐이 시작되는 부분에 따라 제 2 반도체 칩(130)을 제 1 영역과 제 2 영역으로 구분한다는 것은 아니다. 제 2 반도체 칩(130)을 제 1 영역과 제 2 영역으로 구분하는 기준은 플러그(140)와 제 2 도전성 범프(160) 간의 불완전한 전기적 접촉이 발생될 우려가 있는 부분에 따라 결정될 수 있을 것이다.
플러그(140)들은 제 1 반도체 칩(120)의 제 1 영역 내에만 배치된다. 반면에, 제 1 반도체 칩(120)의 제 2 영역에는 플러그(140)들이 배치되지 않는다. 상기와 같은 플러그(140)들의 배치에 따라, 제 2 도전성 범프(160)들도 제 2 반도체 칩(130)의 제 1 영역 내에만 배치되고, 제 2 영역 내에는 배치되지 않는다. 따라서, 제 2 영역 내에서, 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이에는 빈 공간이 형성된다.
이와 같이, 플러그(140)와 제 2 도전성 범프(160) 간의 접촉은 오직 제 1 영역 내에만 이루어진다. 반면에, 플러그(140)와 제 2 도전성 범프(160)는 제 2 영역 내에 존재하지 않는다. 따라서, 제 2 영역 내에서, 플러그(140)와 제 2 도전성 범프(160)가 전기적으로 불완전하게 접촉하는 현상이 근원적으로 방지된다.
본 실시예에서, 제 2 영역의 길이는 제 2 반도체 칩(130)의 전체 길이 L의 1/6 이하일 수 있다. 제 2 영역의 길이 L/6은 제 2 반도체 칩(130)의 휘어짐으로 인해서 플러그(140)와 제 2 도전성 범프(160) 간의 불완전한 접촉이 발생되는 위치들로부터 획득한 통계적 결과이다. 따라서, 제 2 영역의 길이는 제 2 반도체 칩(130)의 전체 길이 L의 1/6 이하로 반드시 한정되지 않을 수 있다. 또한, 제 2 반도체 칩(130)의 휘어짐은 제 2 반도체 칩(130)의 두께에 따라 달라질 수 있으므로, 상기된 제 2 영역의 길이는 제 2 반도체 칩(130)의 두께에 따라 변경될 수도 있다.
몰딩 부재(170)는 패키지 기판(110)의 상부면에 형성되어, 제 1 반도체 칩(120)과 제 2 반도체 칩(130)을 덮는다. 몰딩 부재(170)는 외부 환경으로부터 제 1 반도체 칩(120)과 제 2 반도체 칩(130)을 보호한다. 본 실시예에서, 몰딩 부재(170)는 에폭시 몰딩 컴파운드(Epoxy Molding Compound:EMC)를 포함할 수 있다.
외부접속단자(180)들은 패키지 기판(110)의 하부면에 실장된다. 외부접속단자(180)들은 패키지 기판(110)의 하부면을 통해 노출된 회로 패턴과 접촉한다. 본 실시예에서, 외부접속단자(180)들은 솔더 볼을 포함할 수 있다.
본 실시예에 따르면, 아래로 휘어진 제 2 반도체 칩의 제 2 영역 내에 플러그와 범프가 형성되지 않으므로, 제 2 영역 내에서 플러그와 범프 간의 접촉이 완전히 배제되므로, 반도체 패키지는 개선된 전기적 접속 신뢰도를 가질 수 있다.
실시예 2
도 2는 본 발명의 제 2 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100a)는 더미 플러그들(142)들과 더미 범프들(162)들을 더 포함한다는 점을 제외하면 실시예 1의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 2를 참조하면, 본 실시예에 따른 반도체 패키지(100a)는 더미 플러그(142)들과 더미 범프들(162)을 더 포함한다.
더미 플러그(142)들과 더미 범프(162)들은 제 2 반도체 칩(130)의 제 2 영역 내에 배치된다. 더미 플러그(142)들과 더미 범프(162)들은 제 1 반도체 칩(120)과 제 2 반도체 칩(130)에 전기적으로 연결되지 않는다. 따라서, 더미 플러그(142)들과 더미 범프(162)들을 통해서 전기적 신호가 전송되지 않으므로, 제 2 영역 내에 위치한 더미 플러그(142)들과 더미 범프(162)들 간의 전기적 접속 여부는 반도체 패키지(100a)의 동작과 연관이 없다.
더미 플러그(142)들과 더미 범프(162)들은 비어 있는 제 2 반도체 칩(130)의 제 2 영역 내에 배치되어서, 제 2 반도체 칩(130)의 가장자리를 지지한다. 따라서, 제 2 반도체 칩(130)의 상부면에 인가되는 압력으로 인해서 제 2 반도체 칩(130)에 크랙 등과 같은 파손이 발생되는 것을 더미 플러그(142)들과 더미 범프(162)들이 방지한다.
본 실시예에 따르면, 더미 플러그와 더미 범프가 제 2 반도체 칩의 가장자리를 지지하게 되므로, 제 2 반도체 칩에 손상이 발생되는 것을 방지할 수 있다.
실시예 3
도 3은 본 발명의 제 3 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100b)는 인터포저 칩(190), 인터포저 플러그(144) 및 인터포저 범프들(164)들을 더 포함한다는 점을 제외하고는 실시예 2의 반도체 패키지(100a)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 3을 참조하면, 본 실시예에 따른 반도체 패키지(100b)는 인터포저 칩(190)을 더 포함한다. 인터포저 칩(190)은 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이에 개재된다.
인터포저 플러그(144)들은 인터포저 칩(190)에 수직 방향을 따라 내장된다. 인터포저 범프(164)들은 인터포저 플러그(144)들과 제 2 반도체 칩(130) 사이에 개재된다.
본 실시예에서, 인터포저 플러그(144)들 각각은 인터포저 칩(190)의 상부면을 통해 노출된 상단, 및 인터포저 칩(190)의 하부면을 통해 노출된 하단을 갖는다.
인터포저 플러그(144)들의 상단들은 제 2 반도체 칩(130)의 제 2 영역 내에 배치된다. 즉, 인터포저 플러그(144)의 상단들 모두가 제 2 반도체 칩(130)의 중앙부에 배치된다.
반면에, 인터포저 플러그(144)들의 하단들은 제 2 반도체 칩(130)의 평형 영역과 제 2 영역 모두에 배치된다. 즉, 인터포저 플러그(144)들의 하단들은 제 2 반도체 칩(130)의 하부면 전체에 걸쳐서 균일하게 분포된다.
인터포저 플러그(144)들의 하단들이 제 2 반도체 칩(130)의 제 1 영역과 제 2 영역 전체에 걸쳐서 균일하게 분포되어 있으므로, 제 1 반도체 칩(120)에 내장된 플러그(140)들과 제 1 반도체 칩(120)과 제 2 반도체 칩(130) 사이에 개재된 도전성 범프(160)들도 인터포저 플러그(144)들의 하단 배열에 따라 제 1 반도체 칩(120)의 전면에 걸쳐 균일하게 분포된다. 즉, 플러그(140)들은 제 1 반도체 칩(120)의 제 1 영역과 제 2 영역 전체에 걸쳐서 균일하게 분포된다.
인터포저 칩(190)과 인터포저 플러그(166)들의 사용에 의해, 제 1 반도체 칩(120)의 설계를 변경하지 않아도 된다. 실시예 2에서는, 제 1 반도체 칩(120)의 중앙부에만 플러그(140)들이 배치되도록 하는 설계가 요구된다. 반면에, 본 실시예에서는, 플러그(140)들을 제 1 반도체 칩(120)에 전체적으로 균일하게 분포시키는 설계를 변경할 필요가 없다.
한편, 본 실시예의 반도체 패키지(100b)는 더미 플러그(142)와 더미 범프(162)를 포함하는 것으로 예시하였다. 그러나, 본 실시예의 반도체 패키지(100b)는 더미 플러그(142)와 더미 범프(162)를 포함하지 않을 수도 있다.
본 실시예에 따르면, 인터포저 칩과 인터포저 플러그의 사용으로 제 1 반도체 칩에 대한 설계 변경없이 반도체 패키지의 개선된 전기적 접속 신뢰도를 보장할 수 있다.
실시예 4
도 4는 본 발명의 제 4 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(100c)는 제 3 반도체 칩과 제 4 반도체 칩을 더 포함한다는 점을 제외하면 실시예 1의 반도체 패키지(100)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 4를 참조하면, 본 실시예에 따른 반도체 패키지(100c)는 제 3 반도체 칩(132)과 제 4 반도체 칩(134)을 더 포함한다. 제 3 반도체 칩(132)은 제 2 반도체 칩(130) 상에 적층된다. 제 4 반도체 칩(134)은 제 3 반도체 칩(132) 상에 적층된다. 제 3 반도체 칩(132)과 제 4 반도체 칩(134)은 제 2 반도체 칩(130)과 마찬가지로 아래로 휘어진 형상을 갖는다. 따라서, 제 3 반도체 칩(132)과 제 4 반도체 칩(134)도 제 2 반도체 칩(130)의 제 1 영역과 제 2 영역에 각각 대응하는 제 1 영역과 제 2 영역을 갖는다.
제 2 플러그(132c)들이 제 2 반도체 칩(130)의 제 1 영역에 내장된다. 제 3 플러그(134c)들이 제 3 반도체 칩(132)의 제 1 영역에 내장된다.
제 2 플러그(132c)들과 제 3 플러그(134c)들은 제 3 도전성 범프(166c)들을 매개로 전기적으로 연결된다. 제 3 플러그(134c)들은 제 4 도전성 범프(168c)들을 매개로 제 4 반도체 칩(134)에 전기적으로 연결된다.
본 실시예에서는, 4개의 반도체 칩들이 적층된 구조를 예시하였으나, 5개 이상의 반도체 칩들이 적층될 수도 있다.
또한, 실시예 2의 더미 플러그와 더미 범프가 본 실시예에 따른 반도체 칩(100c)에 채용될 수도 있다. 아울러, 실시예 3의 인터포저 칩이 본 실시예에 따른 반도체 칩(100c)에 채용될 수도 있다.
실시예 5
도 5는 본 발명의 제 5 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 5를 참조하면, 본 실시예에 따른 반도체 패키지(200)는 패키지 기판(210), 제 1 반도체 칩(220), 제 2 반도체 칩(230), 플러그들(240), 제 1 도전성 범프들(250), 제 2 도전성 범프들(260), 몰딩 부재(270) 및 외부접속단자들(280)을 포함한다.
제 1 반도체 칩(220)은 패키지 기판(210)의 상부면에 배치된다. 제 2 반도체 칩(230)은 제 1 반도체 칩(220)의 상부면에 배치된다. 플러그(240)들은 제 1 반도체 칩(220)에 수직 방향을 따라 내장된다.
제 1 도전성 범프(250)들은 패키지 기판(210)과 제 1 반도체 칩(220) 사이에 개재된다. 제 2 도전성 범프(260)들은 제 1 반도체 칩(220)과 제 2 반도체 칩(230) 사이에 개재된다.
본 실시예에서, 제 2 반도체 칩(230)은 위로 약간 휘어진 형상을 갖는다. 따라서, 제 2 반도체 칩(230)의 중앙부는 가장자리보다 약간 위로 들뜨게 된다. 결과적으로, 제 2 반도체 칩(230)의 가장자리는 제 1 반도체 칩(220)의 상부면과 평행하지만, 제 2 반도체 칩(230)의 중앙부는 제 1 반도체 칩(220)의 상부면과 평행하지 않게 된다. 여기서, 제 1 영역, 제 2 영역, 제 1 영역 및 제 2 영역은 실시예 1에서 설명한 내용과 실질적으로 동일하다.
플러그(240)들은 제 1 반도체 칩(220)의 제 1 영역 내에만 배치된다. 반면에, 제 1 반도체 칩(220)의 제 2 영역에는 플러그(240)들이 배치되지 않는다. 상기와 같은 플러그(240)들의 배치에 따라, 제 2 도전성 범프(260)들도 제 2 반도체 칩(230)의 제 1 영역 내에만 배치되고, 제 2 영역 내에는 배치되지 않는다. 따라서, 제 2 영역 내에서, 제 1 반도체 칩(220)과 제 2 반도체 칩(230) 사이에는 빈 공간이 형성된다.
본 실시예에서, 제 2 영역의 길이는 제 2 반도체 칩(230)의 전체 길이 L의 1/8 이하일 수 있다. 제 2 영역의 길이 L/8은 제 2 반도체 칩(230)의 두께에 따라 변경될 수도 있다.
몰딩 부재(270)는 패키지 기판(210)의 상부면에 형성되어, 제 1 반도체 칩(220)과 제 2 반도체 칩(230)을 덮는다. 외부접속단자(280)들은 패키지 기판(210)의 하부면에 실장된다.
본 실시예에 따르면, 위로 휘어진 제 2 반도체 칩의 제 2 영역 내에 플러그와 범프가 형성되지 않으므로, 제 2 영역 내에서 플러그와 범프 간의 접촉이 완전히 배제되므로, 반도체 패키지는 개선된 전기적 접속 신뢰도를 가질 수 있다.
실시예 6
도 6은 본 발명의 제 6 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(200a)는 더미 플러그들(242)들과 더미 범프들(262)들을 더 포함한다는 점을 제외하면 실시예 4의 반도체 패키지(200)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 6을 참조하면, 본 실시예에 따른 반도체 패키지(200a)는 더미 플러그(242)들과 더미 범프들(262)을 더 포함한다.
더미 플러그(242)들과 더미 범프(262)들은 제 2 반도체 칩(230)의 제 2 영역 내에 배치된다. 더미 플러그(242)들과 더미 범프(262)들은 제 1 반도체 칩(220)과 제 2 반도체 칩(230)에 전기적으로 연결되지 않는다. 따라서, 더미 플러그(242)들과 더미 범프(262)들을 통해서 전기적 신호가 전송되지 않으므로, 제 2 영역 내에 위치한 더미 플러그(242)들과 더미 범프(262)들 간의 전기적 접속 여부는 반도체 패키지(200a)의 동작과 연관이 없다.
더미 플러그(242)들과 더미 범프(262)들은 비어 있는 제 2 반도체 칩(230)의 제 2 영역 내에 배치되어서, 제 2 반도체 칩(230)의 중앙부를 지지한다. 따라서, 제 2 반도체 칩(230)의 상부면에 인가되는 압력으로 인해서 제 2 반도체 칩(230)에 크랙 등과 같은 파손이 발생되는 것을 더미 플러그(242)들과 더미 범프(262)들이 방지한다.
본 실시예에 따르면, 더미 플러그와 더미 범프가 제 2 반도체 칩의 중앙부를 지지하게 되므로, 제 2 반도체 칩에 손상이 발생되는 것을 방지할 수 있다.
실시예 7
도 7은 본 발명의 제 7 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(200b)는 인터포저 칩(290), 인터포저 플러그(244) 및 인터포저 범프들(264)들을 더 포함한다는 점을 제외하고는 실시예 5의 반도체 패키지(200a)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 7을 참조하면, 본 실시예에 따른 반도체 패키지(200b)는 인터포저 칩(290)을 더 포함한다. 인터포저 칩(290)은 제 1 반도체 칩(220)과 제 2 반도체 칩(230) 사이에 개재된다.
인터포저 플러그(244)들은 인터포저 칩(290)에 수직 방향을 따라 내장된다. 인터포저 범프(264)들은 인터포저 플러그(244)들과 제 2 반도체 칩(230) 사이에 개재된다.
본 실시예에서, 인터포저 플러그(244)들 각각은 인터포저 칩(290)의 상부면을 통해 노출된 상단, 및 인터포저 칩(290)의 하부면을 통해 노출된 하단을 갖는다.
인터포저 플러그(244)들의 상단들은 제 2 반도체 칩(230)의 제 2 영역 내에 배치된다. 즉, 인터포저 플러그(244)의 상단들 모두가 제 2 반도체 칩(130)의 가장자리에 배치된다.
반면에, 인터포저 플러그(244)들의 하단들은 제 2 반도체 칩(230)의 평형 영역과 제 2 영역 모두에 배치된다. 즉, 인터포저 플러그(244)들의 하단들은 제 2 반도체 칩(230)의 하부면 전체에 걸쳐서 균일하게 분포된다.
인터포저 플러그(244)들의 하단들이 제 2 반도체 칩(230)의 제 1 영역과 제 2 영역 전체에 걸쳐서 균일하게 분포되어 있으므로, 플러그(240)들과 도전성 범프(260)들도 인터포저 플러그(244)들의 하단 배열에 따라 제 1 반도체 칩(220)의 전면에 걸쳐 균일하게 분포된다.
인터포저 칩(290)과 인터포저 플러그(266)들의 사용에 의해, 제 1 반도체 칩(220)의 설계를 변경하지 않아도 된다. 실시예 5에서는, 제 1 반도체 칩(220)의 가장자리에만 플러그(240)들이 배치되도록 하는 설계가 요구된다. 반면에, 본 실시예에서는, 플러그(240)들을 제 1 반도체 칩(220)에 전체적으로 균일하게 분포시키는 설계를 변경할 필요가 없다.
한편, 본 실시예의 반도체 패키지(200b)는 더미 플러그(242)와 더미 범프(262)를 포함하는 것으로 예시하였다. 그러나, 본 실시예의 반도체 패키지(200b)는 더미 플러그(242)와 더미 범프(262)를 포함하지 않을 수도 있다.
본 실시예에 따르면, 인터포저 칩과 인터포저 플러그의 사용으로 제 1 반도체 칩에 대한 설계 변경없이 반도체 패키지의 개선된 전기적 접속 신뢰도를 보장할 수 있다.
실시예 8
도 8은 본 발명의 제 8 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
본 실시예에 따른 반도체 패키지(200c)는 제 3 반도체 칩과 제 4 반도체 칩을 더 포함한다는 점을 제외하면 실시예 5의 반도체 패키지(200)와 실질적으로 동일한 구성요소들을 포함한다. 따라서, 동일한 구성요소들은 동일한 참조부호들로 나타내고, 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 8을 참조하면, 본 실시예에 따른 반도체 패키지(200c)는 제 3 반도체 칩(232)과 제 4 반도체 칩(234)을 더 포함한다. 제 3 반도체 칩(232)은 제 2 반도체 칩(230) 상에 적층된다. 제 4 반도체 칩(234)은 제 3 반도체 칩(232) 상에 적층된다. 제 3 반도체 칩(232)과 제 4 반도체 칩(234)은 제 2 반도체 칩(230)과 마찬가지로 위로 휘어진 형상을 갖는다. 따라서, 제 3 반도체 칩(232)과 제 4 반도체 칩(234)도 제 2 반도체 칩(230)의 제 1 영역과 제 2 영역에 각각 대응하는 제 1 영역과 제 2 영역을 갖는다.
제 2 플러그(232c)들이 제 2 반도체 칩(230)의 제 1 영역에 내장된다. 제 3 플러그(234c)들이 제 3 반도체 칩(232)의 제 1 영역에 내장된다.
제 2 플러그(232c)들과 제 3 플러그(234c)들은 제 3 도전성 범프(266c)들을 매개로 전기적으로 연결된다. 제 3 플러그(234c)들은 제 4 도전성 범프(268c)들을 매개로 제 4 반도체 칩(234)에 전기적으로 연결된다.
본 실시예에서는, 4개의 반도체 칩들이 적층된 구조를 예시하였으나, 5개 이상의 반도체 칩들이 적층될 수도 있다.
또한, 실시예 6의 더미 플러그와 더미 범프가 본 실시예에 따른 반도체 칩(200c)에 채용될 수도 있다. 아울러, 실시예 7의 인터포저 칩이 본 실시예에 따른 반도체 칩(200c)에 채용될 수도 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예에 따르면, 제 2 반도체 칩의 휘어진 부분인 제 2 영역과 대응하는 제 1 반도체 칩 부분에는 플러그가 형성되지 않는다. 반면에, 플러그는 제 2 반도체 칩의 제 1 영역과 대응하는 제 1 반도체 칩 부분에만 형성된다. 따라서, 제 2 영역 내에서 플러그와 범프 간의 접촉이 완전히 배제되므로, 플러그와 범프 간의 전기적 접속 신뢰도를 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
110 ; 패키지 기판 120 ; 제 1 반도체 칩
130 ; 제 2 반도체 칩 140 ; 플러그
150 ; 제 1 도전성 범프 160 ; 제 2 도전성 범프
170 ; 몰딩 부재 180 ; 외부접속단자

Claims (10)

  1. 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상부면에 배치되고, 제 1 영역과 제 2 영역을 갖는 제 2 반도체 칩;
    상기 제 2 반도체 칩의 제 1 영역 하부에 위치한 상기 제 1 반도체 칩의 제 1 영역에 내장된 플러그들; 및
    상기 플러그들과 상기 제 2 반도체 칩 사이에 개재되어, 상기 플러그들과 상기 제 2 반도체 칩을 전기적으로 연결시키는 도전성 범프들을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제 2 영역은 상기 제 2 반도체 칩의 휘어진 부분을 포함하는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 제 2 영역은 상기 제 2 반도체 칩의 가장자리에 위치하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 제 2 반도체 칩의 가장자리에 위치한 상기 제 2 영역은 상기 제 2 반도체 칩 길이의 1/6 이하의 길이를 갖는 반도체 패키지.
  5. 제 2 항에 있어서, 상기 제 2 영역은 상기 제 2 반도체 칩의 중앙부에 위치하는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제 2 반도체 칩의 중앙부에 위치한 상기 제 2 영역은 상기 제 2 반도체 칩 길이의 1/8 이하의 길이를 갖는 반도체 패키지.
  7. 제 1 항에 있어서,
    상기 제 2 반도체 칩의 제 2 영역의 하부에 위치한 상기 제 1 반도체 칩의 제 2 영역에 내장된 더미 플러그들; 및
    상기 더미 플러그들과 상기 제 2 반도체 칩 사이에 개재된 더미 범프들을 더 포함하는 반도체 패키지.
  8. 제 1 반도체 칩;
    상기 제 1 반도체 칩의 상부에 배치된 인터포저 칩;
    상기 인터포저 칩의 상부면에 배치되고, 제 1 영역과 제 2 영역을 갖는 제 2 반도체 칩;
    상기 제 2 반도체 칩의 제 1 영역 하부에 위치한 상기 인터포저 칩의 제 1 영역의 상부면에 배열된 상단, 및 상기 상단으로부터 연장되어 상기 인터포저 칩의 하부면 전체에 균일하게 배열되어 상기 제 1 반도체 칩과 전기적으로 연결된 하단을 갖는 인터포저 플러그들; 및
    상기 인터포저 플러그들의 각 상단과 상기 제 2 반도체 칩 사이에 개재되어, 상기 인터포저 플러그들과 상기 제 2 반도체 칩을 전기적으로 연결시키는 인터포저 범프들을 포함하는 반도체 패키지.
  9. 제 8 항에 있어서,
    상기 제 2 반도체 칩의 상기 제 2 영역의 하부에 위치한 상기 인터포저 칩의 제 2 영역에 내장된 더미 플러그들; 및
    상기 더미 플러그들과 상기 제 2 반도체 칩 사이에 개재된 더미 범프들을 더 포함하는 반도체 패키지.
  10. 제 8 항에 있어서,
    상기 제 1 반도체 칩에 내장되어, 상기 패키지 기판에 전기적으로 연결된 플러그들; 및
    상기 플러그들과 상기 인터포저 플러그들 사이에 개재된 도전성 범프들을 더 포함하는 반도체 패키지.
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