DE102005010156A1 - Integrierte Schaltung mit Umlenkungsschicht und Anordnung aus gestapelten Einzelschaltkreisen - Google Patents

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Abstract

Die Erfindung betrifft eine Vorrichtung und ein Verfahren zur Herstellung für eine Anordnung aus gestapelten Einzelschaltkreisen. Ein erster Einzelschaltkreis wird derart auf ein Substrat gelegt, dass die Rückseite des Einzelschaltkreises, d. h. diejenige Seite, die der Seite mit den Bondpads entgegengesetzt ist, bevorzugt durch einen Kleber an das Substrat gekoppelt wird. Drahtleitungen koppeln die Bondpads des ersten Einzelschaltkreises elektrisch an Kontakte auf dem Substrat. Ein zweiter Einzelschaltkreis wird auf den ersten Einzelschaltkreis gelegt, und Drahtleitungen koppeln die Bondpads des zweiten Einzelschaltkreises elektrisch an Kontakte auf dem Substrat. Bevorzugt ist ein Abstandshalter zwischen dem ersten Einzelschaltkreis und dem zweiten Einzelschaltkreis angeordnet. Zusätzliche Einzelschaltkreise können auf den zweiten Einzelschaltkreis gestapelt werden.

Description

  • Die vorliegende Erfindung betrifft das Gebiet der Halbleiterbauelemente und insbesondere eine integrierte Schaltung mit einer Umlenkungsschicht und einer Anordnung aus gestapelten Einzelschaltkreisen.
  • Die meisten heutzutage verwendeten Elektronikgeräte enthalten viele miteinander verbundene "Chips", um eine spezifische Funktionalität bereitzustellen. Die Chips umfassen im allgemeinen einen Halbleitereinzelschaltkreis, der in einem Baustein eingebettet ist, wobei jeder Einzelschaltkreis eine integrierte Schaltung umfassen kann, die durch standardmäßige Halbleiterherstellungsprozesse ausgebildet wird. Der Halbleitereinzelschaltkreis weist in der Regel eine Reihe von Bondpads auf, die zum Herstellen eines elektrischen Kontakts zu der darin ausgebildeten integrierten Schaltung verwendet werden. Der Einzelschaltkreis wird auf einem Träger oder Substrat angeordnet, indem entsprechend den Bondpads des Einzelschaltkreises elektrische Leitungen ausgebildet sind. Der Einzelschaltkreis und der Träger werden verkapselt, um den Einzelschaltkreis gegenüber der Umgebung zu schützen. Um die Dichte der integrierten Schaltungen zu erhöhen, ist es oftmals wünschenswert, Einzelschaltkreise derart zu stapeln, dass zwei oder mehr Einzelschaltkreise im Bereich eines einzelnen Einzelschaltkreises aufeinander angeordnet werden können.
  • Beispielsweise erfordern High-end-Speicheranwendungen, wie etwa Serveranwendungen oder mobile High-end-Anwendungen, zunehmend höhere Speicherdichten. Eine höhere Speicherdichte erhält man traditionellerweise, indem entweder Bausteine aufeinander gestapelt oder mehr Speicherkomponenten auf dem Speichermodul angeordnet werden. Die Dichte einiger Speicherstrukturen kann jedoch nicht auf diese Weise erhöht werden. Beispielsweise erfordern DDRII-Designs (Double Data Rate II) niedrige elektrische parasitäre Ströme der Gesamtbausteinlösung sowie eine minimal kleine Differenz zwischen Einzelschaltkreisen, um hohe Datenraten von 400 Mbps bis 800 Mbps und darüber zu erzielen. Das Stapeln eines DDRII-Einzelschaltkreises beeinträchtigt die Wirkungsweise, weil der obere Chip eine längere Nettolänge zu einem definierten Vereinigungspunkt in dem Speichermodul als der untere Chip aufweist. Die Hochgeschwindigkeitsarchitektur verhindert auch, dass die Speicherkomponenten innerhalb eines anderen Abstands zum Modulverbinder angeordnet werden, weil die Länge der Stichleitung für jede Komponente konstant gehalten werden muss.
    •
  • Ein weiteres technisches Problem, das im Fall des Stapelns von einzelnen Speicherschaltkreisen überwunden werden muss, ist die Anordnung der Bondpads. Im Gegensatz zu Logikeinzelschaltkreisen, die Bondpads entlang der Peripherie des Einzelschaltkreises aufweisen, weist der Speicher in der Regel Bondpads in der Mitte des Einzelschaltkreises auf. Diese Anordnung schränkt die Zugänglichkeit der Bondpads ein, wenn ein anderer Einzelschaltkreis auf die Bondpads eines unteren Einzelschaltkreises gesetzt wird.
  • Diese und weitere Probleme werden im Allgemeinen reduziert, gelöst oder umgangen und technische Vorteile werden im Allgemeinen erzielt durch Ausführungsformen der vorliegenden Erfindung, die eine Anordnung aus gestapelten Einzelschaltkreisen bereitstellen.
  • Bei einer Ausführungsform der vorliegenden Erfindung enthält eine Anordnung mehrere Einzelschaltkreise innerhalb eines Bausteins. Insbesondere enthält die Anordnung ein Substrat mit einer Reihe von Kontaktpads und mindestens einem ersten Halbleiterbauelement und einem zweiten Halbleiterbauelement. Jedes Bauelement weist eine erste Seite und eine zweite Seite auf und ist derart positioniert, dass die zweite Seite der Oberfläche des Substrats zugewandt ist. Die erste Seite enthält eine Reihe von in einem Innengebiet des Bauelements ausgebildeten Bondpads und enthält außerdem eine Umverteilungsschicht mit umlenkenden Leitungen, die die Bondpads elektrisch mit den umgelenkten Bondpads in einem Peripheriegebiet des Bauelements koppeln. Die ersten und zweiten Halbleiterbauelemente sind von der Struktur her bevorzugt, aber nicht notwendigerweise, identisch. Eine erste Mehrzahl von Drähten koppelt umgelenkte Bondpads elektrisch mit dem ersten Halbleiterbauelement, um Pads des Substrats zu kontaktieren, und eine zweite Mehrheit von Drähten koppeln umgelenkte Bondpads des zweiten Halbleiterbauelements elektrisch mit Kontaktpads des Substrats. Bei der bevorzugten Ausführungsform werden die meisten Kontaktpads des Substrats an umgelenkte Bondpads sowohl des ersten als auch zweiten Halbleiterbauelements gekoppelt.
  • Bei der bevorzugten Ausführungsform sind das erste und zweite Halbleiterbauelement dynamische Direktzugriffsspeicherbauelemente. Diese Bauelemente könnten beispielsweise DRAMs mit doppelter Datenrate sein und könnten eine Kapazität von mindestens 512 MB an Speicherzellen sein, z.B. 1 GB oder mehr. Konzepte der vorliegenden Erfindung würden auch für andere Arten von Halbleiterbauelementen gelten.
  • Bei einer weiteren Ausführungsform weisen sowohl das erste als auch das zweite Halbleiterbauelement Bondpads auf, die auf einer linken Seite und einer rechten Seite einer ersten Leitung des Bauelements positioniert sind. Bei dieser Ausführungsform verlegt die Umverteilungsschicht mehrere Bondpads von der rechten Seite über die erste Linie zu den entsprechenden umgelenkten Bondpads auf der linken Seite des Halbleiterbauelements und verlegt auch mehrere Bondpads von der linken Seite über die erste Leitung zu entsprechenden umgelegten Bondpads auf der rechten Seite des Halbleiterbauelements.
  • Bei noch einer weiteren Ausführungsform enthält die Umverteilungsschicht jedes des ersten und zweiten Halbleiterbauelements eine Massenebene. Die Massenebene kann eine Leitung enthalten, die die Bondpads im Wesentlichen umgibt, und mehrere Masseleitungen zwischen oder auf einer Seite einiger der umlenkenden Leitungen. Wenn beispielsweise einige der Bondpads Dateneingabe-/-ausgabebondpads entsprechen, wird bevorzugt, wenn sich die Masseleitungen zwischen oder auf einer Seite der umlenkenden Leitungen befinden, die elektrisch an die Dateneingabe-/-ausgabebondpads gekoppelt sind.
  • Bei noch einer weiteren Ausführungsform weisen sowohl das erste als auch das zweite Halbleiterbauelement längliche umgelenkte Bondpads auf, die von einem Rand des Halbleiterbauelements zum mittleren Gebiet des Halbleiterbauelements verlaufen. Die Drähte, die an den umgelenkten Bondpads des ersten Bauelements angebracht sind, sind an einem Abschnitt der umgelenkten Bondpads näher am Rand angebracht, während die am zweiten Bauelement angebrachten Drähte an den umgelenkten Bondpads an einem Abschnitt des umgelenkten Bondpads angebracht sind, das näher am mittleren Gebiet liegt. Verschiedene einzelne der Ausführungsformen können kombiniert werden.
    •
  • Für ein umfassenderes Verständnis der vorliegenden Erfindung und ihrer Vorteile wird nun auf die folgenden Beschreibungen in Verbindung mit den beiliegenden Zeichnungen Bezug genommen. Es zeigen:
  • 1 eine Querschnittsansicht einer Anordnung aus gestapelten Einzelschaltkreisen gemäß einer Ausführungsform der Erfindung;
  • 2a eine Draufsicht auf eine Umverteilungsschicht gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 2b eine Draufsicht auf einen Speichereinzelschaltkreis gemäß einer Ausführungsform der vorliegenden Erfindung;
  • 3a–6c Drauf- und Querschnittsansichten eines Wafers, nachdem verschiedene Prozessschritte gemäß einer Ausführungsform der vorliegenden Erfindung durchgeführt worden sind;
  • 7–12 Querschnittsansichten einer Anordnung aus gestapelten Einzelschaltkreisen, nachdem verschiedene Prozessschritte gemäß einer Ausführungsform der vorliegenden Erfindung durchgeführt worden sind und
  • 13 ein Schemadiagramm der elektrischen parasitären Ströme einer Anordnung aus gestapelten Einzelschaltkreisen gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Die Herstellung und Verwendung der gegenwärtig bevorzugten Ausführungsformen werden nachfolgend ausführlicher erörtert. Es versteht sich jedoch, dass Ausführungsformen der vorliegenden Erfindung viele anwendbare erfindungsgemäße Konzepte liefern, die in einer großen Vielfalt spezifischer liefern, die in einer großen Vielfalt spezifischer Kontexte verkörpert werden können. Die erörterten spezifischen Ausführungsformen sind für die spezifischen Möglichkeiten zur Herstellung und Verwendung der Erfindung lediglich veranschaulichend und beschränken nicht den Schutzbereich der Erfindung. Beispielsweise ist ein hier offenbarte Ausführungsform der vorliegenden Erfindung eine gestapelte Einzelschaltkreiskonfiguration für DRAM-Einzelschaltkreise. Ausführungsformen der vorliegenden Erfindung können jedoch mit anderen Arten von Einzelschaltkreisen oder Anordnungen verwendet werden, bei denen es wünschenswert ist, einen oder mehrere der Bondpads umzulenken.
  • Unter Bezugnahme auf 1 ist eine Querschnittsansicht einer Anordnung 100 aus gestapelten Einzelschaltkreisen gemäß einer Ausführungsform der vorliegenden Erfindung gezeigt. Die Anordnung 100 aus gestapelten Einzelschaltkreisen umfasst ein Substrat 110, einen ersten Einzelschaltkreis 112 und einen zweiten Einzelschaltkreis 114. Es sei angemerkt, dass 1 zwar eine Konfiguration veranschaulicht, bei der zwei Einzelschaltkreise aufeinander gestapelt sind, der Fachmann versteht jedoch, dass Ausführungsformen der vorliegenden Erfindung dafür verwendet werden können, drei oder mehr Einzelschaltkreise zu stapeln, um größere Dichten zu erhalten. Bei der bevorzugten Ausführungsform weisen die beiden Einzelschaltkreise 112 und 114 vorteilhafterweise eine identische Struktur auf. Die Wahl, welcher Einzelschaltkreis oben und welcher Einzelschaltkreis unten liegt, ist rein willkürlich, wodurch Probleme hinsichtlich der Lagerhaltung vereinfacht werden.
  • Sowohl der erste Einzelschaltkreis 112 als auch der zweite Einzelschaltkreis 114 weisen eine erste Seite 116 und eine zweite Seite 118 auf. Die erste Seite 116 des ersten Einzelschaltkreises 112 sowie des zweiten Einzelschaltkreises 114 weisen darauf ausgebildete Bondpads 120 und eine Umverteilungsschicht 124 auf. Wie unten ausführlicher erläutert wird, lenkt die Umverteilungsschicht 124 die Bondpads zu dem Peripheriegebiet des Einzelschaltkreises um bzw, koppelt sie elektrisch daran. (In dieser Beschreibung werden Kontaktgebiete 120 als "Bondpads" bezeichnet, obwohl in der bevorzugten Ausführungsform nie jemals irgendetwas wirklich an sie gebondet wird.)
  • Bei der bevorzugten Ausführungsform wird der erste Einzelschaltkreis 112 derart mit einem Kleber 121 an dem Substrat 110 befestigt, dass die zweite Seite 118 dem Substrat 110 zugewandt ist. Ein Abstandshalter 122 ist am ersten Einzelschaltkreis 112 über der Umverteilungsschicht 124 vorgesehen, und der zweite Einzelschaltkreis 114 ist über dem Abstandshalter 122 vorgesehen. Der zweite Einzelschaltkreis 114 ist derart orientiert, dass die zweite Seite 118 des zweiten Einzelschaltkreises 114 dem Abstandshalter 122 zugewandt ist. Bei einer Ausführungsform wird der Abstandshalter 122 an dem ersten Einzelschaltkreis 112 und/oder dem zweiten Einzelschaltkreis 114 durch eine Klebeschicht 123 angebracht. Der erste und zweite Einzelschaltkreis 112 und 114 sind bevorzugt identisch zueinander orientiert, so dass gemeinsame Pads ausgerichtet sind.
  • Drahtanschlüsse 128 koppeln die Bondpads 120 elektrisch an die Kontakte 129 auf dem Substrat 110 über die Umverteilungsschicht 124. Mit anderen Worten werden die Bondpads 120 zum Peripheriegebiet des Einzelschaltkreises durch die Umverteilungsschicht 124 umgelenkt, die dann elektrisch über die Drahtanschlüsse 128 an die Kontakte 129 gekoppelt wird. Eine Verkapselung 130 umgibt bevorzugt den ersten Einzelschaltkreis 112, den zweiten Einzelschaltkreis 114 und die Drahtanschlüsse 128, um die Komponenten vor Beschädigung durch externe Objekte und durch die Umgebung zu schützen.
  • Lötkugeln 132 können dazu verwendet werden, die Anordnung 100 aus gestapelten Einzelschaltkreisen elektrisch an ein nicht gezeigtes Bauelementsubstrat zu koppeln.
  • 2a ist eine Draufsicht auf ein Beispiel der Umverteilungsschicht 124 (1) gemäß einer Ausführungsform der vorliegenden Erfindung. Ein Verfahren zum Ausbilden der Umverteilungsschicht 124 wird unten unter Bezugnahme auf die 3a–6c erörtert.
  • Bei der dargestellten Ausführungsform enthält die Umverteilungsschicht 124 Bondpads 120, die in zwei Spalten angeordnet sind, die eine Mittellinie des Einzelschaltkreises herunter verlaufen. Die Bondpads 120 werden über Umlenkungsleitungen 216 elektrisch an die umgelenkten Bondpads 212 gekoppelt. Die umgelenkten Bondpads 212 liefern eine elektrische Verbindung entlang der Peripherie des Einzelschaltkreises zu den im inneren Gebiet angeordneten Bondpads 120. Die Umverteilungsschicht 124 enthält bevorzugt eine Massenebene 214, die die Peripherie der Umverteilungsschicht 124 im Wesentlichen einschließt, um zu verhindern, dass Rauschen aus der Umgebung die Funktionsweise der nicht gezeigten Elektronikschaltung beeinträchtigt.
  • Bei der in 2a dargestellten Ausführungsform, bei der es sich um einen 512 MB-DRAM handelt, sorgen die Bondpads 120 für elektrische Verbindungen zu Datenleitungen und Adress/Steuerleitungen. Zur Vereinfachung des Herstellungsprozesses ist es wünschenswert, die Anordnung so auszulegen, dass ein einzelnes Substrat 110 (1) sowohl für eine Konfiguration aus einem einzigen Einzelschaltkreis, bei dem der Einzelschaltkreis in der Regel mit der Oberseite nach unten gelegt wird, und eine Konfiguration mit gestapelten Einzelschaltkreisen, bei denen der Einzelschaltkreis mit der Oberseite nach oben angeordnet wird, verwendet werden kann. Wenn der Einzelschaltkreis jedoch umgeklappt oder umgedreht wird, befinden sich Bondpads, die auf der rechten Seite waren, auf der linken Seite, und Bondpads, die auf der linken Seite waren, befinden sich auf der rechten Seite. Es ist dementsprechend erforderlich, entweder das Layout des Substrats zu modifizieren oder die Bondpads umzulenken (oder dem Benutzer eine aktualisierte Anschlussstiftbelegung zu liefern). Weil die Anschlussstiftbelegung oftmals standardisiert ist, zum Beispiel durch JEDEC oder andere standardisierende Organisationen, ist es üblicherweise bevorzugt und vorteilhaft, die existierende standardisierte Anschlussstiftbelegung beizubehalten. Oftmals wird die Anschlussstiftbelegung für gestapelte Produkte einfach durch Chipauswahlkugeln usw. gegenüber der standardmäßigen Anschlussstiftbelegung einer einzigen Einzelschaltkreiskomponente modifiziert. Zudem wird eine standardisierte Anschlussstiftbelegung bevorzugt, weil eine einzige Art von Substrat möglicherweise unabhängig davon verwendet wird, ob Stapelungstechniken verwendet werden.
  • Bei der bevorzugten Ausführungsform werden nur die Adress/Steuerleitungen von links nach rechts und rechts nach links verlegt. Die Adress-/Steuerleitungen bestimmen die relative Stelle und die Weise, wie auf einen Speicherplatz zugegriffen wird. Wie der physische Speicherplatz, z.B., welcher Kondensator/Transistor die Daten für einen bestimmten relativen Speicherplatz speichert, ist vom Standpunkt des Benutzers aus gesehen irrelevant. Dementsprechend sollten die Adress-/Steuerleitungen von rechts nach links und links nach rechts geführt werden, aber die Datenleitungen brauchen nicht geschaltet zu werden. Diese Konfiguration liefert einen zusätzlichen Vorteil für ein Bauelement mit doppelter Datenrate, wo die Dateneingabe-/-ausgabepunkte mit der doppelten Taktrate betrieben werden und deshalb von den kürzeren Leitungen profitieren. Somit werden in 2a die Adress-/Steuerleitungen von rechts nach links und von links nach rechts geschaltet, und die Datenleitungen werden nicht geschaltet. Es sei angemerkt, dass bei der in 2a dargestellten Ausführungsform nicht alle Anschlussstifte verwendet werden, weshalb nicht alle Bondpads 120 zur Peripherie des Einzelschaltkreises umgelenkt werden.
  • 2a veranschaulicht ein weiteres vorteilhaftes Merkmal, das verwendet werden kann, d.h., die Massenebene 214 enthält Masseleitungen, die die Umlenkungsleitungen 216 für die Dateneingaben/Ausgaben umgeben oder zumindest teilweise trennen. Es sei angemerkt, dass die Massenebene 214 eine einzelne Massenebene oder ein Satz von Massenebenen sein kann. Beispielsweise kann es vorteilhaft sein, eine Datenversorgungsmasse (VSSQ) in der Nähe der Datenein-/-ausgabesignale und eine übliche Masse (VSS) in der Nähe der Adress/Befehlssignale zu haben. Dieses Layout der Massenebene 214 hilft, die relativ hochfrequenten Leitungen elektrisch zu isolieren, was insbesondere für ein SDRAM mit doppelter Datenrate nützlich sein kann. Durch die Aufnahme der Massenebene werden Nebensprechen und anderes elektrisches Rauschen eliminiert oder reduziert. Weil die Adress-/Steuerleitungen bei einer niedrigen (z.B. der halben) Frequenz arbeiten, braucht die Massenebene diese Leitungen nicht zu umgeben oder zu trennen. Bei einer alternativen Ausführungsform sind alle Umlenkungsleitungen 216 neben einer Masseleitung ausgebildet.
  • Ein weiterer Vorteil der umgebenden Masseleitung besteht darin, dass sie als eine Barriere gegenüber Verunreinigung wirkt, die möglicherweise während des Wafervereinzelungsprozesses eingeführt werden kann. Aufgrund der Topographie der RDL-Leitungen (RDL – redistrubution layer) ist der Chip möglicherweise nicht vollständig an der Sägefolie fixiert. Während der Vereinzelung kann somit Spülwasser auf die Chipbereiche eindringen, die nicht mit RDL bedeckt sind, was zu nicht entfernbaren Rückständen führt. Dies könnte für die weitere Montage sowie für die Zuverlässigkeit abträglich sein. Die Masseleitung um den Chip herum wirkt wie eine Barriere gegen diese Verunreinigung. Falls mehr als ein Massepotential vorliegt, werden die umgebenden Leitungen in Kürze nach innen an den Treffpunkten verlängert, um die verschiedenen Potentiale aufrechtzuerhalten und um als weitere Einschränkung gegen das Eindringen von Verunreinigung zu wirken. Außerdem sind andere Geometrien (wie in 2a gezeigt) denkbar, z.B. mit zusätzlichen Winkeln.
  • 2b veranschaulicht die erste Seite 116 eines Speichereinzelschaltkreises 112 (114), der ein Beispiel für ein Bauelement ist, das Aspekte der vorliegenden Erfindung nutzen kann. Der Speichereinzelschaltkreis 112 (114) ist in vier Arraysektionen 150 organisiert. Bei einer Ausführungsform enthält jede Arraysektion 256 k-Speicherzellen (plus redundante Zellen) für ein 1 GB-Speicherbauelement. Aspekte der vorliegenden Erfindung eignen sich insbesondere mit hochdichten Speicherbauelementen (z.B. 1 GB oder mehr am Speicher), weil diese Speicherzellen in der Regel mit hohen Geschwindigkeiten arbeiten und von hier gelehrten Vorteilen profitieren können.
  • Die 3a–6c veranschaulichen verschiedene Ansichten eines Einzelschaltkreises 300 wie etwa des Einzelschaltkreises 112, 114 von 1, nachdem verschiedene Prozessschritte zum Herstellen einer Umverteilungsschicht auf einem Halbleitereinzelschaltkreis gemäß einer Ausführungsform der vorliegenden Erfindung durchgeführt worden sind. Es sei weiterhin angemerkt, dass der dargestellte Abschnitt des Einzelschaltkreises die Umlenkung der Adress-/Steuerleitungen umfasst, die wie oben erörtert möglicherweise von links nach rechts und von rechts nach links umgelenkt werden müssen. Der hier beschriebene Prozess kann auch dazu genutzt werden, eine Umverteilungsschicht zum Umlenken von Datenleitungen auszubilden, die möglicherweise nicht von links nach rechts und von rechts nach links umgelenkt werden müssen.
  • Der Prozess beginnt in den 3a–3c, wo ein Wafer mit einer darauf ausgebildeten integrierten Schaltung vorgesehen ist, wobei 3a eine Draufsicht und 3b–3c Querschnittsansichten entlang der in 3a gezeigten Achse sind. Allgemein enthält der Einzelschaltkreis 300 ein Substrat 308 mit darauf ausgebildeten nicht gezeigten integrierten Schaltungen, wie etwa DRAM. Das Substrat 308 und die darin ausgebildeten integrierten Schaltungen können unter Verwendung von in der Technik bekannten standardmäßigen Halbleiterverarbeitungstechniken hergestellt werden.
  • Auf der Oberfläche des Einzelschaltkreises 300 ist in der Regel eine Schutzschicht 310, bevorzugt Polyimid, ausgebildet, um die nicht gezeigte oberste Metallschicht oder andere Komponenten gegenüber Beschädigungen und der Umgebung zu schützen. Kontaktpads 312 sind in der Schutzschicht 310 freigelegt, um einen elektrischen Kontakt zu den nicht gezeigten darunter liegenden Strukturen, z.B. integrierten Schaltungen, herzustellen.
  • Die Schutzschicht 310 kann weiterhin eine fakultative nicht gezeigte dielektrische Schicht enthalten, um eine niedrigere Kopplung zwischen der Umverteilungsschicht und der obersten Metallschicht (nicht gezeigt) und um bessere elektrische Störeffekte bereitzustellen. Die fakultative dielektrische Schicht kann ein Polyimid, ein Oxid oder dergleichen sein, ist aber bevorzugt ein Material, das eine niedrige Prozesstemperatur erfordert, wie etwa WPR, BCB (z.B. ein auf Benzocyclobuten basierendes Polymerdielektrikum), Probelec. Bei der bevorzugten Ausführungsform, bei der die dielektrische Schicht aus PI ausgebildet ist, kann die dielektrische Schicht durch Aufschleudern bei einer Temperatur von etwa 320°C auf eine Dicke von etwa 3 μm bis etwa 6 μm ausgebildet werden. Es kann auch eine zusätzliche dielektrische Schicht vorliegen, z.B. WPR mit etwa 5 μm bis etwa 15 μm oder mehr, die durch Aufschleudern ausgebildet sein kann; die Härtungstemperatur beträgt 150°C.
  • 4a–4c veranschaulichen den Einzelschaltkreis 300 der 3a–3c nach der Ausbildung und Strukturierung einer Haftschicht 314 und einer ersten leitenden Schicht 316. Allgemein sorgt die Haftschicht 314 für gute Hafteigenschaften zwischen der Schutzschicht 310 und der ersten leitenden Schicht 316. Bei einer Ausführungsform ist die Haftschicht 314 Titan, das beispielsweise durch Sputtern unter Verwendung einer Quellenleistungsdichte im Bereich von etwa 3 Watt/cm2 bis etwa 6 Watt/cm2 bei einer Sputterrate von 2 bis 6 nm/s mit einem Sputtergas von Ar und einem Sputtermaterial von Ti ausgebildet wurde. Die Titan-Haftschicht 314 ist etwa 50 nm bis etwa 100 nm dick und bevorzugt etwa 70 nm dick. Es können auch andere Materialien wie etwa Cr, TiN verwendet werden.
  • Die erste leitende Schicht 316 wird bevorzugt auf der Haftschicht 314 ausgebildet, um verbesserte elektrische Charakteristiken zu liefern. Bei einer Ausführungsform besteht die erste leitende Schicht 316 aus Kupfer, das beispielsweise durch Sputtern unter Verwendung einer Quellenleistungsdichte im Bereich zwischen etwa 3 Watt/cm2 und etwa 6 Watt/cm2 bei einer Sputterrate von 3 bis 6 nm/s und mit einem Sputtergas von Ar und einem Sputtermaterial von Cu ausgebildet werden kann. Bevorzugt ist die erste leitende Schicht 316 etwa 100 nm bis etwa 400 nm dick und besonders bevorzugt etwa 200 nm dick.
  • Die Haftschicht 314 und die erste leitende Schicht 316 wer den bevorzugt unter Verwendung von in der Technik bekannten standardmäßigen Photolithographietechniken strukturiert. Im Allgemeinen wird bei der Photolithographie ein Fotolackmaterial 328 abgeschieden, das dann maskiert, belichtet und entwickelt wird, um Abschnitte des Fotolackmaterials zu entfernen, Die entfernten Abschnitte des Fotolackmaterials definieren die Struktur der Umverteilungsschicht, definieren z.B, die Umlenkung der Bondpads von dem Innengebiet des Einzelschaltkreises zum Peripheriegebiet des Einzelschaltkreises. Bevorzugt definiert das Fotolackmaterial auch die Massenebene.
  • Die 5a–5c veranschaulichen den Einzelschaltkreis 300 der 4a–4c nach dem Ausbilden einer zweiten leitenden Schicht 319 über dem Kontaktpad 312. Bei der bevorzugten Ausführungsform ist die leitende Schicht 319 eine mehrschichtige Struktur, die eine Kupferschicht 320, eine Nickelschicht 322 und eine Goldschicht 324 umfasst. Allgemein liefert die Kupferschicht 320 eine gute Leitfähigkeit, und die Goldschicht 324 liefert ein leitendes Material mit guten Bondcharakteristiken zum Borden von Drahtleitungen an die Umverteilungsschicht (unter Bezugnahme auf die 7–12 unten eingehender erörtert). Die Nickelschicht 322 liefert aufgrund ihrer Härte eine gute mechanische Festigkeit für die Goldschicht 324 und die Waferverarbeitung. Die Nickelschicht 322 wirkt auch als eine Schutzschicht für die aktiven Bereiche und andere in dem Einzelschaltkreis ausgebildete darunter liegende Strukturen. Alternativ kann die leitende Schicht 320 aus Aluminium ausgebildet werden. Andere Materialien können jedoch verwendet werden.
  • Die Verwendung eines auf der ersten leitenden Schicht 316 abgeschiedenen und strukturierten Fotolackmaterials 318 verhindert, dass Kupfer, Nickel und Gold an dem Wafer haften, Wie oben erörtert, wurde das Fotolackmaterial 318 so struk turiert, dass die erste leitende Schicht 316 dort freigelegt wurde, wo die Umverteilungsleitungen gewünscht sind.
  • Bei einer Ausführungsform wird die Kupferschicht 320 durch Elektroplattieren ausgebildet. Bevorzugt weist die Kupferschicht 320 eine Dicke von etwa 2 μm bis etwa 10 μm auf, aber besonders bevorzugt eine Dicke von etwa 5 μm.
  • Zusätzlich können die Nickelschicht 322 und die Goldschicht 324 elektroplattiert werden. Bevorzugt ist die Nickelschicht 322 etwa 1 μm bis etwa 5 μm dick, besonders bevorzugt aber etwa 2 μm dick. Bevorzugt ist die Goldschicht 324 etwa 0,1 μm bis etwa 1 μm dick, aber besonders bevorzugt etwa 0,5 μm dick.
  • Die 6a–6c veranschaulichen den Einzelschaltkreis 300 der 5a–5c nach dem Entfernen des Fotolackmaterials 318 und des überschüssigen Materials der Haftschicht 314 und der ersten leitenden Schicht 316. Das Fotolackmaterial kann beispielsweise durch ein Nasstauchen in einem herkömmlichen Lacklösungsmittel entfernt werden. Nachdem das Fotolackmaterial entfernt worden ist, kann die erste leitende Schicht 316 durch ein Cu-Ätzmittel und die Haftschicht 314 beispielsweise durch 0,25 HF entfernt werden.
  • Nach dem Ausbilden der Umverteilungsleitungen kann die Rückseite des Einzelschaltkreises 300 abgeschliffen werden, so dass das Gesamtbauelement die gewünschte Dicke aufweist. Beispielsweise kann die Dicke um etwa 600 μm reduziert werden, so dass die Gesamtdicke des Bauelements etwa 1,2 bis 1,25 mm oder weniger bei einem Stapel mit zwei Speicherchips plus einem Abstandshalter beträgt. Danach wird der Einzelschaltkreis 300 gemäß standardmäßigen Techniken verarbeitet, um den individuellen Einzelschaltkreis für die Verkapselung vorzubereiten.
  • Die 7–12 zeigen Querschnittsansichten von Schritten, die durchgeführt werden können, um die Anordnung 100 aus gestapelten Einzelschaltkreisen gemäß einer Ausführungsform der vorliegenden Erfindung auszubilden. Der Prozess beginnt in 7, wo ein erster Einzelschaltkreis 112 mit einer Umverteilungsschicht 124 an einem Substrat 110 angebracht wird. Das in den 7–12 gezeigte Substrat 110 ist bevorzugt ein üblicherweise in der Industrie verwendetes zweischichtiges Substrat mit Kontakten 129, die von einer ersten Seite 117 durch das Substrat 110 zu einer zweiten Seite 119 ausgebildet sind. Bei der bevorzugten Ausführungsform sind in einer einzelnen Substrateinheit eine Reihe (z.B. fünfzehn) Substrate ausgebildet, diese werden getrennt, nachdem die Einzelschaltkreise angebracht worden sind.
  • Der erste Einzelschaltkreis 112 weist eine erste Seite 116 auf, auf der die Umverteilungsschicht 124 ausgebildet worden ist, und eine zweite Seite 118. Wie oben erörtert lenkt die Umverteilungsschicht 124 Bondpads 120 aus dem Innengebiet des Einzelschaltkreises zum Peripheriegebiet des Einzelschaltkreises um. Ein Beispiel für die Ausbildung der Umverteilungsschicht 124 ist oben unter Bezugnahme auf die 3a–6c erörtert.
  • Der erste Einzelschaltkreis 112 wird derart an dem Substrat 110 angebracht, dass die zweite Seite 118 des ersten Einzelschaltkreises an der ersten Seite 117 des Substrats 110 angebracht ist. Der erste Einzelschaltkreis 112 kann über Klebemittel oder -techniken an dem Substrat 110 angebracht werden. Beispielsweise wird bei der in 7 dargestellten Ausführungsform der erste Einzelschaltkreis 112 an dem Substrat 110 durch eine Klebeschicht 123 angebracht, die aufgebracht werden kann unter Einsatz von Klebeband oder Drucktechniken, die in der Technik bekannt sind, oder derglei chen.
  • 8 veranschaulicht die Anordnung 100 aus gestapelten Einzelschaltkreisen von 7 nachdem Drahtleitungen 128 angebracht worden sind, um die in der Umverteilungsschicht 124 ausgebildeten umverteilten Bondpads elektrisch an Kontakte 129 auf dem Substrat 110 gemäß einer Ausführungsform der vorliegenden Erfindung zu koppeln. Die Drahtleitungen 128 sind bevorzugt ein Golddraht mit einem Durchmesser von etwa 15 bis 25 μm. Es hat sich herausgestellt, dass aus Gold gebildete Drahtleitungen 128 gute Eigenschaften für das Bonden zur Umverteilungsschicht liefern, deren Deckschicht bevorzugt aus Gold besteht. Die Drahtleitungen 128 können beispielsweise durch standardmäßige Drahtbondtechniken an der Umverteilungsschicht 124 und den Kontakten 129 angebracht werden.
  • 9 veranschaulicht die Anordnung 100 aus gestapelten Einzelschaltkreisen von 8 nach dem Anbringen eines Abstandshalters 122 an dem ersten Einzelschaltkreis 112. Der Abstandshalter 122 sorgt für eine Lücke zwischen dem ersten Einzelschaltkreis 112 und einem zweiten Einzelschaltkreis, der in einem nachfolgenden Schritt über dem ersten Einzelschaltkreis 112 gestapelt werden soll, wodurch Beschädigungen an den Drahtleitungen 128 verhindert werden. Der Abstandshalter 122 besteht bevorzugt aus einem elektrisch isolierenden Material wie etwa Silizium oder dergleichen, um eine etwaige elektrische Verbindung zwischen dem ersten Einzelschaltkreis 112 und anderen über dem ersten Einzelschaltkreis 112 gestapelten Einzelschaltkreisen zu verhindern oder zu reduzieren. Silizium ist geeignet, weil es identische Wärmeeigenschaften zu den Siliziumeinzelschaltkreisen 112 und 114 aufweist. In dem Siliziumabstandshalter sind in der Regel keine Schaltungen ausgebildet. Bevorzugt ist der Abstandshalter 122 mindestens etwa 50 bis etwa 150 μm dick, aber besonders bevorzugt etwa 100 μm. Der Abstandshalter 122 wird an dem ersten Einzelschaltkreis 112 durch einen Kleber 121 angebracht, der beispielsweise durch Band oder Drucktechniken, die in der Technik bekannt sind, aufgebracht wird.
  • Bei einer weiteren Ausführungsform weisen die Einzelschaltkreise verschiedene Seiten auf und sind so positioniert, dass kein Abstandshalter benötigt wird. Wenn beispielsweise der untere Einzelschaltkreis größer ist als der obere Einzelschaltkreis, können die umgelenkten Bondpads auf dem ersten Einzelschaltkreis möglicherweise freigelegt werden. In dieser Situation ist ein Abstandshalter möglicherweise nicht erforderlich und der obere Einzelschaltkreis kann direkt auf den unteren Einzelschaltkreis gesetzt werden.
  • 10 veranschaulicht die Anordnung 100 aus gestapelten Einzelschaltkreisen von 9, nachdem ein zweiter Einzelschaltkreis 114 über dem ersten Einzelschaltkreis 112 gestapelt worden ist. Analog zu dem ersten Einzelschaltkreis 112 weist der zweite Einzelschaltkreis 114 eine erste Seite 116 auf, auf der eine Umverteilungsschicht 124 ausgebildet worden ist, und eine zweite Seite 118. Die Umverteilungsschicht 124 lenkt die Bondpads 120 vom Innengebiet des Einzelschaltkreises zum Peripheriegebiet des Einzelschaltkreises um. Ein Beispiel für das Ausbilden der Umverteilungsschicht 124 ist oben unter Bezugnahme auf die 3a–6c erörtert.
  • Der zweite Einzelschaltkreis 114 wird derart am Abstandshalter 122 angebracht, dass die zweite Seite 118 des zweiten Einzelschaltkreises 114 am Abstandshalter 122 angebracht wird. Der zweite Einzelschaltkreis 114 kann durch einen Kleber 121 am Abstandshalter 122 angebracht werden. Der Kleber 121 kann durch jedes in der Technik bekannte Verfahren aufgebracht werden. Beispielsweise kann der zweite Einzel schaltkreis 114 an dem Abstandshalter 122 auch durch Verwendung eines Druckprozesses oder eines Klebebands oder in der Technik bekannten Druckverfahren angebracht werden.
  • Die 11a und 11b veranschaulichen die Anordnung 100 aus gestapelten Einzelschaltkreisen von 10, nachdem Drahtleitungen 128 angebracht worden sind, um die umgelenkten Bondpads 212 der Umverteilungsschicht 124 elektrisch an die Kontakte 129 auf dem Substrat gemäß einer Ausführungsform der vorliegenden Erfindung zu koppeln. Die Drahtleitungen 128 sind bevorzugt ein Golddraht mit einem Durchmesser von etwa 15-25 μm. Die Drahtleitungen 128 können beispielsweise durch standardmäßige Drahtbondtechniken an der Umverteilungsschicht 124 und den Kontakten 129 angebracht werden.
  • Bei der bevorzugten Ausführungsform werden die entsprechenden umgelenkten Bondpads 212 des ersten Einzelschaltkreises 112 und des zweiten Einzelschaltkreises 114 an dem gleichen Kontakt 129 angebracht, und zwar mit Ausnahme einer oder mehrerer Leitungen, die notwendig sind, damit das System zwischen dem oberen Einzelschaltkreis und dem unteren Einzelschaltkreis differenziert. Es hat sich insbesondere herausgestellt, dass die gleichen Adress-/Steuerleitungen und Datenleitungen elektrisch an jeden Einzelschaltkreis in einer Anordnung aus gestapelten Einzelschaltkreisen gekoppelt werden können, vorausgesetzt jeder Einzelschaltkreis weist ein eindeutiges Chipauswahlsignal oder ein Äquivalent davon auf. Das Einzelschaltkreisauswahlsignal aktiviert oder deaktiviert den ausgewählten Einzelschaltkreis, wodurch effektiv ein Mittel bereitgestellt wird, um einen bestimmten Einzelschaltkreis ein- oder auszuschalten. Weiterhin wird bevorzugt, dass jeder Einzelschaltkreis ein einzigartiges Taktfreigabesignal und insbesondere für ein DDR II-DRAM-Design ein auf dem Einzelschaltkreis integriertes Beendigungssignal aufweist.
  • Bei der bevorzugten Ausführungsform sind die Drahtleitungen 128 auf dem zweiten Einzelschaltkreis 114 weiter zur Mitte des Einzelschaltkreises 114 zu den umgelenkten Bondpads 212 der Umverteilungsschicht angeschlossen, wie in 11b gezeigt. In 11b sind die umgelenkten Bondpads 212 mit einem "O" gezeigt, wo der zweite Einzelschaltkreis 114 gebonded ist. Im Vergleich dazu ist ein "X" vorgesehen, wo der erste Einzelschaltkreis 112 gebonded ist. Bei der oben beschriebenen bevorzugten Ausführungsform sind die Drahtleitungen 128 näher zu der Mitte des zweiten Einzelschaltkreises 114 mit den umgelenkten Bondpads 212 der Umverteilungsschicht 124 verbunden. Es hat sich herausgestellt, dass, indem die Drahtleitungen auf diese Weise angeschlossen werden, die mechanische Beanspruchung reduziert wird, die der Chip aufgrund des überhängenden Bondens erfährt. Die Entfernung, um die die Drahtleitungen 128 des ersten Einzelschaltkreises 112 zur Mitte des ersten Einzelschaltkreises 112 bewegt werden können, wird durch die Größe des Abstandshalters 122 begrenzt. Bei der hier beschriebenen Ausführungsform, bei der die Anordnung aus gestapelten Einzelschaltkreisen zwei Einzelschaltkreise umfasst, ist dies möglicherweise kein Problem. Bei anderen Ausführungsformen wie etwa beispielsweise Ausführungsformen, bei denen drei oder mehr Einzelschaltkreise gestapelt werden oder der Einzelschaltkreis dünner ist, kann es wünschenswert sein, die Größe des Abstandshalters derart zu reduzieren, dass der Verbindungspunkt der Drahtzuleitung mehr in Richtung auf die Mitte des Einzelschaltkreises bewegt werden kann, um die mechanische Beanspruchung auf die Drahtleitungen zu reduzieren.
  • 12 veranschaulicht die Anordnung 100 aus gestapelten Einzelschaltkreisen von 11a, nachdem eine Verkapselung 130 und Lötkugeln 132 ausgebildet worden sind. Die Verkapselung 130 ist ein dielektrisches Material, das die Einzel schaltkreise 112, 114 verkapselt, um für einen Schutz vor Beschädigungen und der Umgebung zu sorgen. Die Lötkugeln 132 liefern ein Verfahren zum Anbringen der Anordnung aus gestapelten Einzelschaltkreisen beispielsweise an einer Leiterplatte. Die Vereinzelung der Anordnung aus gestapelten Einzelschaltkreisen kann dann durchgeführt werden, um die Verarbeitung abzuschließen.
  • Die Tabellen 1 und 2 veranschaulichen die simulierten elektrischen Charakteristiken einer Anordnung mit einem Einzelschaltkreis bzw. einer Anordnung aus gestapelten Einzelschaltkreisen. 13 ist ein Schemadiagramm der Störeffekte einer Anordnung aus gestapelten Einzelschaltkreisen.
  • Tabelle 1
    Figure 00210001
  • Tabelle 2
    Figure 00210002
  • Figure 00220001
  • Jede Tabelle führt den kleinsten, den mittleren und den größten parasitären Widerstand (R), die parasitäre Induktivität (L) und die parasitäre Kapazität (C) der Datenleitun-gen und der Adress-/Steuerleitungen des Bausteins auf. Wie gezeigt, weist die Anordnung aus gestapelten Einzelschaltkreisen einen parasitären Bausteinwiderstand auf, der zwischen etwa 0,17 und etwa 0,22Ω liegt, eine Induktivität, die zwischen etwa 2,05 und etwa 3,93 nH liegt, und eine Kapazität zwischen etwa 0,27 und etwa 0,36 pF. Im Vergleich dazu weist die Anordnung aus gestapelten Einzelschaltkreisen einen parasitären Bausteinwiderstand auf, der im Bereich zwischen etwa 0,42 und etwa 0,63 Ω liegt, eine Induktivität, die im Bereich zwischen etwa 4,02 und etwa 6,51 nH liegt, und eine Kapazität zwischen etwa 6,46 und etwa 8,79 pF. Aufgrund der inhärenten Abhängigkeit von der Länge und Breite der Bahn können die angegebenen Werte stark variieren. Die Länge wird üblicherweise durch die Chipbreite definiert, die Bahnbreite kann gemäß den RDL-Designfähigkeiten und den gewünschten elektrischen Charakteristiken verstellt werden.
  • Die Tabellen 3 und 4 zeigen den Einfluss der verschiedenen RDL-Bahngeometrien (100 μm / 50 μm / 20 μm breite Bahnen) und einer zusätzlichen dielektrischen Schicht (5 μm WPR). Wie zu sehen ist, führt eine reduzierte Bahnbreite zu einer Reduzierung bei der Kapazität. Dies ist auf den kleineren Bereich der Kopplung zu der darunter liegenden Chipmetallisierung zurückzuführen. Die Induktivität nimmt nicht nennenswert zu, weil nur eine Abhängigkeit zweiter Ordnung von der Bahnbreite vorliegt. Die reduzierte Bahnbreite führt zu einem erhöhten Widerstand für den RDL-Teil des Gesamtbausteinwiderstands. Bei kleineren RDL-Bahnbreiten, z.B. 20 μm, könnte es vorteilhaft sein, eine spezielle Chipsicherungsbehandlung zu haben, um den Gesamtwiderstand Baustein + Chip zu verstellen.
  • Wie man in Tabelle 4 sehen kann, trägt ein zusätzliches Dielektrikum ebenfalls zu einer Kapazitätreduzierung bei. Dies wird durch den größten Abstand zwischen RDL und Chipmetallisierung und dadurch eine reduzierte Kopplung verursacht. Das wahlweise Dielektrikum weist den Vorteil auf, dass es eine reduzierte Kapazität bietet und gleichzeitig die Induktivität und insbesondere den Widerstand auf erwünschten niedrigeren Werten hält.
  • Tabelle 3
    Figure 00230001
  • Tabelle 4
    Figure 00240001
  • Weiterhin beträgt die Induktivitätsfehlanpassung zwischen dem oberen Einzelschaltkreis und dem unteren Einzelschaltkreis unter etwa 0,52 nH für Datenleitung und unter etwa 0,8 nH für Adress-/Steuerleitungen. Die Induktivitätsfehlanpassung der CK/NCK-Signalleitung wurde mit weniger als etwa 0,15 nH pro Einzelschaltkreis simuliert.
  • Tabelle 5 vergleicht die simulierten Wärmecharakteristiken einer Anordnung aus einem einzigen Einzelschaltkreis und einer Anordnung aus gestapelten Einzelschaltkreisen für einen 2 × 512 M-DDR2-Speicher. Die Tabelle veranschaulicht die erwarteten Wärmecharakteristiken für zwei Arten von Substraten, ein 1 s0p-Substrat und ein 2s2p-Substrat. In beiden Fällen liefert die Anordnung aus gestapelten Einzelschaltkreisen geringfügig niedrigere Werte von θJA. Die Werte wurden aus der Wärmewiderstandssimulation gemäß dem JEDEC-Standard JESD 51 abgeleitet. Die Tabelle zeigt, dass der Baustein mit gestapelten Einzelschaltkreisen im Vergleich zu dem Baustein mit einem einzigen Einzelschaltkreis die gleiche oder sogar eine geringfügig bessere thermische Leistung pro nominellem Gesamtleistungsbaustein aufwies. Verursacht wird dies durch die geringfügig höhere Anzahl von Kugeln (d.h. die zusätzlichen Chipauswahlkugeln) und die geringfügig größere Komponentenbreite im Vergleich zu dem Baustein mit einem einzigen Einzelschaltkreis. Die Tatsache, dass auch der Abstandshalter aus Silizium besteht, trägt zu dem stark ausgeglichenen Wärmeverhalten des Bausteins aus gestapelten Einzelschaltkreisen bei.
  • Tabelle 5
    Figure 00250001
  • Wenngleich besondere Ausführungsformen der Erfindung ausführlich beschrieben worden sind, versteht sich, dass die Erfindung hinsichtlich Schutzbereich nicht entsprechend beschränkt ist, sondern alle Änderungen, Modifikationen und Äquivalente enthält, die in den Geist und die Bedingungen der hier beigefügten Ansprüche fallen. Beispielsweise können die Arten der verwendeten Materialien modifiziert oder abgeändert werden, das Layout der Umverteilungsschicht kann modifiziert werden, die Bondpadstellen auf dem Einzelschaltkreis können geändert werden, die Kontakte auf dem Substrat können verändert werden und dergleichen. Es versteht sich dementsprechend, dass die vorliegende Erfindung auf andere Strukturen und Materialien ausgeweitet werden kann, weshalb die Patentschrift und die Figuren eher als eine Veranschaulichung als eine Einschränkung angesehen werden sollen.

Claims (91)

  1. Anordnung, die mehrere Speichereinzelschaltkreise innerhalb eines Bausteins enthält, wobei die Anordnung folgendes umfasst: ein Substrat mit einer Reihe von auf einer Oberfläche davon ausgebildeten Kontaktpads; einen ersten Speichereinzelschaltkreis mit einer ersten Seite und einer zweiten Seite, wobei die zweite Seite der Oberfläche des Substrats zugewandt ist, wobei der erste Speichereinzelschaltkreis mindestens zwei daran ausgebildete Speicherarrayabschnitte aufweist, wobei die erste Seite mehrere in einem mittleren Gebiet zwischen den Speicherarrayabschnitten ausgebildete Bondpads enthält, wobei der erste Speichereinzelschaltkreis weiterhin eine Umverteilungsschicht enthält, die umlenkende Leitungen enthält, die die Bondpads elektrisch zu umgelenkten Bondpads in einem Peripheriegebiet des ersten Speichereinzelschaltkreises koppeln; eine erste Mehrzahl von Drähten, die die umgelenkten Bondpads des ersten Halbleiterbauelements elektrisch an die Kontaktpads des Substrats koppeln; einen zweiten Speichereinzelschaltkreis mit einer ersten Seite und einer zweiten Seite, wobei die zweite Seite der Oberfläche des Substrats zugewandt ist, wobei der zweite Speichereinzelschaltkreis mindestens zwei daran ausgebildete Speicherarrayabschnitte aufweist, wobei die erste Seite mehrere in einem mittleren Gebiet zwischen den Speicherarrayabschnitten ausgebildete Bondpads enthält, wobei der zweite Speichereinzelschaltkreis weiterhin eine Umverteilungsschicht enthält, die umlenkende Leitungen enthält, die die Bondpads elektrisch zu umgelenk ten Bondpads in einem Peripheriegebiet des zweiten Speichereinzelschaltkreises koppeln; eine zweite Mehrzahl von Drähten, die die umgelenkten Bondpads des zweiten Halbleiterbauelements elektrisch an die Kontaktpads des Substrats koppeln, wobei mehr als die Hälfte der zweiten Mehrzahl von Drähten elektrisch an ein umgelenktes Bondpad gekoppelt sind, das elektrisch an einen der ersten Mehrzahl von Drähten gekoppelt ist.
  2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, dass der erste Speichereinzelschaltkreis von der Struktur her dem zweiten Speichereinzelschaltkreis identisch ist.
  3. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass der erste und zweite Speichereinzelschaltkreis dynamische Direktzugriffsspeicherbauelemente enthält.
  4. Anordnung nach Anspruch 3, dadurch gekennzeichnet, dass der erste und zweite Speichereinzelschaltkreis dynamische Direktzugriffsspeicherbauelemente mit doppelter Datenrate umfassen, wobei jedes Speicherbauelement mindestens 512 MB an Speicherzellen enthält.
  5. Anordnung nach Anspruch 4, dadurch gekennzeichnet, dass sowohl für den ersten als auch den zweiten Speichereinzelschaltkreis die Bondpads in einer linken Spalte und einer rechten Spalte positioniert sind, die parallel zu einer Mittellinie durch das mittlere Gebiet des Bauelements verlaufen, wobei jedes Bondpad in der linken Spalte links von der Mittellinie und jedes Bondpad in der rechten Spalte rechts von der Mittellinie liegt, wobei die Umverteilungsschicht mehrere Bondpads von der rechten Spalte über die Mittellinie zu entsprechenden umgelenkten Bondpads auf der linken Seite des Speichereinzelschaltkreises und auch mehrere Bondpads von der linken Spalte über die Mittel linie zu entsprechenden umgelenkten Bondpads auf der rechten Seite des Speichereinzelschaltkreises lenkt.
  6. Anordnung nach Anspruch 4, dadurch gekennzeichnet, dass die Umverteilungsschicht jedes des ersten und zweiten Speichereinzelschaltkreises eine Massenebene enthält, wobei die Massenebene eine Leitung in dem Peripheriegebiet, die die Bondpads im wesentlichen umgibt, und mehrere Masseleitungen zwischen einigen der umlenkenden Leitungen enthält.
  7. Anordnung nach Anspruch 6, dadurch gekennzeichnet, dass mehrere der Bondpads Dateneingabe-/ausgabebondpads umfasst, wobei die mehreren Masseleitungen einige, aber nicht alle der umlenkenden Leitungen umgeben, und wobei die mehreren Masseleitungen zwischen umlenkenden Leitungen verlaufen, die elektrisch an die Dateneingabe-/ausgabebondpads gekoppelt sind.
  8. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Umverteilungsschicht des ersten Speichereinzelschaltkreises einen ersten Satz aus einer oder mehreren Massenebenen enthält und wobei die Umverteilungsschicht des zweiten Speichereinzelschaltkreises einen zweiten Satz aus einer oder mehreren Massenebenen enthält.
  9. Anordnung nach Anspruch 8, dadurch gekennzeichnet, dass der erste Satz und der zweite Satz jeweils im Wesentlichen die Bondpads auf dem ersten Speichereinzelschaltkreis bzw. den zweiten Speichereinzelschaltkreis umgeben.
  10. Anordnung nach Anspruch 8, dadurch gekennzeichnet, dass die erste Massenebene und die zweite Massenebene jeweils Masseleitungen neben einer linken Seite und einer rechten Seite von mehreren der umlenkenden Leitungen umfassen.
  11. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass sowohl für den ersten als auch den zweiten Speichereinzelschaltkreis die umgelenkten Bondpads längliche Bondpads umfassen, die sich von einem Rand des Speichereinzelschaltkreises zu dem mittleren Gebiet des Speichereinzelschaltkreises erstrecken, wobei die erste Mehrzahl von Drähten an den umgelenkten Bondpads an einem Abschnitt der umgelenkten Bondpads näher am Rand angebracht ist und wobei die zweite Mehrzahl von Drähten an den umgelenkten Bondpads an einem Abschnitt der umgelenkten Bondpads näher am mittleren Gebiet angebracht ist.
  12. Anordnung nach Anspruch 2, dadurch gekennzeichnet, dass die Umverteilungsschicht des ersten und zweiten Speichereinzelbausteins eine mehrschichtige Struktur umfasst.
  13. Anordnung nach Anspruch 12, dadurch gekennzeichnet, dass die Umverteilungsschicht folgendes umfasst: eine Titanschicht; eine auf der Titanschicht ausgebildete Kupferschicht; eine auf der Kupferschicht ausgebildete Nickelschicht und eine auf der Nickelschicht ausgebildete Goldschicht.
  14. Anordnung nach Anspruch 1 und weiter mit einem Abstandshalter, der zwischen dem ersten Speichereinzelschaltkreis und dem zweiten Speichereinzelschaltkreis angeordnet ist.
  15. Anordnung nach Anspruch 14, dadurch gekennzeichnet, dass der erste Speichereinzelschaltkreis und der zweite Speichereinzelschaltkreis beide auf einem Siliziumsubstrat ausgebildet sind und wobei der Abstandshalter einen Siliziumabstandshalter umfasst.
  16. Anordnung nach Anspruch 1,dadurch gekennzeichnet, dass das Substrat mindestens eine in dem Substrat ausgebildete Verdrahtungsschicht enthält, wobei die Verdrahtungsschicht die Kontaktpads elektrisch an leitende Kugeln auf einer zweiten Oberfläche des Substrats koppelt.
  17. Halbleiterbauelement, das folgendes umfasst: einen integrierten Schaltungschip, der in einem Halbleitersubstrat ausgebildete aktive Schaltungen und elektrisch an Komponenten der aktiven Schaltungen gekoppelte Bondpads enthält; eine Schutzschicht, die über dem integrierten Schaltungschip liegt und so, dass Bondpads freigelegt sind, wobei die Bondpads auf einer linken Seite und einer rechten Seite einer ersten Leitung in einem Innengebiet des integrierten Schaltungschips positioniert sind; und eine über der Schutzschicht ausgebildete Umverteilungsschicht, wobei die Umverteilungsschicht mehrere Umlenkungsleitungen enthält, die jeweils ein Bondpad in dem Innengebiet elektrisch an ein entsprechendes umgelenktes Bondpad in einem Peripheriegebiet des integrierten Schaltungschips koppelt, wobei die Umverteilungsschicht mehrere Bondpads von der rechten Seite über die erste Leitung zu entsprechenden umgelenkten Bondpads auf der linken Seite des integrierten Schaltungschips lenkt und außerdem mehrere Bondpads von der linken Seite über die erste Leitung zu entsprechenden umgelenkten Bondpads auf der rechten Seite des integrierten Schaltungschips lenkt.
  18. Halbleiterbauelemente nach Anspruch 17, dadurch gekennzeichnet, dass die integrierte Schaltung einen dynamischen Direktzugriffsspeicher (DRAM) umfasst.
  19. Halbleiterbauelement nach Anspruch 17, dadurch gekennzeichnet, dass die Schutzschicht aus Polyimid ausgebildet ist.
  20. Halbleiterbauelement nach Anspruch 17,dadurch gekennzeichnet, dass die Bondpads in genau zwei Spalten ausgebildet sind, die das mittlere Gebiet der Schutzschicht herunter verlaufen, wobei jede Spalte mindestens 30 Bondpads enthält.
  21. Halbleiterbauelement nach Anspruch 17, dadurch gekennzeichnet, dass die Umverteilungsschicht eine mehrschichtige Struktur umfasst.
  22. Halbleiterbauelement nach Anspruch 21, dadurch gekennzeichnet, dass die Umverteilungsschicht folgendes umfasst: eine auf der Schutzschicht ausgebildete Titanschicht; eine auf der Titanschicht ausgebildete Kupferschicht; eine auf der Kupferschicht ausgebildete Nickelschicht und eine auf der Nickelschicht ausgebildete Goldschicht.
  23. Halbleiterbauelement nach Anspruch 17, dadurch gekennzeichnet, dass die Umverteilungsschicht eine Massenebene enthält.
  24. Halbleiterbauelement nach Anspruch 23, dadurch gekennzeichnet, dass die Massenebene eine leitende Leitung enthält, die die umgeleiteten Bondpads im Wesentlichen umgibt.
  25. Halbleiterbauelement nach Anspruch 24, dadurch gekenngekennzeichnet, dass die Massenebene weiterhin Masseleitungen enthält, die zwischen einzelnen der Umlenkungsleitungen angeordnet sind, die elektrisch an Datenleitungen der integrierten Schaltungen gekoppelt sind.
  26. Halbleiterbauelement, das folgendes umfasst: einen integrierten Schaltungschip, der in einem Halb- 1eitersubstrat ausgebildete aktive Schaltungen und elektrisch an Komponenten der aktiven Schaltungen gekoppelte Bondpads enthält; eine Schutzschicht, die über dem integrierten Schaltungschip liegt und die Bondpads freigelegt, wobei die Bondpads im Innengebiet des integrierten Schaltungschips positioniert sind; eine über der Schutzschicht ausgebildete Umverteilungsschicht, wobei die Umverteilungsschicht umlenkende Leitungen aufweist, wobei die umlenkenden Leitungen die im Innengebiet des Halbleitereinzelschaltkreises liegenden Bondpads elektrisch an umgelenkte Bondpads in einem Peripheriegebiet des integrierten Schaltungschips koppelt; und eine über der Schutzschicht ausgebildete Massenebene, wobei die Massenebene eine Leitung enthält, die die umgeleiteten Bondpads im Wesentlichen umgibt, und mehrere Masseleitungen zwischen einzelnen der umlenkenden Leitungen.
  27. Halbleiterbauelement nach Anspruch 26, dadurch gekennzeichnet, dass sich die mehreren Masseleitungen zwischen einigen, aber nicht allen der umlenkenden Leitungen befinden.
  28. Halbleiterbauelement nach Anspruch 26,dadurch gekennzeichnet, dass der integrierte Schaltungschip einen DRAM umfasst.
  29. Halbleiterbauelement nach Anspruch 28, dadurch gekennzeichnet, dass der integrierte Schaltungschip einen DRAM mit doppelter Datenrate umfasst und wobei mehrere der Bondpads Dateneingabe-/-ausgabebondpads umfassen.
  30. Halbleiterbauelement nach Anspruch 29, dadurch gekennzeichnet, dass die mehreren Masseleitungen sich zwischen einigen, aber nicht allen der umlenkenden Leitungen befinden und wobei die mehreren Masseleitungen sich zwischen Umlenkungsleitungen befinden, die an die Dateneingabe-/-ausgabebondpads gekoppelt sind.
  31. Halbleiterbauelement nach Anspruch 29, dadurch gekennzeichnet, dass die Bondpads in einer linken Spalte und einer rechten Spalte positioniert sind, die jeweils parallel zu einer Mittellinie im Innengebiet des integrierten Schaltungschips verlaufen, wobei jeder Bondpad in der linken Spalte links von der Mittellinie und jeder Bondpad in der rechten Spalte rechts von der Mittellinie liegt, und wobei mindestens einige der umlenkenden Leitungen mehrere Bondpads elektrisch von der rechten Spalte über die Mittellinie zu entsprechenden umgelenkten Bondpads auf der linken Seite des integrierten Schaltungschips koppeln und einige andere der umlenkenden Leitungen Bondpads von der linken Spalte über die Mittellinie zu entsprechenden umgelenkten Bondpads auf der rechten Seite des integrierten Schaltungschips koppeln.
  32. Halbleiterbauelement nach Anspruch 26, dadurch gekennzeichnet, dass die Umverteilungsschicht folgendes umfasst: eine auf der Schutzschicht ausgebildete Titanschicht; eine auf der Titanschicht ausgebildete Kupferschicht; eine auf der Kupferschicht ausgebildete Nickelschicht und eine auf der Nickelschicht ausgebildete Goldschicht.
  33. Anordnung aus gestapelten Einzelschaltkreisen, umfassend: ein Substrat; einen über dem Substrat liegenden ersten Einzelschaltkreis, wobei der erste Einzelschaltkreis eine erste Seite und eine zweite Seite, dem Substrat zugewandt, aufweist, wobei die erste Seite des ersten Einzelschaltkreises eine darauf ausgebildete Umverteilungsschicht aufweist, wobei die Umverteilungsschicht umlenkende Leitungen enthält, um mehre re Bondpads von einem Innengebiet zu umgelenkten Bondpads in einem Peripheriegebiet umzulenken, und wobei die erste Seite des ersten Einzelschaltkreises eine Massenebene aufweist, die das Peripheriegebiet und mindestens einige der umlenkenden Leitungen im wesentlichen umgibt; und einen über dem ersten Einzelschaltkreis liegenden zweiten Einzelschaltkreis, wobei der zweite Einzelschaltkreis eine erste Seite und eine zweite Seite, dem ersten Einzelschaltkreis zugewandt, aufweist, wobei die erste Seite des zweiten Einzelschaltkreises eine darauf ausgebildete Umverteilungsschicht aufweist, wobei die Umverteilungsschicht umlenkende Leitungen enthält, um mehrere Bondpads von einem Innengebiet zu umgelenkten Bondpads in einem Peripheriegebiet umzulenken, und wobei die erste Seite des ersten Einzelschaltkreises eine Massenebene aufweist, die das Peripheriegebiet und mindestens einige der umlenkenden Leitungen im wesentlichen umgibt.
  34. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 33, dadurch gekennzeichnet, dass der erste Einzelschaltkreis und der zweite Einzelschaltkreis DRAM-Halbleiterbauelemente umfassen.
  35. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 33, dadurch gekennzeichnet, dass Umverteilungsschichten sowohl des ersten Einzelschaltkreises als auch des zweiten Einzelschaltkreises folgendes umfassen: eine auf der Schutzschicht des Einzelschaltkreises ausgebildete Titanschicht; eine auf der Titanschicht ausgebildete Kupferschicht; eine auf der Kupferschicht ausgebildete Nickelschicht und eine auf der Nickelschicht ausgebildete Goldschicht.
  36. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 33, dadurch gekennzeichnet, dass die Massenebene mehrere Masseleitungen zwischen Datenleitun gen umfasst.
  37. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 33, dadurch gekennzeichnet, dass die Umverteilungsschicht mindestens eines des ersten Einzelschaltkreises und des zweiten Einzelschaltkreises Bondpads von der linken Seite oder der rechten Seite zur anderen Seite umlenkt.
  38. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 33, weiterhin mit einem oder mehreren auf dem zweiten Einzelschaltkreis gestapelten zusätzlichen Einzelschaltkreisen.
  39. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 33, dadurch gekennzeichnet, dass die Größe des zweiten Einzelschaltkreises derart ist, so dass der zweite Einzelschaltkreis nicht die umgelenkten Bondpads des ersten Einzelschaltkreises bedeckt.
  40. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 33, weiterhin mit einem Abstandshalter, der zwischen dem ersten Einzelschaltkreis und dem zweiten Einzelschaltkreis positioniert ist.
  41. Anordnung aus gestapelten Einzelschaltkreisen, umfassend: ein Substrat; einen über dem Substrat angeordneten ersten Einzelschaltkreis, wobei der erste Einzelschaltkreis eine Oberseite und eine Unterseite aufweist, wobei die Oberseite im Innengebiet des ersten Einzelschaltkreises ausgebildete Bondpads und eine Umverteilungsschicht aufweist, die Bondpads von dem Innengebiet zu umgelenkten Bondpads in einem Peripheriegebiet des ersten Einzelschaltkreises umlenkt, und die zweite Seite des ersten Einzelschaltkreises dem Substrat zugewandt ist, und einen über dem ersten Einzelschaltkreis liegenden zweiten Einzelschaltkreis, wobei der zweite Einzelschaltkreis eine erste Seite und eine zweite Seite aufweist, wobei die erste Seite des zweiten Einzelschaltkreises Bondpads im Innengebiet des zweiten Einzelschaltkreises und eine Umverteilungsschicht aufweist, die Bondpads von dem Innengebiet zu umgelenkten Bondpads in einem Peripheriegebiet des zweiten Einzelschaltkreises umlenkt, und die zweite Seite des zweiten Einzelschaltkreises dem Substrat zugewandt ist; wobei mindestens ein Bondpad von mindestens einem des ersten Einzelschaltkreises und des zweiten Einzelschaltkreises von der linken Seite oder der rechten Seite zur anderen gelenkt werden.
  42. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 41, dadurch gekennzeichnet, dass der erste Einzelschaltkreis und der zweite Einzelschaltkreis DRAM-Halbleiterbauelemente umfassen.
  43. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 41, dadurch gekennzeichnet, dass Umverteilungsschichten sowohl des ersten Einzelschaltkreises als auch des zweiten Einzelschaltkreises folgendes umfassen: eine auf der Schutzschicht des Einzelschaltkreises ausgebildete Titanschicht; eine auf der Titanschicht ausgebildete Kupferschicht; eine auf der Kupferschicht ausgebildete Nickelschicht und eine auf der Nickelschicht ausgebildete Goldschicht.
  44. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 41, dadurch gekennzeichnet, dass Umverteilungsschichten sowohl des ersten als auch des zweiten Einzelschaltkreises eine Massenebene umfassen, die mehrere Masseleitungen enthält, die zwischen Daten umlenkenden Leitungen angeordnet sind.
  45. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 41, gekennzeichnet durch einen oder mehrere auf den zweiten Einzelschaltkreis gestapelte zusätzliche Einzelschaltkreise.
  46. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 41, dadurch gekennzeichnet, dass die Größe des zweiten Einzelschaltkreises derart ist, dass der zweite Einzelschaltkreis die umgelenkten Bondpads des ersten Einzelschaltkreises nicht bedeckt.
  47. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 41, gekennzeichnet durch einen Abstandshalter, der zwischen dem ersten Einzelschaltkreis und dem zweiten Einzelschaltkreis positioniert ist.
  48. Anordnung aus gestapelten Einzelschaltkreisen, umfassend: ein Substrat mit Kontaktpads, die neben einer Peripherie einer oberen Oberfläche des Substrats liegen, wobei jedes der Kontaktpads elektrisch an Leiter auf einer unteren Oberfläche des Substrats gekoppelt ist; mehrere identische, vertikal über dem Substrat gestapelte Einzelschaltkreise, wobei jeder der Einzelschaltkreise eine auf einer Oberseite ausgebildete Umverteilungsschicht aufweist, wobei die Umverteilungsschicht mehrere leitende Leitungen aufweist, die mehrere in Spalten in einem Innengebiet liegende Bondpads zu umgelenkten Bondpads in einem Peripheriegebiet umlenkt, wobei die Umverteilungsschicht eine Massenebene aufweist, die geerdete Leitungen umfasst, die die leitenden Leitungen entsprechend Datenleitungen trennen; für jedes benachbarte Paar von Einzelschaltkreisen einen zwischen den beiden Einzelschaltkreisen angeordneten Abstandshalter und mehrere Bonddrähte, wobei jeder Bonddraht eines der umgelenkten Bondpads elektrisch mit einem entsprechenden Kontaktpad auf dem Substrat koppelt.
  49. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 48, dadurch gekennzeichnet, dass die Einzelschaltkreise DRAM-Halbleiter- Einzelschaltkreise umfassen.
  50. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 48, dadurch gekennzeichnet, dass die Massenebene weiterhin eine Masseleitung umfasst, die die Bondpads im Wesentlichen umgibt.
  51. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 48, dadurch gekennzeichnet, dass die Umverteilungsschicht mehrere Bondpads von der linken Seite zur rechten Seite und mehrere Bondpads von der rechten Seite zur linken Seite umlenkt.
  52. Anordnung aus gestapelten Einzelschaltkreisen nach Anspruch 48, dadurch gekennzeichnet, dass die umgelenkten Pads längliche Pads umfassen und wobei der Ort der Bonddrähte auf dem umgelenkten Pad zu der Entfernung des Einzelschaltkreises von dem Substrat in Beziehung steht.
  53. Verfahren zum Ausbilden einer Anordnung aus gestapelten Einzelschaltkreisen, wobei das Verfahren folgendes umfasst: Bereitstellen eines Drahts mit auf einer oberen Oberfläche ausgebildeten Kontakten; Legen einer Unterseite eines ersten Einzelschaltkreises über die obere Oberfläche des Substrats, wobei der erste Einzelschaltkreis eine Oberseite mit einer Umverteilungsschicht aufweist, die leitende Leitungen umfasst, die auf einer rechten Seite und einer linken Seite einer ersten Lücke in einem Innengebiet liegende Bondpads zu entsprechenden umgelenkten Bondpads in einem Peripheriegebiet umverteilt; Anordnen eines Abstandshalters über dem ersten Einzelschaltkreis; Anordnen einer Unterseite eines zweiten Einzelschalt kreises über dem Abstandshalter, wobei der zweite Einzelschaltkreis eine erste Seite mit einer Umverteilungsschicht aufweist, die leitende Leitungen umfasst, die auf einer rechten Seite und einer linken Seite einer ersten Lücke in einem Innengebiet liegende Bondpads zu entsprechenden umgelenkten Bondpads in einem Peripheriegebiet umverteilt; und Elektrisches Koppeln von Drahtleitungen von den umgeleiteten Bondpads des ersten Einzelschaltkreises und des zweiten Einzelschaltkreises zu den Kontakten.
  54. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass der Schritt des elektrischen Koppelns durch Drahtbonden durchgeführt wird.
  55. Verfahren nach Anspruch 54, dadurch gekennzeichnet, dass das Drahtbonden weiter zum Inneren des zweiten Einzelschaltkreises relativ zum Bonden des ersten Einzelschaltkreises durchgeführt wird.
  56. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass der erste Einzelschaltkreis von der Struktur her dem zweiten Einzelschaltkreis identisch ist.
  57. Verfahren nach Anspruch 56, dadurch gekennzeichnet, dass der erste und zweite Einzelschaltkreis dynamische Direktzugriffsspeicherbauelemente umfassen.
  58. Verfahren nach Anspruch 57, dadurch gekennzeichnet, dass der erste und zweite Einzelschaltkreis dynamische Direktzugriffsspeicherbauelemente mit doppelter Datenrate umfassen, wobei jedes Speicherbauelement mindestens 512 MB an Speicherzellen enthält.
  59. Verfahren nach Anspruch 56, wobei sowohl für den ersten als auch zweiten Speichereinzelschaltkreis die Bondpads in einer linken Spalte und einer rechten Spalte positioniert sind, die parallel zu einer Mittellinie durch das Innengebiet des Bauelements verlaufen, wobei jedes Bondpad in der linken Spalte links von der Mittellinie und jedes Bondpad in der rechten Spalte rechts von der Mittellinie liegt, wobei die Umverteilungsschicht mehrere Bondpads von der rechten Spalte über die Mittellinie zu entsprechenden umgelenkten Bondpads auf der linken Seite des Halbeiterbauelements und auch mehrere Bondpads von der linken Spalte über die Mittellinie zu entsprechenden umgelenkten Bondpads auf der rechten Seite des Halbeiterbauelements lenkt.
  60. Verfahren nach Anspruch 56, dadurch gekennzeichnet, dass die Umverteilungsschicht jedes des ersten und zweiten Einzelschaltkreises eine Massenebene enthält, wobei die Massenebene eine Leitung enthält, die die umgeleiteteten Bondpads im wesentlichen umgibt, und mehrere Masseleitungen, die einige der umlenkenden Leitungen umgeben.
  61. Verfahren nach Anspruch 60, dadurch gekennzeichnet, dass mehrere der Bondpads Dateneingabe-/-ausgabebondpads umfassen, wobei die mehreren Masseleitungen einige, aber nicht alle der umlenkenden Leitungen umgeben, und wobei die mehreren Masseleitungen umlenkende Leitungen umgeben, die elektrisch an die Dateneingabe-/ausgabebondpads gekoppelt sind.
  62. Verfahren nach Anspruch 56, dadurch gekennzeichnet, dass die Umverteilungsschicht des ersten Einzelschaltkreises eine erste Massenebene umfasst und wobei die Umverteilungsschicht des zweiten Einzelschaltkreises eine zweite Massenebene umfasst.
  63. Verfahren nach Anspruch 62, dadurch gekennzeichnet, dass die erste Massenebene und die zweite Massenebene jeweils eine Leitung umfassen, die die umgelenkten Bondpads im Wesentlichen umgibt.
  64. Verfahren nach Anspruch 62, dadurch gekennzeichnet, dass wobei die erste Massenebene und die zweite Massenebene jeweils Masseleitungen neben einer linken Seite und einer rechten Seite von mehreren der leitenden Leitungen umfassen.
  65. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass sowohl für den ersten als auch den zweiten Einzelschaltkreis die umgelenkten Bondpads längliche Bondpads umfassen, die sich von einem Rand des Einzelschaltkreises zum Innengebiet des Einzelschaltkreises erstrecken, wobei das elektrische Koppeln von Drahtleitungen folgendes umfasst: für den ersten Einzelschaltkreis Anbringen von Drähten an den umgelenkten Bondpads an einem Abschnitt der umgelenkten Bondpads näher am Rand des ersten Einzelschaltkreises und für den zweiten Einzelschaltkreis Anbringen von Drähten an den umgelenkten Bondpads an einem Abschnitt der umgelenkten Bondpads näher am Innengebiet des zweiten Einzelschaltkreises.
  66. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass die Umverteilungsschicht des ersten und zweiten Einzelschaltkreises eine mehrschichtige Struktur umfasst.
  67. Verfahren nach Anspruch 66, dadurch gekennzeichnet, dass die Umverteilungsschicht folgendes umfasst: eine Titanschicht; eine auf der Titanschicht ausgebildete Kupferschicht; eine auf der Kupferschicht ausgebildete Nickelschicht und eine auf der Nickelschicht ausgebildete Goldschicht.
  68. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass der erste Einzelschaltkreis und der zweite Einzelschaltkreis beide auf einem Siliziumsubstrat ausgebildet sind und wobei der Abstandshalter einen Silizium-Abstandshalter umfasst.
  69. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass das Substrat mindestens eine in dem Substrat ausgebildete Verdrahtungsschicht umfasst, wobei die Verdrahtungsschicht die Kontaktpads elektrisch an leitende Kugeln auf einer zweiten Oberfläche des Substrats koppelt.
  70. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass das Anordnen des ersten Einzelschaltkreises über dem Substrat das Kleben des ersten Einzelschaltkreises an das Substrat mit Band umfasst.
  71. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass das Anordnen des ersten Einzelschaltkreises über dem Substrat das Drucken eine Klebers über das Substrat und Anordnen des ersten Einzelschaltkreises in dem Kleber umfasst.
  72. Verfahren nach Anspruch 53, dadurch gekennzeichnet, dass das elektrische Koppeln von Drahtleitungen von den umgelenkten Bondpads des ersten Einzelschaltkreises und des zweiten Einzelschaltkreises zu im Substrat ausgebildeten Kontakten das elektrische Koppeln von Drahtleitungen von den umgelenkten Bondpads des ersten Einzelschaltkreises vor dem Anordnen eines Abstandshalters über dem ersten Einzelschaltkreis und das elektrische Koppeln von Drahtleitungen von den umgelenkten Bondpads des zweiten Einzelschaltkreises nach dem Anordnen des zweiten Einzelschaltkreises über dem Abstandshalter umfasst.
  73. Verfahren zum Ausbilden einer Anordnung aus gestapelten Einzelschaltkreisen, wobei das Verfahren folgendes umfasst: Bereitstellen eines Substrats mit auf einer oberen Oberfläche ausgebildeten Kontakten; Legen einer Unterseite eines ersten Einzelschaltkreises über die obere Oberfläche des Substrats, wobei der erste Einzelschaltkreis eine Oberseite mit einer Umverteilungsschicht aufweist, die leitende Leitungen umfasst, die auf einer rechten Seite und einer linken Seite einer ersten Lücke in einem Innengebiet liegende Bondpads zu entsprechenden umgelenkten Bondpads in einem Peripheriegebiet umverteilt; Anordnen einer Unterseite eines zweiten Einzelschaltkreises über dem Abstandshalter, wobei der zweite Einzelschaltkreis eine erste Seite mit einer Umverteilungsschicht aufweist, die leitende Leitungen umfasst, die auf einer rechten Seite und einer linken Seite einer ersten Lücke in einem Innengebiet liegende Bondpads zu entsprechenden umgelenkten Bondpads in einem Peripheriegebiet umverteilt; und elektrisches Koppeln von Drahtleitungen von den umgeleiteten Bondpads des ersten Einzelschaltkreises und des zweiten Einzelschaltkreises zu den Kontakten, wobei der erste Einzelschaltkreis eine andere Größe als der zweite Einzelschaltkreis aufweist und der zweite Einzelschaltkreis derart auf dem ersten Einzelschaltkreis positioniert ist, dass die umgelenkten Bondpads des ersten Einzelschaltkreises nicht vom zweiten Einzelschaltkreis bedeckt sind.
  74. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass der Schritt des elektrischen Koppelns durch Drahtbonden durchgeführt wird.
  75. Verfahren nach Anspruch 74, dadurch gekennzeichnet, dass das Drahtbonden weiter zum Inneren des zweiten Einzelschaltkreises relativ zum Bonden des ersten Einzelschaltkreises durchgeführt wird.
  76. Verfahren nach Anspruch 74, dadurch gekennzeichnet, dass mindestens einer des ersten und zweiten Einzelschaltkreises dynamische Direktzugriffsspeicherbauelemente umfasst.
  77. Verfahren nach Anspruch 76, dadurch gekennzeichnet, dass der erste und zweite Einzelschaltkreis dynamische Direktzugriffsspeicherbauelemente mit doppelter Datenrate umfasst, wobei jedes Speicherbauelement mindestens 512 MB an Speicherzellen enthält.
  78. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass sowohl für den ersten als auch zweiten Speichereinzelschaltkreis die Bondpads in einer linken Spalte und einer rechten Spalte positioniert sind, die parallel zu einer Mittellinie durch das Innengebiet des Bauelements verlaufen, wobei jedes Bondpad in der linken Spalte links von der Mittellinie und jedes Bondpad in der rechten Spalte rechts von der Mittellinie liegt, wobei die Umverteilungsschicht mehrere Bondpads von der rechten Spalte über die Mittellinie zu entsprechenden umgelenkten Bondpads auf der linken Seite des Halbeiterbauelements und auch mehrere Bondpads von der linken Spalte über die Mittellinie zu entsprechenden umgelenkten Bondpads auf der rechten Seite des Halbeiterbauelements lenkt.
  79. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass die Umverteilungsschicht jedes des ersten und zweiten Einzelschaltkreises eine Massenebene enthält, wobei die Massenebene eine Leitung enthält, die die umgeleiteten Bondpads im Wesentlichen umgibt, und mehrere Masseleitungen, die einige der umlenkenden Leitungen umgeben.
  80. Verfahren nach Anspruch 79, dadurch gekennzeichnet, dass mehrere der Bondpads Dateneingabe-/-ausgabebondpads umfassen, wobei die mehreren Masse leitungen einige, aber nicht alle der umlenkenden Leitungen umgeben, und wobei die mehreren Masseleitungen umlenkende Leitungen umgeben, die elektrisch an die Dateneingabe-/ausgabebondpads gekoppelt sind.
  81. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass die Umverteilungsschicht des ersten Einzelschaltkreises eine erste Massenebene umfasst und wobei die Umverteilungsschicht des zweiten Einzelschaltkreises eine zweite Massenebene umfasst.
  82. Verfahren nach Anspruch 81, dadurch gekennzeichnet, dass die erste Massenebene und die zweite Massenebene jeweils eine Leitung umfassen, die die umgelenkten Bondpads im Wesentlichen umgibt.
  83. Verfahren nach Anspruch 82, dadurch gekennzeichnet, dass die erste Massenebene und die zweite Massenebene jeweils Masseleitungen neben einer linken Seite und einer rechten Seite von mehreren der leitenden Leitungen umfassen.
  84. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass sowohl für den ersten als auch den zweiten Einzelschaltkreis die umgelenkten Bondpads längliche Bondpads umfassen, die sich von einem Rand des Einzelschaltkreises zum Innengebiet des Einzelschaltkreises erstrecken, wobei das elektrische Koppeln von Drahtleitungen folgendes umfasst: für den ersten Einzelschaltkreis Anbringen von Drähten an den umgelenkten Bondpads an einem Abschnitt der umgelenkten Bondpads näher am Rand des ersten Einzelschaltkreises und für den zweiten Einzelschaltkreis Anbringen von Drähten an den umgelenkten Bondpads an einem Abschnitt der umgelenkten Bondpads näher am Innengebiet des zweiten Einzelschaltkreises.
  85. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass die Umverteilungsschicht des ersten und zweiten Einzelschaltkreises eine mehrschichtige Struktur umfasst.
  86. Verfahren nach Anspruch 86, dadurch gekennzeichnet, dass die Umverteilungsschicht folgendes umfasst: eine Titanschicht; eine auf der Titanschicht ausgebildete Kupferschicht; eine auf der Kupferschicht ausgebildete Nickelschicht und eine auf der Nickelschicht ausgebildete Goldschicht.
  87. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass der erste Einzelschaltkreis und der zweite Einzelschaltkreis beide auf einem Siliziumsubstrat ausgebildet sind und wobei der Abstandshalter einen Siliziumabstandshalter umfasst.
  88. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass das Substrat mindestens eine in dem Substrat ausgebildete Verdrahtungsschicht umfasst, wobei die Verdrahtungsschicht die Kontaktpads elektrisch an leitende Kugeln auf einer zweiten Oberfläche des Substrats koppelt.
  89. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass das Anordnen des ersten Einzelschaltkreises über dem Substrat das Kleben des ersten Einzelschaltkreises an das Substrat mit Band umfasst.
  90. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass das Anordnen des ersten Einzelschaltkreises über dem Substrat das Drucken eine Klebers über das Substrat und Anordnen des ersten Einzelschaltkrei ses in dem Kleber umfasst.
  91. Verfahren nach Anspruch 73, dadurch gekennzeichnet, dass das elektrische Koppeln von Drahtleitungen von den umgelenkten Bondpads des ersten Einzelschaltkreises und des zweiten Einzelschaltkreises zu im Substrat ausgebildeten Kontakten das elektrische Koppeln von Drahtleitungen von den umgelenkten Bondpads des ersten Einzelschaltkreises vor dem Anordnen eines Abstandshalters über dem ersten Einzelschaltkreis und das elektrische Koppeln von Drahtleitungen von den umgelenkten Bondpads des zweiten Einzelschaltkreises nach dem Anordnen des zweiten Einzelschaltkreises über dem Abstandshalter umfasst.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006017947A1 (de) * 2006-04-18 2007-10-25 Qimonda Ag Speicherbaustein, entsprechende Baugruppe sowie entsprechendes Herstellungsverfahren
US9859489B2 (en) 2006-01-20 2018-01-02 Allegro Microsystems, Llc Integrated circuit having first and second magnetic field sensing elements
US10935612B2 (en) 2018-08-20 2021-03-02 Allegro Microsystems, Llc Current sensor having multiple sensitivity ranges
US11567108B2 (en) 2021-03-31 2023-01-31 Allegro Microsystems, Llc Multi-gain channels for multi-range sensor

Families Citing this family (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7437193B2 (en) * 2002-06-28 2008-10-14 Boston Scientific Neuromodulation Corporation Microstimulator employing improved recharging reporting and telemetry techniques
US7378725B2 (en) * 2004-03-31 2008-05-27 Intel Corporation Semiconducting device with stacked dice
US7362645B2 (en) 2004-09-30 2008-04-22 Freescale Semiconductor, Inc. Integrated circuit fuses having corresponding storage circuitry
WO2006061673A1 (en) * 2004-12-09 2006-06-15 Infineon Technologies Ag Semiconductor package having at least two semiconductor chips and method of assembling the semiconductor package
US7400047B2 (en) * 2004-12-13 2008-07-15 Agere Systems Inc. Integrated circuit with stacked-die configuration utilizing substrate conduction
US7288438B2 (en) * 2005-04-28 2007-10-30 Intel Corporation Solder deposition on wafer backside for thin-die thermal interface material
SG130066A1 (en) * 2005-08-26 2007-03-20 Micron Technology Inc Microelectronic device packages, stacked microelectronic device packages, and methods for manufacturing microelectronic devices
US20070045807A1 (en) * 2005-09-01 2007-03-01 Micron Technology, Inc. Microelectronic devices and methods for manufacturing microelectronic devices
US7358616B2 (en) * 2005-09-14 2008-04-15 Freescale Semiconductor, Inc. Semiconductor stacked die/wafer configuration and packaging and method thereof
DE102005060713B4 (de) * 2005-12-19 2019-01-24 Austriamicrosystems Ag Magnetfeldsensoranordnung und Verfahren zur berührungslosen Messung eines Magnetfeldes
US7352602B2 (en) 2005-12-30 2008-04-01 Micron Technology, Inc. Configurable inputs and outputs for memory stacking system and method
US20070164446A1 (en) * 2006-01-13 2007-07-19 Hawk Donald E Jr Integrated circuit having second substrate to facilitate core power and ground distribution
SG135074A1 (en) * 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US7714450B2 (en) * 2006-03-27 2010-05-11 Marvell International Technology Ltd. On-die bond wires system and method for enhancing routability of a redistribution layer
US7701045B2 (en) * 2006-04-11 2010-04-20 Rambus Inc. Point-to-point connection topology for stacked devices
US20080054496A1 (en) 2006-08-30 2008-03-06 Neill Thornton High temperature operating package and circuit design
KR100809701B1 (ko) * 2006-09-05 2008-03-06 삼성전자주식회사 칩간 열전달 차단 스페이서를 포함하는 멀티칩 패키지
SG143098A1 (en) 2006-12-04 2008-06-27 Micron Technology Inc Packaged microelectronic devices and methods for manufacturing packaged microelectronic devices
DE102007003182B4 (de) * 2007-01-22 2019-11-28 Snaptrack Inc. Elektrisches Bauelement
JP5388422B2 (ja) * 2007-05-11 2014-01-15 スパンション エルエルシー 半導体装置及びその製造方法
US9460951B2 (en) 2007-12-03 2016-10-04 STATS ChipPAC Pte. Ltd. Semiconductor device and method of wafer level package integration
US10074553B2 (en) * 2007-12-03 2018-09-11 STATS ChipPAC Pte. Ltd. Wafer level package integration and method
US8722457B2 (en) * 2007-12-27 2014-05-13 Stats Chippac, Ltd. System and apparatus for wafer level integration of components
KR100910232B1 (ko) * 2008-01-02 2009-07-31 주식회사 하이닉스반도체 적층 웨이퍼 레벨 반도체 패키지 모듈
SG155096A1 (en) * 2008-03-03 2009-09-30 Micron Technology Inc Board-on-chip type substrates with conductive traces in multiple planes, semiconductor device packages including such substrates, and associated methods
US8076786B2 (en) * 2008-07-11 2011-12-13 Advanced Semiconductor Engineering, Inc. Semiconductor package and method for packaging a semiconductor package
TWI372453B (en) * 2008-09-01 2012-09-11 Advanced Semiconductor Eng Copper bonding wire, wire bonding structure and method for processing and bonding a wire
US8799743B2 (en) 2008-10-28 2014-08-05 Micron Technology, Inc. Error correction in multiple semiconductor memory units
US8328218B2 (en) * 2009-07-13 2012-12-11 Columbia Cycle Works, LLC Commuter vehicle
WO2011049710A2 (en) 2009-10-23 2011-04-28 Rambus Inc. Stacked semiconductor device
JP2012104790A (ja) * 2010-10-12 2012-05-31 Elpida Memory Inc 半導体装置
US8501590B2 (en) * 2011-07-05 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for dicing interposer assembly
US8580683B2 (en) 2011-09-27 2013-11-12 Taiwan Semiconductor Manufacturing Company, Ltd. Apparatus and methods for molding die on wafer interposers
EP2795673A4 (de) * 2011-11-29 2015-06-03 Conversant Intellectual Property Man Inc Zwischenstück für gestapelte halbleiterbauelemente
US8578309B2 (en) * 2012-01-31 2013-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Format conversion from value change dump (VCD) to universal verification methodology (UVM)
KR20130104430A (ko) * 2012-03-14 2013-09-25 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법
US20130299966A1 (en) * 2012-05-10 2013-11-14 Texas Instruments Incorporated Wsp die with offset redistribution layer capture pad
JP5924110B2 (ja) * 2012-05-11 2016-05-25 株式会社ソシオネクスト 半導体装置、半導体装置モジュールおよび半導体装置の製造方法
TWI550816B (zh) * 2013-01-08 2016-09-21 矽品精密工業股份有限公司 半導體封裝件及其製法
KR101984831B1 (ko) 2013-01-31 2019-05-31 삼성전자 주식회사 반도체 패키지 및 그 제조 방법
US8994170B2 (en) * 2013-02-27 2015-03-31 Invensas Corporation Microelectronic unit and package with positional reversal
US9362236B2 (en) 2013-03-07 2016-06-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods for forming the same
US9190133B2 (en) 2013-03-11 2015-11-17 Micron Technology, Inc. Apparatuses and methods for a memory die architecture including an interface memory
US9609752B1 (en) * 2013-03-15 2017-03-28 Lockheed Martin Corporation Interconnect structure configured to control solder flow and method of manufacturing of same
US10103128B2 (en) 2013-10-04 2018-10-16 Mediatek Inc. Semiconductor package incorporating redistribution layer interposer
US10074628B2 (en) * 2013-10-04 2018-09-11 Mediatek Inc. System-in-package and fabrication method thereof
CN105990294A (zh) * 2015-02-11 2016-10-05 特科芯有限公司 间隔层在堆叠晶粒封装的应用方法
JP2016192447A (ja) * 2015-03-30 2016-11-10 株式会社東芝 半導体装置
US9786519B2 (en) 2015-04-13 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and methods of packaging semiconductor devices
KR20170026701A (ko) * 2015-08-26 2017-03-09 삼성전자주식회사 반도체 칩, 이의 제조방법, 및 이를 포함하는 반도체 패키지
US11158619B2 (en) * 2016-10-31 2021-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution layers in semiconductor packages and methods of forming same
US10115709B1 (en) * 2017-07-07 2018-10-30 Micron Technology, Inc. Apparatuses comprising semiconductor dies in face-to-face arrangements
JP7034706B2 (ja) * 2017-12-27 2022-03-14 キオクシア株式会社 半導体装置
US11081468B2 (en) 2019-08-28 2021-08-03 Micron Technology, Inc. Stacked die package including a first die coupled to a substrate through direct chip attachment and a second die coupled to the substrate through wire bonding and related methods, devices and apparatuses

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5840344B2 (ja) * 1980-06-10 1983-09-05 富士通株式会社 半導体記憶装置
US6093970A (en) * 1994-11-22 2000-07-25 Sony Corporation Semiconductor device and method for manufacturing the same
US5982659A (en) * 1996-12-23 1999-11-09 Lsi Logic Corporation Memory cell capable of storing more than two logic states by using different via resistances
SG73610A1 (en) 1998-10-07 2002-01-15 Agilent Technologies Inc Integrated circuit die with directly coupled noise suppression and/or other device
US6495442B1 (en) * 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US6291881B1 (en) * 1999-03-04 2001-09-18 United Microelectronics Corp. Dual silicon chip package
KR100313706B1 (ko) * 1999-09-29 2001-11-26 윤종용 재배치 웨이퍼 레벨 칩 사이즈 패키지 및 그 제조방법
US6492498B1 (en) * 1999-11-15 2002-12-10 Regents Of The University Of Minnesota Multimeric immunotoxins
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6444576B1 (en) * 2000-06-16 2002-09-03 Chartered Semiconductor Manufacturing, Ltd. Three dimensional IC package module
US6560117B2 (en) * 2000-06-28 2003-05-06 Micron Technology, Inc. Packaged microelectronic die assemblies and methods of manufacture
TW455964B (en) * 2000-07-18 2001-09-21 Siliconware Precision Industries Co Ltd Multi-chip module package structure with stacked chips
JP4570809B2 (ja) * 2000-09-04 2010-10-27 富士通セミコンダクター株式会社 積層型半導体装置及びその製造方法
JP4501279B2 (ja) * 2000-12-27 2010-07-14 ソニー株式会社 集積型電子部品及びその集積方法
JP2002217377A (ja) * 2001-01-18 2002-08-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
US7242099B2 (en) * 2001-03-05 2007-07-10 Megica Corporation Chip package with multiple chips connected by bumps
US6417695B1 (en) * 2001-03-15 2002-07-09 Micron Technology, Inc. Antifuse reroute of dies
US6472741B1 (en) * 2001-07-14 2002-10-29 Siliconware Precision Industries Co., Ltd. Thermally-enhanced stacked-die ball grid array semiconductor package and method of fabricating the same
DE10231385B4 (de) * 2001-07-10 2007-02-22 Samsung Electronics Co., Ltd., Suwon Halbleiterchip mit Bondkontaktstellen und zugehörige Mehrchippackung
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US6680219B2 (en) * 2001-08-17 2004-01-20 Qualcomm Incorporated Method and apparatus for die stacking
DE10146176B4 (de) 2001-09-19 2009-04-02 Qimonda Ag Verfahren zur Umverdrahtung von Pads bei einem Waferlevel-Package, Waferlevel-Package und Halbleiterchip
US6847105B2 (en) * 2001-09-21 2005-01-25 Micron Technology, Inc. Bumping technology in stacked die configurations
US6555917B1 (en) * 2001-10-09 2003-04-29 Amkor Technology, Inc. Semiconductor package having stacked semiconductor chips and method of making the same
US6611052B2 (en) * 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
KR100435813B1 (ko) * 2001-12-06 2004-06-12 삼성전자주식회사 금속 바를 이용하는 멀티 칩 패키지와 그 제조 방법
TW523890B (en) * 2002-02-07 2003-03-11 Macronix Int Co Ltd Stacked semiconductor packaging device
US8089142B2 (en) * 2002-02-13 2012-01-03 Micron Technology, Inc. Methods and apparatus for a stacked-die interposer
US6885093B2 (en) * 2002-02-28 2005-04-26 Freescale Semiconductor, Inc. Stacked die semiconductor device
US7423336B2 (en) * 2002-04-08 2008-09-09 Micron Technology, Inc. Bond pad rerouting element, rerouted semiconductor devices including the rerouting element, and assemblies including the rerouted semiconductor devices
US7579681B2 (en) * 2002-06-11 2009-08-25 Micron Technology, Inc. Super high density module with integrated wafer level packages
DE10251530B4 (de) * 2002-11-04 2005-03-03 Infineon Technologies Ag Stapelanordnung eines Speichermoduls
US7071421B2 (en) * 2003-08-29 2006-07-04 Micron Technology, Inc. Stacked microfeature devices and associated methods
US6943294B2 (en) * 2003-12-22 2005-09-13 Intel Corporation Integrating passive components on spacer in stacked dies

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9859489B2 (en) 2006-01-20 2018-01-02 Allegro Microsystems, Llc Integrated circuit having first and second magnetic field sensing elements
US10069063B2 (en) 2006-01-20 2018-09-04 Allegro Microsystems, Llc Integrated circuit having first and second magnetic field sensing elements
DE102006017947A1 (de) * 2006-04-18 2007-10-25 Qimonda Ag Speicherbaustein, entsprechende Baugruppe sowie entsprechendes Herstellungsverfahren
DE102006017947B4 (de) * 2006-04-18 2008-02-21 Qimonda Ag Speicherbaustein, entsprechende Baugruppe sowie entsprechendes Herstellungsverfahren
US10935612B2 (en) 2018-08-20 2021-03-02 Allegro Microsystems, Llc Current sensor having multiple sensitivity ranges
US11567108B2 (en) 2021-03-31 2023-01-31 Allegro Microsystems, Llc Multi-gain channels for multi-range sensor

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US7948071B2 (en) 2011-05-24

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