JPS61288460A - 半導体記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置およびその製造方法に係り、特
に半導体基板上に設けられた溝の内部に自己整合的に埋
込まれた導電体と該半導体基板との接続に関するもので
ある。

〔発明の背景〕

近年、半導体基板上に設けた溝のダイナミックＲＡＭの
セル部への適用が提案されている。（特願昭５９−７９
６８３号、同５９−２０９７８９号）例えば、特願昭５
９−２０９７８９号には、第４図ないし第７図に示すよ
うなダイナミックＲＡＭセルの構造が提案されている。

ここで第４図はセル部の平面図、第５図は第４図の■−
■断面図、第６図は第４図の■−ｍ断面図、第７図は第
４図のｍＶ−ＩＶ断面図である。なお、以下の説明では
すべてｎチャネル間Ｏ８を基本に説明するが、ｐチャネ
ルＭＯ８の場合は、各部の導電形を逆にすれば全く同様
である。

第４図において破線で囲んだ領域が１個のメモリセルで
ある。この構造では、ｐ形シリコン基板１の表面に溝１
２（溝幅は０．６〜１．５ＩＩｍ）が設けられており、
溝内には、第１の絶縁体薄膜４の内側に、第１の導電体
薄膜１３、第２の絶縁体薄膜２および第２の導電体薄膜
３（セルプレートと称する）より成るキャパシタが埋込
まれている。キャパシタの一方の電極となる第１の導電
体薄膜１３は第１の所定領域１４においてｎ＋拡散層に
接続され、かつ領域１４′を除く絶縁体薄膜４上の領域
（第２の所定領域）に設けられている。８はワード線で
トランスファトランジスタのゲート電極も兼ねている。

また１０はビット線である。

ここで、上記キャパシタに電荷を蓄えるためには、溝１
２の内部に自己整合的に埋込まれたセルプレート３に一
定の電荷を印加しなければならないが、先に挙げた特販
にはセルプレート３と配線との接続を行うコンタクト部
の形成方法は述べられていない。公知のメモリ製造法で
はセルプレートはりソグラフイとエツチング工程により
形成され、セルプレートへのコンタクト部もセルプレー
トパターンに含めて形成される。そこで、上述の第４な
いし第７図に示したセル構造について、セルプレートへ
のコンタクト部のみをパターニング技術を適用して形成
する場合を従来技術と位置付ける。

以下にこの方法による製造工程を第８図（Ａ）〜（Ｆ）
に従って説明し、その問題点を明確にする。

まず、抵抗率４〜５Ω■のｐ形シリコン基板１を用意し
、その上にパッドシリコン酸化膜１５（１０００℃の酸
素雰囲気中に２０分程度さらすことにより３００人程変
形成される。この種の工程を以下熱酸化という）、シリ
コン窒化膜１６およびシリコン酸化膜１７（これらは化
学的気相成長法（ＣＶＤ法）により形成する）より成る
３層膜を形成し、該３層膜を公知のりソグラフィ技術お
よびＣＦ４とＨ２の混合ガスを用いた反応性イオンエツ
チング（ＲＩＥ）法によりパターニングし、さらに該３
層膜をマスクにシリコン基板１を例えばＣＢｒＦ３ガス
を用いたＲＩＥ法によりエツチングすることにより、溝
１２を形成する（第５図（Ａ））。シリコン酸化膜１７
を除去した後、溝内面洗浄、チャネルストップ領域（図
示せず）形成を行い、次に、シリコン窒化膜１６をマス
クにしてシリコン酸化膜４を例えば熱酸化により１５０
０〜２０００人の厚さに形成する。次に、第４図に示し
た領域１４の部分のシリコン酸化膜４を除去する工程（
図示せず）を経た後、リン等をドープして導電率を増し
たシリコン薄膜１３を、例えばＣＶＤ法により堆積し、
その後異方性のあるエツチング例えばＲＩＥを行うこと
により、溝１２の側壁にのみシリコン薄膜１３を残す（
第８図（Ｂ））。次に、同じく第４図に示した領域１４
′の部分のシリコン薄膜１３を除去する工程（図示せず
）を経た後、シリコン薄膜１３の表面にシリコン酸化膜
２を熱酸化法もしくはＣＶＤ法により形成する。さらに
、再び、リン等をドープして導電率を増したシリコン薄
膜３を、溝１２を埋め込むように堆積する。次に、セル
プレート電極のパターニングを行って、セルプレート電
極引き出し部は溝部以外にもシリコン薄膜３を残す（第
８図（Ｃ）。第８図（Ｃ）〜（Ｆ）では左はセル部、右
はセルプレート電極引き出し部の構造を示す）。

次に、シリコン窒化膜１６をマスクに熱酸化を行い、シ
リコン薄膜３の表面にシリコン酸化膜９０を２０００〜
４０００人の厚さに形成する（第８図（Ｄ））。次に、
シリコン窒化膜１６およびパッドシリコン酸化膜１５を
除去する。以上の工程によりメモリセル部の分離部分お
よびキャパシタ部分が完成する（第８図（Ｅ））。この
後、公知のＭＯＳダイナミックＲＡＭ工程に従って、ゲ
ート酸化膜７の形成、ゲート電極形成、眉間絶縁膜９の
形成、コンタクトホール１１の形成、およびビット線等
の金属配線１０の形成を行ってメモリが完成する（第８
図（Ｆ））〔発明が解決しようとする問題点〕 セルプレート電極と配線とのコンタクト部の平面図を第
９図に示す、現状のりソグラフィ技術ではコンタクトホ
ールの一辺は少なくとも０．５〜１虜であるから、マス
ク合わせ余裕を考慮して、セルプレート電極のコンタク
ト部の一辺の長さＸは１．５〜３−程度となる。

ここで、最終工程図の第８図（Ｆ）から明らかなように
、メモリセル部では溝上部はほぼ平坦化されるが、セル
プレート電極のコンタクト部では大きな段差が生じてい
る。この段差は■バッド酸化膜１５（代表的膜厚として
は３００人）、■シリコン窒化膜１６（同１５００人）
、■シリコン薄膜３（同２５００人）および■シリコン
酸化膜９０　（同３０００人）から成っており、約７３
００人にもなる。この段差では、一般に広く用いられて
いる蒸着法によりアルミニウム配線を形成するとほとん
ど断線してしまう・従って、第４図ないし第７図に示し
た構造のメモリにおいては、セルプレート電極のコンタ
クト部形成に関して従来の公知技術を利用するとＬＳＩ
の歩留りを著しく低下させる。さらに、上記のメモリセ
ル構造においては、メモリセル部ではセルプレートが溝
内に埋込まれるので、基本的にはパターニングの必要が
ないのに上記の従来技術の構造では、製造プロセスにお
いて、セルプレート電極のコンタクト部を形成するため
だけにパターニング工程が必要になっている。

本発明は上記の問題点を解決するもので、その目的はセ
ルプレートを半導体基板と同電位に保つ場合に適用でき
、自己整合技術を用いてセルプレート電極と半導体基板
とを接続することにより、該接続部の平坦化と、セルプ
レート電極のコンタクト部を形成するためのバターニン
グ工程の省略が可能な半導体記憶装置およびその製造方
法を提供することにある。

〔問題点を解決するための手段および作用〕本発明によ
るとセルプレート電極と半導体基板とのコンタクト部は
、第１図（Ａ）、（Ｂ）に示すようになる。本発明では
、溝の底部の所定領域（第３の所定領域、第１図（Ｂ）
では１４′）においてセルプレート電極と半導体基板と
を電気的に接続することを最も主要な特徴とする。従来
の技術ではセルプレートを溝部から平坦面上にまで延長
し、その上にコンタクトホールを形成していたために段
差が生じ、かつセルプレートのパターニングという工程
が必要であフたが、本発明では、溝底部において直接セ
ルプレート電極と半導体基板とを自己整合的に接続する
ために、両者を接続するための特別な配線が不必要にな
り、がっ表面の平坦化が実現でき、かつセルプレートの
パターニングのためのりソゲラフイエ程を省略すること
ができる。

従来技術では、セルプレートのパターニングが必要であ
るため、溝とセルプレート、セルプレートとコンタクト
ホールの層間合わせ余裕が必要となる・したがって、合
わせ余裕の距離を又とすると、溝からコンタクトホール
まで２ｘの余裕が必要である。

本発明では、セルプレートがセルフ７ラインで形成され
るため、溝とコンタクトホールまではＸの余裕だけで良
い。

セルプレートの電位変動を抑えるため、各所でコンタク
トホールを形成する場合、このＸの合わせ余裕の低減は
占有面積の低減に大きく寄与する。

したがってメモリの高密度化に有利である。

また、本発明では、溝の底でセルプレートと基板とのコ
ンタクトをとるから、セルプレート用の配線が不要にな
る。したがって、配線の占有面積が減少するとともに、
素子パターンレイアウトの自由度が増える。よ゛って、
メモリ全体としての高密度化が可能となる。

従来技術の構造では、セルプレートとしての例えばポリ
Ｓｉを溝内部から平坦面上に引き出しているので、段差
が形成される。ポリＳｉを酸化して溝の上部において酸
化膜で覆う際、この段差部では酸化時の体積膨張のため
に複雑な応力がかかり、ＳＬ基板に転位を発生させたり
する可能性があり、その結果、素子の電気特性の劣化を
もたらす。

本発明の構造では、ポリＳｉはすべて溝の中に埋込まれ
１表面は平坦化されるので、酸化時の異常な応力の発生
を防止でき、素子の劣化も防ぐことができる。

以下、実施例を挙げて本発明の詳細な説明する。

〔実施例〕

実施例　１ まず、従来技術と同様に、ｐ形シリコン基板１上にパッ
ドシリコン酸化膜１５．シリコン窒化膜１６およびシリ
コン酸化膜１７より成る３層膜を形成し、該３層膜をパ
ターニングした後、該３層膜をマスクにシリコン基板１
をエツチングすることにより、溝１２を形成する（第８
図（Ａ）参照）。ここで、溝のパターン（すなわち上記
３層膜のパターン）は第２図に示すように、所定領域に
おいて溝幅を所定の幅だけ広くしておく。シリコン酸化
膜１７を除去した後、溝内面洗浄およびチャネルストッ
プ形成を行い（チャネルストップ部は図示せず）、さら
にシリコン酸化膜４を形成する（第３図（Ａ）。

左はセル部溝の断面、右は上記所定領域の溝の断面を示
す）。

次に、第４図に示した第１の所定領域１４の部分のシリ
コン酸化膜４を除去した後（図示せず）。

リン等をドープして導電率を増したシリコン薄膜１３を
溝１２の側壁に選択的に形成する。次に、同じく第４図
に示した領域１４′の部分（第２の所定領域を除く部分
）のシリコン薄膜１３を除去した後、シリコン薄膜１３
の表面にシリコン酸化膜２を形成する。このとき、残っ
た溝を１２１とする（第３図（Ｂ））。以上までの工程
は従来技術と全く同様である。次に、ホウ素等のｐ形不
純物をドープし導電率を増したシリコン薄膜３０を堆積
する。このとき、セル部の溝はシリコン薄膜３０によっ
て完全に埋込まれるが、上記所定領域の溝は埋込まれな
いようにする。例えば、セル部および上記所定領域の＄
１２１の幅がそれぞれ０．２．および１．０−とすると
シリコン薄膜３０の膜厚は０．３Ｉ１ｍとすれば良い（
第３図（Ｃ））。

次に、異方性の強いエツチング法により、シリコン薄膜
３０をエツチングして、゛セル部の溝１２１の内部にシ
リコン薄膜３０を残すと共に上記所定領域の溝１２１の
側壁にのみシリコン薄膜３０を残す、このとき、残った
溝を１２２とする。

次に、上記所定領域の溝１２２の底部に露出したシリコ
ン酸化膜４を緩衝フッ酸液により除去して、該溝１２２
の底部の領域１４′にシリコン基板１の表面を露出させ
る（第３図（Ｄ））。

次に、再びホウ素等のｐ形不純物を含むシリコン薄膜３
１を堆積し、エツチングすることにより、−溝１２２を
完全に埋込む。この際、シリコン薄膜３０とシリコン薄
膜３１およびシリコン基板１はすべてＰ形シリコンであ
るから、３者の間にオーミックに電気的接続が達成され
る（第３図（Ｅ））。

最後に、シリコン窒化膜１６をマスクに熱酸化を行い、
シリコン酸化膜９０を形成する。その後、シリコン窒化
膜１６およびパッドシリコン酸化膜１５を除去して、以
下、公知のＭＯＳダイナミックＲＡＭ工程に従って、ゲ
ート酸化膜７を形成し、ゲート電極を形成した後、眉間
絶縁膜９を形成して配線を施す（第３図（Ｆ））。

以上の説明では、半導体基板としてｐ形シリコン基板１
を採用したために、シリコン薄膜３０および３１はＰ形
不純物を含むシリコン薄膜としたが、これはセルプレー
ト電極と半導体基板がオーミック接触できることが必要
であるからである。従って、この条件を満たす材料なら
ば、シリコン薄膜３０および３１の代わりにセルプレー
ト電極として用いることができることは言うまでもない
。

実施例　２ 実施例１では連続する溝のうち所定領域の溝部のみ幅を
広くして、その溝底部においてセルプレート電極と半導
体基板を接触させたが、溝部全体の幅を広くするか、ま
たは第３図におけるシリコン酸化膜４、シリコン薄膜１
３および３０の膜厚を適宜減少させることにより、溝部
の全領域において溝底部でセルプレート電極と半導体基
板とを接触させても良い。その場合、工程断面図は任意
の場所の溝部において第３図（Ａ）〜（Ｆ）の右側の図
のようになる。もちろん、第１図（Ａ）に示したような
セルプレート電極と半導体基板との接続のための領域は
不要になる。しかし、微細化を限界まで進めたときは、
メモリセル部の溝幅は実施例１の方が狭くできることは
明らかである。

〔発明の効果〕

以上説明したように１本発明の製造方法では１回のセル
プレート電極形成では溝を完全に埋込まず、溝底部に半
導体基板を露出させた後、再度導電材料を埋込むことに
より、溝底部においてセルプレートと基板とを接続する
ので、セルプレート電極引き出しのための特別な配線が
不要になり、かつセルプレートのパターニングのための
りソゲラフイエ程も不要になる。さらに、本発明の構造
では、セル部のキャパシタおよび分離部の形成後、表面
はほぼ平坦になるので段差部での配線の断線という問題
が解決される。

【図面の簡単な説明】

第１図（Ａ）は本発明の特徴を最も良く表わしているセ
ルプレート電極と半導体基板との接続部近傍を示す平面
図、第１図（Ｂ）は第１図（Ａ）の■−■断面図、第２
図は上記接続部近傍での溝パターン形状を示す平面図、
第３図（Ａ）〜（Ｆ）はそれぞれ本発明の詳細な説明す
るための工程断面図、第４図ないし第７図は従来提案さ
れているＭＯＳダイナミックＲＡＭを示す平面図と断面
図、第８図（Ａ）〜（Ｆ）はそれぞれ従来技術による製
造工程を示す断面図、第９図は従来構造によるセルプレ
ート電極のコンタクト部近傍の平面図である。 １・・・シリコン基板　　　２・・・第２の絶縁体薄膜
３．３０・・・第２の導電体薄膜（セルプレート）４・
・・第１の絶縁体薄膜　７・・・ゲート酸化膜８・・・
ワード線　　　　　９・・・層間絶縁膜１０・・・ビッ
ト線　　　　　１１・・・コンタクトホール１２．１２
１．１２２・・・溝　　　１３・・・第１の導電体薄膜
１４・・・第１の所定領域 １４′・・・第２の所定領域を除く領域１４”・・・第
３の所定領域

Claims (2)

【特許請求の範囲】
1. （１）半導体基板の主面上に設けられた溝と、該溝内面
   の第１の所定領域を除いた該溝内面に設けられた第１の
   絶縁体薄膜と、該第１の絶縁体薄膜上の第２の所定領域
   および上記第１の所定領域に設けられ、かつ上記第１の
   所定領域で上記半導体基板と電気的に接続している第１
   の導電体薄膜と、該第１の導電体薄膜に積層して設けら
   れた第２の絶縁体薄膜と、少なくとも該第２の絶縁体薄
   膜に積層して設けられ、かつ上記溝底部の第３の所定領
   域で上記半導体基板と電気的に接続している第２の導電
   体薄膜とを含むことを特徴とする半導体記憶装置。
2. （２）半導体基板の主面上に溝を形成する工程と、該溝
   内面の第１の所定領域を除いた該溝内面に第１の絶縁体
   薄膜を形成する工程と、該第１の絶縁体薄膜の表面に積
   層し、かつ上記第１の所定領域において上記半導体基板
   に電気的に接続させて第１の導電体薄膜を形成する工程
   と、該第１の導電体薄膜の第２の所定領域を除く部分を
   除去し、当該領域に上記第１の絶縁体薄膜を露出させる
   工程と、上記第１の導電体薄膜の表面に第２の絶縁体薄
   膜を積層する工程と、少なくとも該第２の絶縁体薄膜に
   積層して第２の導電体薄膜を形成する工程と、上記溝底
   部の第３の所定領域に上記半導体基板を露出させる工程
   と、第３の導電体薄膜を上記溝に埋込むことにより該第
   ３の所定領域において該第３の導電体薄膜を上記半導体
   基板に電気的に接続し、かつ、該第３の導電体薄膜を上
   記第２の導電体薄膜に電気的に接続する工程とを含むこ
   とを特徴とする半導体記憶装置の製造方法。