JPH01243552A - 多層配線構造 - Google Patents
多層配線構造Info
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- JPH01243552A JPH01243552A JP6945788A JP6945788A JPH01243552A JP H01243552 A JPH01243552 A JP H01243552A JP 6945788 A JP6945788 A JP 6945788A JP 6945788 A JP6945788 A JP 6945788A JP H01243552 A JPH01243552 A JP H01243552A
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- holes
- connection holes
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- 239000010410 layer Substances 0.000 claims abstract description 19
- 239000011229 interlayer Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims abstract 2
- 230000002950 deficient Effects 0.000 abstract 2
- 239000004065 semiconductor Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 4
- 238000013459 approach Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000012776 electronic material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本考案は多層配線構造をもつ半導体装置における配線層
間接続孔（スルーホール）のレイアウトパターンに係り
、特に接続抵抗を下げるために、接続孔が複数個必要な
接続部分に関する。
間接続孔（スルーホール）のレイアウトパターンに係り
、特に接続抵抗を下げるために、接続孔が複数個必要な
接続部分に関する。
半導体装置における多層配線構造については、たとえば
、（（社）工業調査会１９８２年３月発行「電子材料Ｊ
ｐ３４−４４に記賊されている。
、（（社）工業調査会１９８２年３月発行「電子材料Ｊ
ｐ３４−４４に記賊されている。
なお、本出願人によって開発さｒ、た２ｍｍＨｉＢｉ−
ＣＭＯＳゲートアレイにおいては、第４図を参照し半導
体チップの周辺回路において２層の配Ｍｌ。
ＣＭＯＳゲートアレイにおいては、第４図を参照し半導
体チップの周辺回路において２層の配Ｍｌ。
２が交差する部分で層間絶縁膜に形成する接続孔か多数
の小孔からなり、これらが互いに接近している領域があ
る。この配置は同図に示すごとく、円形の接続孔３が基
盤の目状に縦横にならべである。
の小孔からなり、これらが互いに接近している領域があ
る。この配置は同図に示すごとく、円形の接続孔３が基
盤の目状に縦横にならべである。
配線層間の接続は小さい接続孔の内部全体、つまり円形
の面として行われているのではなく、小接続孔の円周部
の段差を覆う形でつながっている。
の面として行われているのではなく、小接続孔の円周部
の段差を覆う形でつながっている。
したがって実効的な接続部分を増やすには小接続孔の総
面積ではなく円周の総延長を増すことが必要となる。こ
れは径の小さな接続孔を数多く並べることで接続領域の
面積を変えることなく達成できる０ このような従来技術は接続孔間の距離について以下に述
べる観点からの考慮がなされていない。
面積ではなく円周の総延長を増すことが必要となる。こ
れは径の小さな接続孔を数多く並べることで接続領域の
面積を変えることなく達成できる０ このような従来技術は接続孔間の距離について以下に述
べる観点からの考慮がなされていない。
すなわち、第５図に示すように、接続孔の間隔ａがある
距離以下に近づくと隣り合う接続孔３０間の層間絶縁膜
５０間隔が狭くなり、その部分に層間膜自体の応力が集
中する結果、下地配線層４から局部的にはがれ、持ち上
がる。その結果、その部分では段差が高くなり、配線層
（１、２）間接続不良をおこす可能性が大きくなるとい
う問題である。
距離以下に近づくと隣り合う接続孔３０間の層間絶縁膜
５０間隔が狭くなり、その部分に層間膜自体の応力が集
中する結果、下地配線層４から局部的にはがれ、持ち上
がる。その結果、その部分では段差が高くなり、配線層
（１、２）間接続不良をおこす可能性が大きくなるとい
う問題である。
本発明の目的は接続孔間が狭くなる部分をなくすことで
応力の一部への集中をなくすことにある。
応力の一部への集中をなくすことにある。
上記目的は接続孔間の最小距離を規定し、隣り合う孔が
近づきすぎない様なマスクパターンにすることで達成さ
れる。
近づきすぎない様なマスクパターンにすることで達成さ
れる。
上記の様に接続孔同士の間隔をある程度以上に広げると
いうことは必然的に接続領域全体め拡大を意味する。そ
こで可能な限りこれを押える目的で以下の様に接続孔の
配置を規定する。即ち、接続孔を２次元的に列をなして
配置する場合、隣り合う列の孔の位置をずらすことで最
も近づき合っている孔の中心が正三角形を形成する様に
配置する。
いうことは必然的に接続領域全体め拡大を意味する。そ
こで可能な限りこれを押える目的で以下の様に接続孔の
配置を規定する。即ち、接続孔を２次元的に列をなして
配置する場合、隣り合う列の孔の位置をずらすことで最
も近づき合っている孔の中心が正三角形を形成する様に
配置する。
接続孔間の距離をある程度以上広げることで、接続孔間
の部分の眉間膜における応力集中が少なくなる。それに
よってその部分の持ち上がりがなくなり、段差がきつく
ならないので、接続不良をおこす可能性が減少する。
の部分の眉間膜における応力集中が少なくなる。それに
よってその部分の持ち上がりがなくなり、段差がきつく
ならないので、接続不良をおこす可能性が減少する。
一方、接続孔の配置を最適化することで、個々の間隔の
広がりによる接続領域全体の拡大を緩和する。
広がりによる接続領域全体の拡大を緩和する。
本考案の実施例を以下に示す。第２図（配線層断面図）
に示す様に、下から下地−配線層絶縁膜４、第１ｆｆｉ
Ａｌ配線１、プラズマＣＶＤ法による醸化シリコン又は
ＰＳＧ等の無機膜から成る配線層間絶縁膜５、第２層Ａ
２配線２、さらに最終保護膜６より構成されるＡ４２層
配線構造をもつ半導体装置が示される。このような多層
配線構造において、接続領域を増加させることなく配線
層間接続を増すために配線層間接続孔３を複数個近接さ
せるＫあたって、第１図に示すごとく、接続孔３０円周
間の距離（ｂ）をある程度以上広げる。 ・この最小
距離は実験的に求める。さらに、接続孔の配置を隣り合
う列の接続孔の配置から半ピツチずらされ、接続孔の各
中心が正三角形を成すようにする。
に示す様に、下から下地−配線層絶縁膜４、第１ｆｆｉ
Ａｌ配線１、プラズマＣＶＤ法による醸化シリコン又は
ＰＳＧ等の無機膜から成る配線層間絶縁膜５、第２層Ａ
２配線２、さらに最終保護膜６より構成されるＡ４２層
配線構造をもつ半導体装置が示される。このような多層
配線構造において、接続領域を増加させることなく配線
層間接続を増すために配線層間接続孔３を複数個近接さ
せるＫあたって、第１図に示すごとく、接続孔３０円周
間の距離（ｂ）をある程度以上広げる。 ・この最小
距離は実験的に求める。さらに、接続孔の配置を隣り合
う列の接続孔の配置から半ピツチずらされ、接続孔の各
中心が正三角形を成すようにする。
第３図は接続孔のパターンを６角形となるように形成し
た例を示す。この場合、隣り合う接続孔間隔Ｃは均一化
され、応力の集中をさけるには理想的である。しかし、
接続孔の径の寸法が２μｍ以下になる場合、光の回折の
影響等から接続孔のパターンは円形にならざるを得ない
。
た例を示す。この場合、隣り合う接続孔間隔Ｃは均一化
され、応力の集中をさけるには理想的である。しかし、
接続孔の径の寸法が２μｍ以下になる場合、光の回折の
影響等から接続孔のパターンは円形にならざるを得ない
。
以上実施例で説明したように接続孔の間の層間膜への応
力集中を緩和することでその部分での持ち上がりを防止
しＡｎの段差部での接続不良発生を低減する効果がある
。また、配置の規定により、接続領域の増加を最小限に
抑え込む効果がある。
力集中を緩和することでその部分での持ち上がりを防止
しＡｎの段差部での接続不良発生を低減する効果がある
。また、配置の規定により、接続領域の増加を最小限に
抑え込む効果がある。
したがって不発ＢＡＫよれば、配線層間接続不良発生の
原因を低減でき、半導体装置の信頼性向上の効果を奏す
る。
原因を低減でき、半導体装置の信頼性向上の効果を奏す
る。
第１図は本発明の一実施例を示す配線交差部の平面図で
ある。 第２図は第１図におけるＡ−Ａ視断面図である。 第３図は本発明の他の一実施例を示す接続孔の拡大平面
図である。 第４図は従来例を示す配線交差部の平面図である。 第５図は第４図におけるＡ−Ａ視断面図である。 １・・・第１層配線、２・・・第２層配線、３・・・接
続孔、４・・・下地絶縁膜、５・・・層間絶縁膜。 第 ４ 図 第５図
ある。 第２図は第１図におけるＡ−Ａ視断面図である。 第３図は本発明の他の一実施例を示す接続孔の拡大平面
図である。 第４図は従来例を示す配線交差部の平面図である。 第５図は第４図におけるＡ−Ａ視断面図である。 １・・・第１層配線、２・・・第２層配線、３・・・接
続孔、４・・・下地絶縁膜、５・・・層間絶縁膜。 第 ４ 図 第５図
Claims (1)
- 【特許請求の範囲】 １、基板上に第１層配線と層間絶縁膜を介して第２層配
線とが形成された多層配線構造であつて、第１層配線と
第２層配線とはその交差部における層間絶縁膜に互いに
近接してあけられた多数の接続孔を通して接続され、こ
れら接続孔は縦横に列をなし、第１の列の接続孔に対し
第２の列の接続孔はずれて形成されていることを特徴と
する多層配線構造。 ２、請求項１において、上下の列で隣り合う接続孔の中
心を結ぶ線はほぼ正三角形をなしている。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069457A JP2667866B2 (ja) | 1988-03-25 | 1988-03-25 | 多層配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63069457A JP2667866B2 (ja) | 1988-03-25 | 1988-03-25 | 多層配線構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01243552A true JPH01243552A (ja) | 1989-09-28 |
| JP2667866B2 JP2667866B2 (ja) | 1997-10-27 |
Family
ID=13403198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63069457A Expired - Lifetime JP2667866B2 (ja) | 1988-03-25 | 1988-03-25 | 多層配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2667866B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209830A (ja) * | 1990-01-12 | 1991-09-12 | Nec Corp | 半導体記憶回路装置 |
| WO1997018587A1 (en) * | 1995-11-13 | 1997-05-22 | Micron Technology, Inc. | Semiconductor interlayer staggered contact structure |
| US5674786A (en) * | 1993-01-28 | 1997-10-07 | Applied Materials, Inc. | Method of heating and cooling large area glass substrates |
| JP2004158846A (ja) * | 2002-10-18 | 2004-06-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| DE10350137B4 (de) * | 2002-10-30 | 2017-02-09 | Denso Corporation | Halbleitereinrichtung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283042A (ja) * | 1987-05-14 | 1988-11-18 | Fuji Electric Co Ltd | 半導体素子 |
-
1988
- 1988-03-25 JP JP63069457A patent/JP2667866B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63283042A (ja) * | 1987-05-14 | 1988-11-18 | Fuji Electric Co Ltd | 半導体素子 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03209830A (ja) * | 1990-01-12 | 1991-09-12 | Nec Corp | 半導体記憶回路装置 |
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| US5801421A (en) * | 1995-11-13 | 1998-09-01 | Micron Technology, Inc. | Staggered contact placement on CMOS chip |
| KR100298820B1 (ko) * | 1995-11-13 | 2001-11-02 | 로데릭 더블류 루이스 | 반도체층간스태거된콘택구조 |
| JP2004158846A (ja) * | 2002-10-18 | 2004-06-03 | Matsushita Electric Ind Co Ltd | 半導体集積回路およびその製造方法 |
| DE10350137B4 (de) * | 2002-10-30 | 2017-02-09 | Denso Corporation | Halbleitereinrichtung |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2667866B2 (ja) | 1997-10-27 |
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