KR970030718A - 반도체 패키지를 위한 패드 및 쓰루홀 배열구조 - Google Patents

반도체 패키지를 위한 패드 및 쓰루홀 배열구조 Download PDF

Info

Publication number
KR970030718A
KR970030718A KR1019960052057A KR19960052057A KR970030718A KR 970030718 A KR970030718 A KR 970030718A KR 1019960052057 A KR1019960052057 A KR 1019960052057A KR 19960052057 A KR19960052057 A KR 19960052057A KR 970030718 A KR970030718 A KR 970030718A
Authority
KR
South Korea
Prior art keywords
zone
row
hole
mounting pads
mounting
Prior art date
Application number
KR1019960052057A
Other languages
English (en)
Other versions
KR100258263B1 (ko
Inventor
존 브이 셔먼
Original Assignee
원본미기재
현대전자산업주식회사
현대 일렉트로닉스 어메리카
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 원본미기재, 현대전자산업주식회사, 현대 일렉트로닉스 어메리카 filed Critical 원본미기재
Publication of KR970030718A publication Critical patent/KR970030718A/ko
Application granted granted Critical
Publication of KR100258263B1 publication Critical patent/KR100258263B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H05K3/3436—Leadless components having an array of bottom contacts, e.g. pad grid array or ball grid array components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H05K1/114—Pad being close to via, but not surrounding the via
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00013—Fully indexed content
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09218—Conductive traces
    • H05K2201/09227—Layout details of a plurality of traces, e.g. escape layout for Ball Grid Array [BGA] mounting
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/09—Shape and layout
    • H05K2201/09209—Shape and layout details of conductors
    • H05K2201/09372—Pads and lands
    • H05K2201/09418—Special orientation of pads, lands or terminals of component, e.g. radial or polygonal orientation
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10954—Other details of electrical connections
    • H05K2201/10992—Using different connection materials, e.g. different solders, for the same connection
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
    • H05K3/42—Plated through-holes or plated via connections
    • H05K3/429—Plated through-holes specially for multilayer circuits, e.g. having connections to inner circuit layers
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)

Abstract

1. 청구범위에 기재된 발명이 속한 분야 반도체 패키지
2. 발명이 해결하려고 하는 기술적 과제, 반도체가 보다 많은 접속점들을 갖도록 디자인됨에 따라 이러한 반도체들이 접속되는 회로기판이 단위영역에 보다 많은 관련패드들 및 쓰루홀들을 수행해야 하나, 종래의 패드-비아 배열구조는 증가된 패키지 접속점 밀도와 이에 해당하는 회로기판의 한 층으로부터 다른 층으로의 이동에 요구되는 증가된 신호의 갯수를 수용하기에 부족하였음.
3. 발명의 해결방법의 요지, 적어도 하나의 외측 방향으로 배열된 패드-쓰루홀 조합열로 이루어진 구역을 갖는 전기적 구성요소의 콘택이 접속되는 기판 영역상의 패드-쓰루홀 배열구조를 제공함.
4. 발명의 중요한 용도, 반도체 패키지에 이용됨.

Description

반도체 패키지를 위한 패드 및 쓰루홀 배열구조
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제 1도는 BGA패키지가 부착된 2층 회로기판 또는 기판베이스를 나타낸 것으로, 제 7도의 패드-쓰루홀 배열구조의 1-1선에 따른 부분 단면도.

Claims (25)

  1. 적어도 하나의 구역이 제 1열의 복수개의 마운팅 패드를 갖는 복수개의 구열들을 포함하며, 상기 제 1열의 마운팅 패드 각각이 상기 구역에 대한 이등분선과 같은 방향으로 바깥쪽으로 배열된 오프셋 쓰루홀과 연결된 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  2. 제 1항에 있어서, 상기 적어도 하나의 구역은 제 2열의 복수개의 마운팅 패드를 더 포함하여, 상기 제 2열의 마운팅 패드 각각이 상기 방향으로 배열된 오프셋 쓰루홀에 연결된 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  3. 제 2항에 있어서, 상기 적어도 하나의 구역은 제 3열의 복수개의 마운팅 패드를 더 포함하며, 상기 제 3열의 마운팅 패드 각각이 상기 방향으로 배열된 오프셋 쓰루홀에 연결된 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  4. 제 3항에 있어서, 상기 제 2 및 제 3열의 각각이 상기 방향과는 다른 방향으로 바깥쪽으로 배열상기된 오프셋 쓰루열과 연결된 가장 외측의 마운팅 패드를 구비한 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  5. 제 1항에 있어서, 제 2구역 제 1열의 복수개의 마운팅 패드를 구비한 제 2구역이 더 포함되며, 상기 제 2구역 제 1열의 마운팅 패드 각각이 상기 제 2구역에 대한 제 2이등분선과 같은 방향으로 바깥쪽으로 배열된 오프셋 쓰루홀과 연결된 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  6. 제 5항에 있어서, 상기 제 2구역이 제 2구역 제 2열의 복수개의 마운팅 패드를 더 포함하며, 상기 제 2구역 제 2열의 마운팅 패드 각각은 상기 제 2 이등분선 방향과 같은 방향으로 배열된 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  7. 제 6항에 있어서, 상기 제 2구역이 제 2구역 제 3열의 복수개의 마운팅 패드를 더 포함하며, 상기 제 2구역 제 3열의 마운팅 패드 각각은 상기 제 2 이등분선 방향과 같은 방으로 배열된 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  8. 제 5항에 있어서, 제 3구역 제 1열의 복수개의 마우팅 패드를 구비한 제 3구역이 더 포함되며, 상기 제 3구역 제 1열의 마운팅 패드 각각은 상기 제 3구역에 대한 제 3이등분선 방향과 같은 방향으로 바깥쪽으로 배열된 오프셋 쓰루홀에 연결된 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  9. 제 8항에 있어서, 제 4구역 제 1열의 복수개의 마운팅 패드를 구비한 제 4구역이 더 포함되며, 상기 제 4구역 제 1열의 마운팅 패드 각각은 상기 제 4구역에 대한 제 4이등분선 방향과 같은 방향으로 바깥쪽으로 배열된 오프셋 쓰루홀에 연결된 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  10. 제 8항에 있어서, 제 4구역 제 1열의 복수개의 마운팅 패드와 제 4구역 제 2열의 복수개의 마운팅 패드를 구비한 제 4구역과; 제 5구역 제 1열의 복수개의 마운팅 패드와 제 5구역 제 2열의 복수개의 마운팅 패드를 구비한 제 5구역; 및 제 6구역 제 1열의 복수개의 마운팅 패드와 제 6구역 제 2열의 복수개의 마운팅 패드를 구비한 제 6구역이 더 포함되는 것을 특징으로 하는 전기적 접속부와의 연결을 위한 기판상의 마운팅 패드 배열구조.
  11. 제 1열의 복수개의 마운팅 패드를 구비한 제 1구역을 포함하며, 상기 제 1열의 마운팅 패드 각각이 상기 제 1구역에 대한 제 1이등분선 방향과 같은 방향으로 바깥쪽으로 배열된 오프셋 쓰루홀에 연결된 것을 특징으로 하는 BGA패키지의 전기적 접속부의 연결을 위한 회로기판상의 BGA마운팅 패드 배열구조.
  12. 제 11항에 있어서, 상기 제1구역이 제 2열의 복수개의 마운팅 패드와 제 3열의 복수개의 마운팅 패드를 가지며, 상기 제 2 및 제 3열이 각각 상기 제 1이등분선 방향과는 다른 방향으로 바깥쪽으로 배열된 오프셋 쓰루홀에 연결된 가장 외측의 마운팅 패드를 구비한 것을 특징으로 하는 BGA패키지의 전기적 접속부의 연결을 위한 회로기판상의 BGA마운팅 패드 배열구조.
  13. 제 11항에 있어서, 제 2구역 제 1여의 복수개의 마운팅 패드를 구비한 제 2구역이 더 포함되며, 상기 제 2구역 제 1열의 마운팅 패드의 각각이 상기 제 2구역에 대한 제 2이등분선 방향과 같은 방향으로 배열된 오프셋 쓰루홀에 연결된 것을 특징으로 하는 BGA패키지의 전기적 접속부의 연결을 위한 회로기판상의 BGA마운팅 패드 배열구조.
  14. 제 13항에 있어서, 상기 배열구조가 4면을 갖는 다각형의 외형을 갖는 것을 특징으로 하는 BGA패키지의 전기적 접속부의 연결을 위한 회로기판상의 BGA마운팅 패드 배열구조.
  15. 제 13항에 있어서, 상기 배열구조가 6면을 갖는 다각형의 외형을 갖는 것을 특징으로 하는 BGA패키지의 전기적 접속부의 연결을 위한 회로기판상의 BGA마운팅 패드 배열구조.
  16. 제 11항에 있어서, 각각이 오프셋 쓰루홀에 연결된 제 2구역 제 1열의 복수개의 마운팅 패드를 구비한 제 2구역과; 각각이 호프셋 쓰루홀에 연결된 제 3구역 제 1열의 복수개의 마운팅 패드를 구비한 제 3구역; 및 각각이 오프셋 쓰루홀에 연결된 제 4구역 제 1열의 복수개의 마운팅 패드를 구비한 제 4구역이 더 포함되는 것을 특징으로 하는 BGA패키지의 전기적 접속부의 연결을 위한 회로기판상의 BGA마운팅 패드 배열구조.
  17. 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의층에 있어서, 상기 배열구조가 각각이 복수개의 병렬의 쓰루홀을 구비한 제 1 및 제 2구역을 포함하며, 상기 제 1 및 제 2구역 사이의 공간이 상기 제 1 및 제 2구역 중의 어느 한 구역내의 상기 쓰루홀열들 사이의 공간보다 큰 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의 층.
  18. 제 17항에 있어서, 상기 쓰루홀들은 도전성 라인을 이루며, 상기 배열구조는 복수개의 병렬 쓰루홀열을 구비한 제 3구역을 더 포함하며, 상기 제 1, 제 2 및 제 3구역들 사이의 공간이 상기 제 1구역내의 상기 쓰루홀열들 간의 공간보다 큰 것을 특징으로 하는 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의 층.
  19. 제 18항에 있어서, 상기 제 2구역내의 상기 쓰루홀열들 사이의 공간 및 상기 제 3구역내의 상기 쓰루홀열들 사이의 공간은 상기 제 1구역내의 상기 쓰루홀열들 사이의 공간과 동일 한 것을 특징으로 하는 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의 층.
  20. 제 18항에 있어서, 상기 배열구조가 복수개의 병렬 쓰루홀열을 구비한 제 4구역을 더 포함하며, 상기 제 1 및 제 4구역 사이의 공간이 상기 제 1구역내의 상기 쓰루홀열들 사이의 공간보다 큰 것을 특징으로 하는 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의 층.
  21. 제 20항에 있어서, 상기 각각의 쓰루홀의 도전성 라인은 상기 회로기판 층의 외부면 상부에 위치한 마운팅 패드에 연결되며, 상기 배열구조는 4면을 갖는 다각형의 외형을 갖는 것을 특징으로 하는 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의 층.
  22. 제 20항에 있어서, 상기 제 1, 제 2, 제 3 및 제 4구역들 사이의 공간은 동일한 것을 특징으로 하는 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의 층.
  23. 제 17항에 있어서, 상기 쓰루홀드은 도전성 라인을 이루며, 상기 쓰루홀 각각의 도전성 라인은 상기 회로기판층의 외부면 상부에 위치한 마운팅 패드에 연결되며, 상기 배열구조는 짝수개의 면을 갖는 다각형의 외형을 갖는 것을 특징으로 하는 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의 층.
  24. 제 23항에 있어서, 상기 각각의 쓰루홀은 상기 상호접속된 마운팅 패들의 각각으로부터 바깥쪽 방향으로 오프셋되는 것을 특징으로 하는 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의 층.
  25. 제 23항에 있어서, 상기 배열구조는 복수개의 병렬 쓰루홀열을 구비한 제 3구역과 복수개의 병렬 쓰루홀열을 구비한 제 4구역을 더 포함하며, 상기 제 1, 제 2, 제 3 및 제 4구역들 사이의 공간은 상기 제 1구역내의 상기 쓰루홀열들 사이의 공간보다 큰 것을 특징으로 하는 층들간의 전기적 접속을 위한 쓰루홀 배열구조를 갖춘 다층 회로기판의 하나의 층.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960052057A 1995-11-06 1996-11-05 반도체 패키지를 위한 패드 및 쓰루홀 배열구조(arrangement of pads and through-holes for semiconductor packages) KR100258263B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/554111 1995-11-06
US08/554,111 US5784262A (en) 1995-11-06 1995-11-06 Arrangement of pads and through-holes for semiconductor packages
US8/554,111 1995-11-06

Publications (2)

Publication Number Publication Date
KR970030718A true KR970030718A (ko) 1997-06-26
KR100258263B1 KR100258263B1 (ko) 2000-06-01

Family

ID=24212106

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960052057A KR100258263B1 (ko) 1995-11-06 1996-11-05 반도체 패키지를 위한 패드 및 쓰루홀 배열구조(arrangement of pads and through-holes for semiconductor packages)

Country Status (2)

Country Link
US (1) US5784262A (ko)
KR (1) KR100258263B1 (ko)

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1997044859A1 (en) * 1996-05-24 1997-11-27 Tessera, Inc. Connectors for microelectronic elements
JP2982729B2 (ja) * 1997-01-16 1999-11-29 日本電気株式会社 半導体装置
JP3176307B2 (ja) * 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
JP3435034B2 (ja) * 1997-09-26 2003-08-11 京セラ株式会社 回路基板
US6037547A (en) * 1997-12-03 2000-03-14 Advanced Micro Devices, Inc. Via configuration with decreased pitch and/or increased routing space
US6144213A (en) * 1998-05-05 2000-11-07 Agilent Technologies Ball grid array probing technique
US6118182A (en) * 1998-06-25 2000-09-12 Intel Corporation Integrated circuit package with rectangular contact pads
FR2782230B1 (fr) * 1998-08-06 2000-09-08 Bull Electronics Angers Carte de circuits imprimes
US6232564B1 (en) * 1998-10-09 2001-05-15 International Business Machines Corporation Printed wiring board wireability enhancement
US6534872B1 (en) * 1998-10-13 2003-03-18 Sun Microsystems, Inc. Apparatus and system with increased signal trace routing options in printed wiring boards and integrated circuit packaging
US6394819B1 (en) 1998-10-29 2002-05-28 The Whitaker Corporation Dielectric member for absorbing thermal expansion and contraction at electrical interfaces
US6310398B1 (en) 1998-12-03 2001-10-30 Walter M. Katz Routable high-density interfaces for integrated circuit devices
US6354850B1 (en) 1998-12-15 2002-03-12 Fci Americas Technology, Inc. Electrical connector with feature for limiting the effects of coefficient of thermal expansion differential
US6198634B1 (en) * 1999-03-31 2001-03-06 International Business Machines Corporation Electronic package with stacked connections
US6077766A (en) * 1999-06-25 2000-06-20 International Business Machines Corporation Variable thickness pads on a substrate surface
JP3494593B2 (ja) * 1999-06-29 2004-02-09 シャープ株式会社 半導体装置及び半導体装置用基板
JP3610262B2 (ja) * 1999-07-22 2005-01-12 新光電気工業株式会社 多層回路基板及び半導体装置
US6574108B1 (en) 1999-08-31 2003-06-03 Seagate Technology Llc Selective PCB via location to enhance cooling
WO2001022488A1 (fr) * 1999-09-22 2001-03-29 Suzuka Fuji Xerox Co., Ltd. Composant electronique a reseau en grille, procede de renfort de ses conducteurs et son procede de fabrication
US6373139B1 (en) * 1999-10-06 2002-04-16 Motorola, Inc. Layout for a ball grid array
DE60039569D1 (de) * 1999-11-02 2008-09-04 Canon Kk Gedruckte Leiterplatte
US6217989B1 (en) 1999-12-10 2001-04-17 International Business Machines Corporation Conductive line features for enhanced reliability of multi-layer ceramic substrates
US6535005B1 (en) * 2000-04-26 2003-03-18 Emc Corporation Systems and methods for obtaining an electrical characteristics of a circuit board assembly process
US20040003941A1 (en) * 2000-06-19 2004-01-08 Duxbury Guy A. Technique for electrically interconnecting electrical signals between an electronic component and a multilayer signal routing device
US7069650B2 (en) * 2000-06-19 2006-07-04 Nortel Networks Limited Method for reducing the number of layers in a multilayer signal routing device
US7259336B2 (en) 2000-06-19 2007-08-21 Nortel Networks Limited Technique for improving power and ground flooding
US7281326B1 (en) 2000-06-19 2007-10-16 Nortel Network Limited Technique for routing conductive traces between a plurality of electronic components of a multilayer signal routing device
US20040212103A1 (en) * 2000-06-19 2004-10-28 Herman Kwong Techniques for pin arrangements in circuit chips
US7256354B2 (en) * 2000-06-19 2007-08-14 Wyrzykowska Aneta O Technique for reducing the number of layers in a multilayer circuit board
US7069646B2 (en) * 2000-06-19 2006-07-04 Nortel Networks Limited Techniques for reducing the number of layers in a multilayer signal routing device
US6542377B1 (en) * 2000-06-28 2003-04-01 Dell Products L.P. Printed circuit assembly having conductive pad array with in-line via placement
US6898773B1 (en) 2002-01-22 2005-05-24 Cadence Design Systems, Inc. Method and apparatus for producing multi-layer topological routes
US7433201B2 (en) * 2000-09-08 2008-10-07 Gabe Cherian Oriented connections for leadless and leaded packages
US6406936B1 (en) * 2000-12-13 2002-06-18 Lsi Logic Corporation Method for increasing trace rows of a ball grid array
US6529022B2 (en) * 2000-12-15 2003-03-04 Eaglestone Pareners I, Llc Wafer testing interposer for a conventional package
US6833615B2 (en) * 2000-12-29 2004-12-21 Intel Corporation Via-in-pad with off-center geometry
US6762366B1 (en) * 2001-04-27 2004-07-13 Lsi Logic Corporation Ball assignment for ball grid array package
US6895569B1 (en) 2001-06-03 2005-05-17 Candence Design Systems, Inc. IC layout with non-quadrilateral Steiner points
US6976238B1 (en) 2001-06-03 2005-12-13 Cadence Design Systems, Inc. Circular vias and interconnect-line ends
US7310793B1 (en) 2001-06-03 2007-12-18 Cadence Design Systems, Inc. Interconnect lines with non-rectilinear terminations
US6882055B1 (en) * 2001-06-03 2005-04-19 Cadence Design Systems, Inc. Non-rectilinear polygonal vias
US6859916B1 (en) 2001-06-03 2005-02-22 Cadence Design Systems, Inc. Polygonal vias
TW506093B (en) * 2001-06-21 2002-10-11 Advanced Semiconductor Eng Cavity down ball grid array package and its manufacturing process
US6707683B1 (en) * 2001-07-27 2004-03-16 Daktronics, Inc. Circuit board having improved soldering characteristics
US20030047348A1 (en) * 2001-09-10 2003-03-13 Rebecca Jessep Grid array mounting arrangements
US7089524B1 (en) 2002-01-22 2006-08-08 Cadence Design Systems, Inc. Topological vias route wherein the topological via does not have a coordinate within the region
US7080329B1 (en) 2002-01-22 2006-07-18 Cadence Design Systems, Inc. Method and apparatus for identifying optimized via locations
US6938234B1 (en) 2002-01-22 2005-08-30 Cadence Design Systems, Inc. Method and apparatus for defining vias
US7750446B2 (en) 2002-04-29 2010-07-06 Interconnect Portfolio Llc IC package structures having separate circuit interconnection structures and assemblies constructed thereof
JP2005524239A (ja) * 2002-04-29 2005-08-11 シリコン・パイプ・インコーポレーテッド ダイレクト・コネクト形信号システム
US6801880B2 (en) * 2002-07-02 2004-10-05 Dell Products L.P. System and method for minimizing a loading effect of a via by tuning a cutout ratio
US6891272B1 (en) 2002-07-31 2005-05-10 Silicon Pipe, Inc. Multi-path via interconnection structures and methods for manufacturing the same
US6885102B2 (en) * 2002-08-26 2005-04-26 Intel Corporation Electronic assembly having a more dense arrangement of contacts that allows for routing of traces to the contacts
US7084353B1 (en) * 2002-12-11 2006-08-01 Emc Corporation Techniques for mounting a circuit board component to a circuit board
US7014472B2 (en) * 2003-01-13 2006-03-21 Siliconpipe, Inc. System for making high-speed connections to board-mounted modules
US6922049B2 (en) * 2003-02-04 2005-07-26 Mitac International Corp. Testing method for a printed circuit board formed with conductive traces for high-frequency differential signal transmission
US6916995B2 (en) * 2003-02-25 2005-07-12 Broadcom Corporation Optimization of routing layers and board space requirements for ball grid array package implementations including single and multi-layer routing
TW566796U (en) * 2003-03-12 2003-12-11 Unimicron Technology Corp Standard printed circuit board core
US7242592B2 (en) * 2003-06-24 2007-07-10 Amphenol Corporation Printed circuit board for high speed, high density electrical connector with improved cross-talk minimization, attenuation and impedance mismatch characteristics
US7230835B1 (en) * 2003-07-18 2007-06-12 Cisco Technology, Inc. Apparatus for reducing signal reflection in a circuit board
US7057115B2 (en) * 2004-01-26 2006-06-06 Litton Systems, Inc. Multilayered circuit board for high-speed, differential signals
TW200531611A (en) * 2004-02-04 2005-09-16 Koninkl Philips Electronics Nv Method and apparatus for increasing routing density for a circuit board
US20050231927A1 (en) * 2004-04-20 2005-10-20 Dell Products L.P. Method, system and apparatus for controlled impedance at transitional plated-through hole via sites using barrel inductance minimization
CN100484371C (zh) * 2004-06-21 2009-04-29 鸿富锦精密工业（深圳）有限公司 防止主机板短路的焊盘
US7064279B2 (en) * 2004-09-23 2006-06-20 Motorola, Inc. Circuit board having an overlapping via
JP4625674B2 (ja) * 2004-10-15 2011-02-02 株式会社東芝 プリント配線基板及びこの基板を搭載する情報処理装置
US7102372B2 (en) * 2004-11-02 2006-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Apparatus and method for testing conductive bumps
US7269813B2 (en) 2004-11-19 2007-09-11 Alcatel Off-width pitch for improved circuit card routing
WO2006056473A2 (en) * 2004-11-29 2006-06-01 Fci Improved matched-impedance surface-mount technology footprints
US7709747B2 (en) * 2004-11-29 2010-05-04 Fci Matched-impedance surface-mount technology footprints
JP4508947B2 (ja) * 2005-05-30 2010-07-21 Ｏｋｉセミコンダクタ株式会社 半導体装置の自動設計方法および自動設計装置
JP4639147B2 (ja) * 2005-12-14 2011-02-23 インターナショナル・ビジネス・マシーンズ・コーポレーション 誘電体積層基板
US20080185181A1 (en) * 2006-11-08 2008-08-07 Pfeil Charles L Alternating via fanout patterns
US8103988B2 (en) * 2006-11-08 2012-01-24 Mentor Graphics Corporation Use of breakouts in printed circuit board designs
US7602615B2 (en) * 2007-02-23 2009-10-13 Alcatel Lucent In-grid decoupling for ball grid array (BGA) devices
US7757196B2 (en) * 2007-04-04 2010-07-13 Cisco Technology, Inc. Optimizing application specific integrated circuit pinouts for high density interconnect printed circuit boards
US7979983B2 (en) * 2007-04-04 2011-07-19 Cisco Technology, Inc. Connection an integrated circuit on a surface layer of a printed circuit board
US7816610B2 (en) * 2007-04-19 2010-10-19 Mediatek Inc. Layout circuit
SG153689A1 (en) * 2007-12-17 2009-07-29 Test Max Mfg Pte Ltd Contactor assembly for integrated circuit testing
US7834466B2 (en) * 2007-12-17 2010-11-16 Freescale Semiconductor, Inc. Semiconductor die with die pad pattern
US7812438B2 (en) * 2008-01-07 2010-10-12 International Business Machines Corporation Via offsetting to reduce stress under the first level interconnect (FLI) in microelectronics packaging
JP4542587B2 (ja) * 2008-02-04 2010-09-15 日本特殊陶業株式会社 電子部品検査装置用配線基板
JP4405562B2 (ja) * 2008-03-18 2010-01-27 株式会社東芝 プリント配線板および電子機器
US8110447B2 (en) * 2008-03-21 2012-02-07 Fairchild Semiconductor Corporation Method of making and designing lead frames for semiconductor packages
JP5223571B2 (ja) * 2008-09-30 2013-06-26 富士通株式会社 半導体装置、基板設計方法、基板設計装置
US8273994B2 (en) * 2009-12-28 2012-09-25 Juniper Networks, Inc. BGA footprint pattern for increasing number of routing channels per PCB layer
KR101736984B1 (ko) * 2010-09-16 2017-05-17 삼성전자 주식회사 벌집형 범프 패드를 갖는 반도체 패키지 기판용 인쇄회로기판 및 이를 포함하는 반도체 패키지
CN102097333B (zh) * 2010-11-01 2012-10-17 华为终端有限公司 电路板设计方法、电路板及电子设备
CN102751252A (zh) * 2011-04-21 2012-10-24 英属开曼群岛商恒景科技股份有限公司 阵列封装及其排列结构
US20130069242A1 (en) * 2011-09-20 2013-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Arrangement of through-substrate vias for stress relief and improved density
KR20130071046A (ko) * 2011-12-20 2013-06-28 삼성전기주식회사 Ｂｇａ 패키지 및 그 제조 방법
US9651585B2 (en) * 2013-12-18 2017-05-16 National Instruments Corporation Via layout techniques for improved low current measurements
KR102245132B1 (ko) * 2014-05-14 2021-04-28 삼성전자 주식회사 트레이스를 가지는 인쇄회로기판 및 볼 그리드 어레이 패키지
JP6436738B2 (ja) * 2014-11-19 2018-12-12 キヤノン株式会社 プリント配線板、半導体装置及びプリント回路板
US9916410B2 (en) 2015-06-22 2018-03-13 International Business Machines Corporation Signal via positioning in a multi-layer circuit board
US20170164475A1 (en) * 2015-12-07 2017-06-08 Delphi Technologies, Inc. Printed Circuit Board Having Longitudinally Tolerant Component Vias
US9881115B2 (en) 2016-04-27 2018-01-30 International Business Machines Corporation Signal via positioning in a multi-layer circuit board using a genetic via placement solver
CN107241857B (zh) * 2017-06-27 2019-08-13 华为技术有限公司 一种印刷电路板和通信设备
CN107734842A (zh) * 2017-09-22 2018-02-23 郑州云海信息技术有限公司 一种提升高密度孔印刷电路板信赖性的方法
US10477672B2 (en) * 2018-01-29 2019-11-12 Hewlett Packard Enterprise Development Lp Single ended vias with shared voids
US20200083155A1 (en) * 2018-09-11 2020-03-12 Intel Corporation Electrical routing component layout for crosstalk reduction
US11621237B2 (en) * 2019-01-14 2023-04-04 Intel Corporation Interposer and electronic package

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4495377A (en) * 1982-12-30 1985-01-22 International Business Machines Corporation Substrate wiring patterns for connecting to integrated-circuit chips
JPS62136098A (ja) * 1985-12-09 1987-06-19 富士通株式会社 高密度配線基板
US5065282A (en) * 1986-10-17 1991-11-12 Polonio John D Interconnection mechanisms for electronic components
US4893216A (en) * 1988-08-09 1990-01-09 Northern Telecom Limited Circuit board and method of soldering
US5216278A (en) * 1990-12-04 1993-06-01 Motorola, Inc. Semiconductor device having a pad array carrier package
US5379191A (en) * 1991-02-26 1995-01-03 Microelectronics And Computer Technology Corporation Compact adapter package providing peripheral to area translation for an integrated circuit chip
US5342999A (en) * 1992-12-21 1994-08-30 Motorola, Inc. Apparatus for adapting semiconductor die pads and method therefor
US5424492A (en) * 1994-01-06 1995-06-13 Dell Usa, L.P. Optimal PCB routing methodology for high I/O density interconnect devices
US5418471A (en) * 1994-01-26 1995-05-23 Emulation Technology, Inc. Adapter which emulates ball grid array packages
US5583378A (en) * 1994-05-16 1996-12-10 Amkor Electronics, Inc. Ball grid array integrated circuit package with thermal conductor
US5400220A (en) * 1994-05-18 1995-03-21 Dell Usa, L.P. Mechanical printed circuit board and ball grid array interconnect apparatus
US5557502A (en) * 1995-03-02 1996-09-17 Intel Corporation Structure of a thermally and electrically enhanced plastic ball grid array package

Also Published As

Publication number Publication date
KR100258263B1 (ko) 2000-06-01
US5784262A (en) 1998-07-21

Similar Documents

Publication Publication Date Title
KR970030718A (ko) 반도체 패키지를 위한 패드 및 쓰루홀 배열구조
US6198635B1 (en) Interconnect layout pattern for integrated circuit packages and the like
US6046909A (en) Computer card with a printed circuit board with vias providing strength to the printed circuit board
US6121554A (en) Printed wiring board
US5847936A (en) Optimized routing scheme for an integrated circuit/printed circuit board
KR960035835A (ko) 반도체장치와 그 제조방법
KR980007906A (ko) 다층 프린츠 배선판
KR930011201A (ko) 반도체 장치
KR890015652A (ko) 표면 부착식 다층 메모리 인쇄회로 기판
KR930015992A (ko) 플레이트 쓰루 상호연결 소더 씨프
JPH047599B2 (ko)
US6011695A (en) External bus interface printed circuit board routing for a ball grid array integrated circuit package
KR880013241A (ko) 다중칩 모듈 구조체
US7095107B2 (en) Ball assignment schemes for integrated circuit packages
KR100575041B1 (ko) 신호라우팅 디바이스에서 층수를 줄이는 기술
KR20020016867A (ko) 라우팅층에 대한 신호 라인수를 최대화하기 위한 가변피치 콘택 어레이를 가진 집적 회로 다이 및/또는 패키지
US20080251286A1 (en) Method For Increasing a Routing Density For a Circuit Board and Such a Circuit Board
KR101046388B1 (ko) 반도체 패키지
JPS61292341A (ja) 半導体集積回路
JPH0239101B2 (ko)
JPH07202359A (ja) 回路基板
US6555760B2 (en) Electronic circuit interconnection system using a virtual mirror cross over package
US6295220B1 (en) Memory bar and related circuits and methods
KR860002214A (ko) 모듀울 기판 및 이를 사용한 모듀울
KR100276858B1 (ko) 향상된패드설계를갖는전자패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20041220

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee