JPH01108748A - 多層配線構造を有する半導体装置 - Google Patents

多層配線構造を有する半導体装置

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JPH01108748A
JPH01108748A JP26578987A JP26578987A JPH01108748A JP H01108748 A JPH01108748 A JP H01108748A JP 26578987 A JP26578987 A JP 26578987A JP 26578987 A JP26578987 A JP 26578987A JP H01108748 A JPH01108748 A JP H01108748A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は眉間絶縁膜に塗布膜を使用した多層配線構造を
有する半導体装置に関する。
[、従来の技術] 近時、配線の微細化及び多層化の要求により、眉間絶縁
膜を平坦化することが必要となり、このため、眉間絶縁
膜としてポリイミド等の塗布膜が使用されている。
つまり、第3図に示すように、半導体基板21上に絶縁
膜22が形成されており、絶縁膜22上に第1群のアル
ミニウム(Aβ)配線7123がパターン形成されてい
る。そして、この第1AJ配線層23及び絶縁膜22上
に第1層間絶縁膜24が形成されており、この第1層間
絶縁膜24上に第2群のAJI配線層25.25aがパ
ターン形成されている。なお、第2AJ配線層25aの
直下には第1AfI配線層23が存在しない、そして、
この第2AJ配線層25.25a及び第1層間絶縁膜2
4上に、ポリイミドからなる第2層間絶縁膜26が塗布
されている。この第2層間絶縁膜26上に第3群のA1
配線層(図示せず)が形成される。
[発明が解決しようとする問題点] しかしながら、このポリイミド塗布膜を眉間絶縁膜26
として使用した場合においては、第3図に示すように、
この塗布膜(層間絶縁膜26)の厚さが、配線層25上
の位tXと、配線層25a上の位置、Yとで異なる場合
がある。このため、層間絶縁膜261こスルーホールを
開、孔する場合に、第4図に示すように、Xの位置に合
わせてエツチングしてスルーホール27Xを設けると、
Yの位置にて開孔されずにオープン不良が発生する。
一方、第5図に示すように、Yの位置に合わせてエツチ
ングしてスルーホール27′Yを形成すると、Xの位置
に開孔したスルーホールはオーバーエツチングとなり、
ポリイミド第2層間絶縁膜26上に形成される第3群の
A、J配線層28に所謂段切れ29が発生する。これに
より、上層配線層28の断線が発生したり、エツチング
ガスに02が含まれている場合には下層配線層25の表
面が酸化して酸化膜30が形成され、スルーホールに抵
抗が増大したり、オープン不良が発生したりする。
また、第6図に示すように、第2層間絶縁膜26として
、無機絶縁膜31、有機シロキサンポリマ膜32及び無
機絶縁膜33の積層体を使用した場合は、無機膜と組合
わせて層間膜としているので、この層間絶縁膜26上に
第3AJ配線層28を形成すべくアルミニウムをスパッ
タリング蒸着する際に、眉間絶縁膜26からのアウトガ
スが開孔部34に集中するため、アルミニウムの付着不
良が発生する。この付着不良は開孔部34の側面に露出
する塗布膜(層間絶縁膜26)の面積が大きい程、発生
しやすい。このため、Xの位置で不良が発生しないよう
に処理条件を設定しても、Yの位置で不良が発生してし
まう。
本発明はかかる問題点に鑑みてなされたものであって、
眉間絶縁膜が平坦であり、その膜厚が均一であって、上
下の配線層を接続するためのコンタクトにおける不良の
発生を防止することができる多層配線構造を有する半導
体装置を提供することを目的とする。
[問題点を解決するための手段] 本発明に係る多層配線構造を有する半導体装置は、複数
の配線層からなる複数の配線パターン群がその相互間に
眉間絶縁膜を配置して積層された多層配線構造を有する
半導体装置において、第n群の配線パターン群に属する
特定の配線層と、その上層の第n+1群の配線パターン
群に属する特定の配線層とを接続するコンタクトの直下
域に、第n群より下層の第m群(man)の配線パター
[作用] 本発明においては、第n群の配線パターン群に属する特
定の配線層と、その上層の第n+1群の配線パターン群
に属する特定の配線層とを接続するコンタクトを眉間絶
縁膜に設けているが、このコンタクトの直下域において
、第m群(man)の配線パターン群の配線層が欠除し
ている場合等であって、前記コンタクトにおける前記層
間絶縁膜の膜厚が厚くなりそうなときに、この欠除位置
にダミーのパターンを設ける。従って、眉間絶縁膜と配
線パターン群とを交互に積層形成した場合、第n群と第
n+1群との配線パターン群間に配設される眉間絶縁膜
は比較的平坦である。つまり、従来、下層の配線層が欠
除している場合は、眉間絶縁膜が平坦ではなく膜厚がこ
の欠除位置にて厚くなる。従って、従来は膜厚に不均一
が生じていたのに対し、本発明においては眉間絶縁膜の
膜厚は均一であり、コンタクト不良等が防止される。
なお、第1群(fI<n、J=#m)の配線パターン群
において配線層が欠除している場合に、第1群にダミー
パターンを設ける替りに、第m群にダミーパターンを設
けることとしてもよい。
[実施例] 次に、本発明の実施例について添付の図面を参照して説
明する。
第1図は本発明の第1の実施例に係る半導体装置を示す
縦断面図である。半導体基板1上に設けられた絶縁膜2
上に、アルミニウム(A1)をスパッタリング等の手段
により被着した後、第1群のAA配線層3とダミーパタ
ーン4とをパターニング形成する。このダミーパターン
4は半導体基板1に形成されている半導体素子(図示せ
ず)との間に接続されるものではなく、単に第1Aρ配
線層3と同様の凹凸又は段差を絶縁膜2上に与えるもの
である。
次いで、ポリイミドを全面に塗布して第1層間絶縁膜5
を形成し、この第1層間絶縁膜5にスルーホール(図示
せず)を開孔した後、第2群のA、12配線JI6,6
aを形成する。
その後、ポリイミドを全面に塗布して第2層間絶縁膜7
を形成し、この第2層間絶縁膜7における第2AJ配線
層6,6aの配設位置に夫々スルーホール7a、7bを
開孔する。
次いで、このスルーホール7:a、7bを埋めるように
して、第3群のAJ配線層8を形成する。
このスルーホール7a、7bにおいて、第3AJ2配線
層8は第2A、!?配線層6,6aに電気的に接続され
る。
このように構成された半導体装置においては、第1群の
AJ配線層3を形成する際に、同時にダミーのパターン
4も形成しておく、このダミーパターン4は半導体装置
の機能上、何ら関与するものではないが、このダミーパ
ターン4を第1AJ配線層3間に配設しておくことによ
り、絶縁膜2上に形成される第1層間絶縁膜5の表面の
凹凸又は段差のピッチが小さくなると共に、この凹凸又
は段差の高さも低くなる。従って、第1層間絶縁膜5上
に塗布された第2層間絶縁膜7の表面は実質的に平坦に
なる。つまり、従来のように(第3図参照)、ダミーパ
ターン4・が設けられていなかった場合には、第2Aj
l配線層25aが配設された位置の第1層間絶縁膜24
の表面と、第2AJ!配線層25が配設された位置の第
1層間絶縁膜24の表面との間には大きな段差があり、
従って、第1層間絶縁膜24上に塗布された第2層間絶
縁膜26の厚さは再位置の間で大きな差を有している。
しかしながら、本実施例においては、第1図に示すよう
に、第1AJ2配線層3間?間隔が広くて、上層の第2
層間絶縁膜7のスルーホール7bにおける膜厚が局所的
に厚くなることが予想される位置にダミーパターン4を
形成しであるから、第2層間絶縁膜7の膜厚は実質的に
均一になる。
従って、スルーホール7a、7bのエツチングの制御が
容易になり、安定したスルーホール歩留を得ることがで
きる。
第2図は本発明の第2の実施例に係る半導体装置を示す
縦断面図である。
半導体基板11上に絶縁膜12を形成し、この絶縁膜1
2上に第1AfI配線層(図示せず)を形成する際に同
時にダミーパターン13を配置する。
次いで、全面に第1層間絶縁膜14を形成する。
そして、第1層間絶縁膜14上の所定位置に第2AjI
配線層15をパターン形成した後、ポリイミドを塗布し
て第2層間絶縁膜16を形成する。この第2層間絶縁膜
16の表面は、ダミーパターン13によって平坦化され
ている。
次いで、この第2層間絶縁膜16上に第3Aj!配線層
17をパターン形成し、全面にポリイミドを塗布して第
3層1間絶縁膜18を形成する。
このようにして“得られ、た半導体装iにおいては、第
3Aj!配線層17とその上に形成される第4Aj?配
線層(図示せず)との間のスルーホール形成部における
ポリイミド層間絶縁膜18の膜厚を一定にするため、第
1AJ配線層の形成時にダミーパターン13を形成して
いる。
第1の実施例においては、スルーホール7bを形成する
眉間絶縁膜7の膜厚を均一にするために、その直下の′
層間絶縁膜5内にダミーパターン4を第1Aj!配線層
3の形成と同時に形成している。
しかしながら、この直下の配線層3が属する第1群の配
線パターン群内にダミーパターン4を設けることがレイ
アウト上層しい場合は、第2実施例のように、それより
下層の配線パターン群を利用しても同様の効果を奏する
なお、上記各実施例は、ポリイミド層間絶縁膜とAI配
線層とを積層させたものであるが、本発明はこれに限ら
ず、眉間絶縁膜として、有機シロキサンポリマ等の塗布
膜、又はこれと無機材料膜とを積層させたものを使用し
てもよく、更に、配線層として、A1以外の金属、多結
晶シリコン又はシリサイド等で形成されるものを使用し
てもよい。
[発明の効果] 以上説明したように本発明によれば、スルーホール開孔
位置にそれより下方の配線層形成時にダミーパターンに
よる凹凸又は段差を形成しておくから、スルーホール開
孔部の眉間絶縁膜の膜厚が局所的に大きく変動すること
が防止される。これにより、スルーホールエツチングの
制御性が向上し、スルーホール開孔部のオープン不良、
断線、スルーホール抵抗の増大及び配線金属の付着不良
等の種々の欠陥の発生が回避される。また、スルーホー
ル側壁に塗布膜が厚く露出することによる不良も抑制す
ることができる。
【図面の簡単な説明】
第1図は本発明の第1の実施例を示す縦断面図、第2図
は本発明の第2の実施例を示す11断面図、第3図乃至
第6図は従来の半導体装置の問題点を説明するための縦
断面図である。 1.11.21:半導体基板、2.12,22;絶縁膜
、3.23;第1/Ml配線層、4.13:ダミーパタ
ーン、5,14,24;第1NJ間絶縁膜、6.6a、
15,25.25a;第2AII配線層、7°、16,
26.第2層間絶縁膜、7a。

Claims (3)

    【特許請求の範囲】
  1. (1)複数の配線層からなる複数の配線パターン群がそ
    の相互間に層間絶縁膜を配置して積層された多層配線構
    造を有する半導体装置において、第n群の配線パターン
    群に属する特定の配線層と、その上層の第n+1群の配
    線パターン群に属する特定の配線層とを接続するコンタ
    クトの直下域に、第n群より下層の第m群(m<n)の
    配線パターン群に属するダミーのパターンが設けられて
    いることを特徴とする多層配線構造を有する半導体装置
  2. (2)前記層間絶縁膜の少なくとも一層はポリイミド系
    化合物の塗布膜であることを特徴とする特許請求の範囲
    第1項に記載の多層配線構造を有する半導体装置。
  3. (3)前記層間絶縁膜の少なくとも一層は有機シロキサ
    ン系ポリマーの塗布膜であることを特徴とする特許請求
    の範囲第1項に記載の多層配線構造を有する半導体装置
JP26578987A 1987-10-21 1987-10-21 多層配線構造を有する半導体装置 Expired - Lifetime JPH0713962B2 (ja)

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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0269977A (ja) * 1988-09-05 1990-03-08 Hitachi Ltd 半導体集積回路装置及びその形成方法
JPH02222162A (ja) * 1989-02-22 1990-09-04 Sharp Corp 半導体装置の製造方法
JPH04155926A (ja) * 1990-10-19 1992-05-28 Nec Yamagata Ltd 半導体装置
JPH04369853A (ja) * 1991-06-19 1992-12-22 Nec Corp 半導体装置
JPH05243221A (ja) * 1992-02-28 1993-09-21 Nec Kyushu Ltd 半導体集積回路装置
US5556805A (en) * 1990-04-27 1996-09-17 Fujitsu Limited Method for producing semiconductor device having via hole
KR100448922B1 (ko) * 2001-06-06 2004-09-16 삼성전자주식회사 수동 소자를 갖는 집적회로

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0269977A (ja) * 1988-09-05 1990-03-08 Hitachi Ltd 半導体集積回路装置及びその形成方法
JPH02222162A (ja) * 1989-02-22 1990-09-04 Sharp Corp 半導体装置の製造方法
US5556805A (en) * 1990-04-27 1996-09-17 Fujitsu Limited Method for producing semiconductor device having via hole
JPH04155926A (ja) * 1990-10-19 1992-05-28 Nec Yamagata Ltd 半導体装置
JPH04369853A (ja) * 1991-06-19 1992-12-22 Nec Corp 半導体装置
JPH05243221A (ja) * 1992-02-28 1993-09-21 Nec Kyushu Ltd 半導体集積回路装置
KR100448922B1 (ko) * 2001-06-06 2004-09-16 삼성전자주식회사 수동 소자를 갖는 집적회로

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