KR100448922B1 - 수동 소자를 갖는 집적회로 - Google Patents

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Abstract

반도체 소자에서 저항, 인덕터 또는 퓨즈와 같은 수동소자에 신뢰성 있는 콘택을 갖는 반도체 소자를 제공한다. 서로 이격되어 이웃하고 소정의 높이를 갖는 더미 패턴영역이 수동 소자의 콘택홀이 형성된 부분 아래에 존재한다. 더미 패턴은 주변회로 트랜지스터 게이트의 제1 도전막과 동일한 물질막으로 형성된다. 콘택홀을 통하여 수동소자에 전극이 확실하게 접속될 수 있다.

Description

수동 소자를 갖는 집적회로{An integrated circuit having a passive device integrally formed therein}
본 발명은 수동 소자를 갖는 집적회로 소자에 관한 것이다.
일반적으로 비휘발성 기억소자는 기억셀 트랜지스터 및 주변회로 영역에 상기 기억셀 트랜지스터를 구동시키기 위한 주변회로 트랜지스터를 포함한다. 상기 기억셀 트랜지스터는 적층 게이트, 소오스 및 드레인을 갖고, 상기 주변회로 트랜지스터는 단일 게이트, 소오스 및 드레인을 갖는다. 상기 적층 게이트는 정보를 저장하는 부유게이트, 부유게이트를 제어하는 제어게이트 및 이들 사이에 개재된 게이트층간절연막을 포함한다. 단일 게이트는 단일 도전층으로 형성된다. 그러나, 최근에는 상기 기억셀 트랜지스터와 마찬가지로 주변회로 영역의 상기 주변회로 트랜지스터도 적층게이트 구조를 갖는 것도 있다. 이러한 구조는 다케우치 등의 논문 "저비용 고신뢰성을 지닌 1기가 비트 플래시 메모리를 위한 자기정렬 STI공정(A Self-Aligned STI Process Integration for Low Cost and Highly Reliable 1Gbit Flash Memories;Symposium on VLSI technology Digest of Technical Papers,1998, pp.102,103)"에서 제안된바 있다.
이 종래기술에 따르면, 주변회로 트랜지스터의 제1 게이트와 기억셀 트랜지스터의 부유게이트는 제1 도전막으로 형성되고, 주변회로 트랜지스터의 제2 게이트와 기억셀 트랜지스터의 제어게이트는 제2 도전막으로 형성된다. 상기 주변회로 트랜지스터의 제1 게이트 및 제2 게이트는 버팅 콘택(butting contact)에 의해 서로 연결된다. 비휘발성 기억소자는 수동소자를 갖는다. 상기 수동소자는, 예컨대 손상받은 기억셀을 복구하기 위한 퓨즈와 같은 것들이 있다. 상기 퓨즈는 상기 제2 도전막 하부의 상기 제1 도전막에 영향을 받지 않도록 상기 제2 도전막 만으로 형성된다. 이는 상기 퓨즈가 레이저 파열(laser blown) 등에 의해 끊어진 후, 상기 제2 도전막이 상기 제1 도전막과 단락되는 것을 방지하기 위함이다.
아부클(arbuckle)등의 "집적된 수동 소자를 위한 공정기술(Processing technology for integrated passive device; Solid State Technology, November 2000)으로 잘 알려진 바와같이 수동소자는 저항, 인덕터(inductor) 및 커패시터등이 있다.
도 1의 평면도 및 도 2 내지 도 5의 단면도는 제2 도전막으로 형성되어진 퓨즈를 포함하는 비휘발성 기억장치를 설명하기 위한 도면이다.
도 1은 퓨즈(11)을 포함하는 수동 소자 영역(10), 주변회로 트랜지스터(18)을 포함하는 주변회로 트랜지스터 영역(12) 및 적어도 하나의 기억셀(16)을 포함하는 기억셀 어레이 영역(14)을 설명하기 위한 평면도이다. 또한, 도 1은 전기적 상호연결을 위해 사용되어진 복수개의 메탈 콘택(5a, 5b, 5c)을 설명하기 위한 평면도이다. 상기 주변회로 트랜지스터 영역(12)은 제2 도전막(22a) 및 제1 도전막(20a)으로 형성되어진 게이트를 갖는 주변회로 트랜지스터(18)을 포함할 수 있다. 또한, 상기 셀 어레이 영역(14)은 부유게이트(20b) 및 제어게이트(22b)를 갖는 적어도 하나의 기억셀(16)을 포함할 수 있다.
도 2 내지 도 5는 도 1의 X-X'를 따라 취해진 종래기술에 의한 반도체 소자의 단면도들이다.
도 2를 참조하면, 반도체 기판(1) 및 소자분리막(26)을 덮는 제1 도전막(24)를 형성한다. 상기 제1 도전막(24)은 제1 폴리실리콘막으로 형성된다.
도 3을 참조하면, 상기 소자분리막(26)을 덮는 층간절연막(28)을 형성한다. 상기 층간절연막(28)은 통상적으로 ONO막(first oxide flilm/silicon nitride film/second oxide film)으로 형성된다. 상기 층간절연막(28) 상에 제2 폴리실리콘막(30a) 및 텅스텐 실리사이드막(30b)이 적층된 제2 도전막을 형성한다. 마지막으로 상기 제2 도전막을 덮는 마스크 산화막(32)을 형성된다. 상기 마스크산화막(32), 상기 제2 및 제1 도전막을 패터닝하여 상기 기억셀 트랜지스터 게이트(20b, 22b) 및 상기 주변회로 트랜지스터 게이트(20a, 22a)를 형성한다. 상기 기억셀 트랜지스터 게이트(20b, 22b)의 옆에 상기 기억셀 트랜지스터(16)의 소오스/드레인 영역들(70, 80)을 형성한다. 도시하지는 않았지만, 상기 반도체 기판(1)에 주변회로 트랜지스터(18)의 소오스/드레인 영역들이 형성된다.
그 다음, 도 4의 계단형으로 패터닝된 부분에서 보여지는 것과 같이 통상적인 버팅 콘택이 형성된다. 상기 버팅 콘택은 상기 주변회로 게이트(20a, 22a)의 제1 도전막(제1 게이트)에 직접 전압을 인가하기 위한 것이다.
도 4를 참조하면, 소정영역의 상기 마스크 산화막(32), 상기 텅스텐 실리사이드막(30b) 및 상기 폴리실리콘막(30a)를 선택적으로 제거하여 상기 기억 소자의 상기 주변회로 영역(12) 상기 버팅 콘택 영역(34)를 형성한다.
이와 동시에, 즉, 상기 주변회로 영역(12)의 버팅 콘택을 형성하는 동안 상기 제2 도전막을 패터닝하여 상기 수동 영역(10)에 퓨즈(11)를 형성한다.
도 5를 참조하면, 상기 수동 영역(10), 상기 주변회로 트랜지스터 영역(12) 및 상기 셀 어레이 영역(14) 상부에 제1 실리콘질화막(36), 제1 층간절연막(38), 제2 실리콘질화막(40) 및 제2 층간절연막(42)을 차례로 형성한다. 상기 제2 실리콘질화막(40)은 식각저지막에 해당한다. 상기 제1 및 제2 층간절연막(38,42), 상기 제1 및 제2 실리콘질화막(36,40) 및 상기 마스크 산화막(32)의 일부분을 식각하여 상기 게이트 및 상기 퓨즈에 전기적 접속을 제공하기 위한 하나 또는 그 이상의 콘택홀을 형성한다.
상기 퓨즈(11)와 상기 게이트들(22a, 22b)이 상기 기판 상부에 서로 다른 높이로 형성되어 있어 이들 간의 단차때문에, 상기 제1 및 제2 층간절연막(38, 42) 및 상기 실리콘질화막들(36,40)을 식각하여 콘택홀을 형성하는 동안 상기 퓨즈(11)의 표면이 노출되지 않을 수 있다. 상기 단차는 도 3에 도시된 중간단계의 구조에서 더욱 명확하게 볼 수 있다. 상기 퓨즈(11)의 상기 텅스텐 실리사이드막이 노출되기 전에 상기 퓨즈(11)보다 더 높은 상기 게이트(22a)의 텅스텐 실리사이드막의 표면이 먼저 노출된다. 이에 의하여, 상기 퓨즈(11)을 위한 상기 콘택 홀(5a)이 완전히 노출되지 않을 수 있다.
따라서, 도 5의 수동 소자영역(10)에 도시된 것과 같이, 상기 메탈 콘택 홀(5a) 내에 형성된 전극 또는 도전 수단(55a)과 상기 퓨즈(11)와 접속되지 않을 수 있다. 따라서, 이하 상세하게 설명되어질 것처럼 기억 소자의 신뢰성이 열화된다.
도 5는 또다른 도전 수단(55b, 55c)를 형성하기 위한 마지막 단계를 나타낸다. 상기 수동 소자 영역(10), 상기 주변회로 트랜지스터 영역(12) 및 상기 셀 어레이 영역(14)를 포함하는 상기 기억 소자의 전면에 제1 실리콘질화막(36), 제1 층간절연막(38), 제2 실리콘질화막(40) 및 제2 층간절연막(42)를 증착하고, 이들을 식각하여 형성된 콘택홀(55b,55c)에 도전물질을 채워 복수개의 도전 수단들(55b, 55c)을 형성한다.
도 5에 따르면, 상기 퓨즈(11)가 형성된 상기 수동 소자영역에서 상기 배선(55a)이 상기 텅스텐 실리사이드막(30b)에 닿지 않을 수 있다. 이는 도 5의 C로 표시된 영역에서 상기 텅스텐 실리사이드막(30b)과 상기 도전 수단(55a) 사이에 상술한 것과 같은 상기 퓨즈(11)와 상기 게이트(22a)사이의 단차때문에 상기 텅스텐 실리사이드막(30b)을 덮어 상기 텅스텐 실리사이드막(30b)이 완전히 노출되는 것을 방해하는 얇은 산화막이 남기 때문이다.
따라서, 종래기술의 공정 및 구조에 따르면 전기적 접속이 불량하거나 접속되지 않을 수 있다. 이는, 상술한 기억 소자 또는 반도체 소자의 신뢰성 문제를 일으키는 원인이 된다.
본 발명이 이루고자하는 기술적 과제는 집적회로 소자에 있어서, 저항, 인덕터 또는 퓨즈가 배치된 수동영역에 신뢰성있는 콘택을 제공하는데 있다.
도 1은 종래의 비활성 기억소자를 나타낸 평면도이다.
도 2 내지 도 5는 도 1의 X-X'를 따라 취해진 종래의 비휘발성 기억소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 6은 본 발명의 바람직한 실시예에 따른 수동소자 영역을 갖는 비휘발성 기억소자를 나타낸 평면도이다.
도 7 내지 도 11은 도 6의 Y-Y'를 따라 취해진 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자의 제조방법을 설명하기 위한 공정단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 수동소자의 상부에 콘택홀이 형성되어 있는 부분 아래에 더미 패턴(숄더부분;shoulder region)들이 형성된다. 상기 숄더부분은 일정간격 이격되어 이웃하고 높여져있다. 상기 숄더부분은 주변회로 트랜지스터 게이트의 제1 도전막과 동일한 물질로 형성한다. 상기 콘택홀은 상기 수동 소자 상부의 층간절연막을 완전히 관통하여 상기 수동소자까지 뚫려있다. 따라서, 상기 콘택홀을 통하여 전극이 상기 집적된 수동 소자에 확실하게 접속된다.
비휘발성 기억소자는 복수개의 기억셀들을 갖는 기억셀 영역과 주변회로 트랜지스터 및 수동 소자영역을 갖는 주변회로 영역으로 나누어진다. 상기 주변회로트랜지스터 영역은 메모리 셀을 제어하기 위한 주변회로 트랜지스터를 포함한다. 상기 트랜지스터는 적층게이트 구조를 포함한다. 상기 수동 소자 영역은 다양한 구조 및 형태의 저항, 인덕터 또는 퓨즈를 포함한다.
도 6은 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자를 나타낸 평면도이다. 선 Y-Y'는 주변회로 트랜지스터, 기억셀 및 수동 소자(예컨대, 퓨즈)를 나타내기 위한 절단선이다.
도 6은 도 1과 거의 유사하다. 그러나, 상기 퓨즈(111)는 본 발명의 바람직한 실시예에 따른 독특한 특징을 갖기 위하여 폭이 약간 넓다. 상기 퓨즈(111)를 위한 메탈 콘택(105a) 아래에 두개의 사각형 더미패턴 또는 높여진 숄더부분(44)이 존재한다. 상기 메탈 콘택(105a) 하부에 상기 높여진 숄더부분(44)을 형성함으로써 높아진 부분들은 상술한 종래기술에 비하여 중요한 잇점을 제공한다.
도 10은 도 6의 Y-Y'를 따라 취해진 본 발명의 바람직한 실시에에 따른 비휘발성 기억소자의 구조를 나타낸 단면도이다.
기판(101)에 소자분리막(126)이 형성되어 활성영역 및 소자분리영역을 지정한다. 상기 소자분리막(126)은 상기 기판(101) 상부에 절연물질이 채워진 얕은 트랜치 또는 로코스(LOCOS)형 소자분리막으로 형성된다.
도 6 및 도 10을 참조하면, 하나 또는 그 이상의 기억셀(116)은 각각 상기 기판(101) 내에 형성된 소오스(170), 드레인(180) 및 제1 폴리실리콘으로 이루어진 부유게이트(120b)를 포함한다. 상기 부유게이트(120b) 상에 층간절연막(ONO;128), 제어게이트(122b), 마스크 산화막(132)이 형성되고, 제1 실리콘질화막(136), 제1층간절연막(138), 제2 실리콘질화막(140) 및 제2 층간절연막(142)가 형성되어 있다. 마지막으로, 도시된 것과 같이 비트라인 전극(155c)이 상기 드레인(180)에 접속되어 있다. 상기 제어게이트(122b)는 제2 폴리실리콘막(130a) 및 텅스텐 실리사이드막(130b)로 이루어진다.
상기 주변회로 영역(112)에 주변회로 트랜지스터(118)가 배치된다. 상기 주변회로 트랜지스터(118)은 기판(101)에 존재하는 소오스/드레인 영역(170,180) 및 게이트 전극을 포함한다. 상기 게이트 전극은 제1 도전막(제1 게이트;120a), 상기 제1 도전막(120) 상에 형성된 게이트 층간절연막(ONO;128) 및 상기 게이트 층간절연막(128) 상에 형성된 제2 도전막(122a)에 의해 제공된다. 도시된 것과 같이, 상기 게이트 전극은 상기 소자분리막(126) 상부까지 연장되어 상기 제1 도전막(120a) 및 상기 제2 도전막(122a)를 연결하는 버팅 도전수단(155b)이 형성된다. 상기 콘택홀(105b)을 관통한 상기 도전수단(155b)을 사용하여 상기 제1 도전막(120a) 및 상기 제2 도전막(122a)을 쉽게 접촉시키기 위해, 상기 제2 도전막(122a)의 일부분이 버팅콘택 패턴에 의해 노출된다.
상기 수동소자 영역(110)에서, 상기 제1 도전막으로 이루어지고 측방향으로 소정 간격 떨어진 더미패턴들 또는 숄더부분들(44;44a,44b)은 상기 소자분리막(126) 상에 형성되어 있다. 상기 더미 패턴들(44)의 각각은 복수개의 작은 더미패턴들로 형성될 수도 있다. 상기 더미 패턴들(44)은 상기 소자분리막(126) 상에서 상기 더미 패턴들(44)의 수직크기를 결정하는 두께를 갖는다. 상기 더미 패턴들(44a, 44b)은 이들 사이의 상기 소자분리막(126)이 노출된 낮은 수평영역을 한정한다. 상기 퓨즈(111)는 상기 소자분리막(126)이 노출된 수평영역 및 상기 더미 패턴들(44)를 덮는 제2 도전막으로 형성된다. 상기 제2 도전막은 제2 폴리실리콘막(130a) 및 텅스텐 실리사이드막(130b)으로 이루어진다. 상기 퓨즈(111)는 상기 소자분리막(126)이 노출된 수평영역을 덮는 제1 영역, 상기 제1 더미 패턴(44a)를 덮는 제2 영역 및 상기 제2 더미 패턴(44b)를 덮는 제3 영역으로 구성된다. 상기 퓨즈(111)는 상기 게이트 층간절연막(ONO;128)에 의해 상기 더미패턴들(44)과 절연된다. 보호막으로서 상기 마스크 산화막(132)은 상기 제2 도전막 상에 형성된다. 상기 도전수단(155a)을 위한 콘택홀(105a)이 상기 제2 층간절연막(142), 상기 제2 실리콘질화막(140), 상기 제1 층간절연막(138), 상기 제1 실리콘질화막(136) 및 상기 마스크 산화막(132)를 관통하여 상기 더미 패턴들(44) 상부에 형성된다.
따라서, 상기 콘택 홀(155a)에 의하여 상기 도전수단(155a)은 상기 더미 패턴들(44)에 거의 정렬되어 형성된다. 상기 퓨즈(111)의 전극(155a) 아래에 상기 더미패턴들(44)이 형성되기 때문에, 상기 퓨즈(111) 및 상기 주변회로 트랜지스터(118) 게이트의 상기 제2 도전막(122a)은 동일평면상에 존재한다. 따라서, 본 발명의 바람직한 실시예에 따르면 상기 퓨즈(111)의 상기 콘택홀(105a)를 형성하는 동안 상기 퓨즈(111)의 표면이 완전히 노출되지 않는 문제를 피할 수 있다.
도 7 내지 도 11은 본 발명의 바람직한 실시예에 따른 비휘발성 기억소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 7은 상기 더미 패턴들(44)을 형성하는 공정을 나타낸다. 상기 기판 상에 활성영역을 한정하는 소자분리막(126)을 형성한다. 상기 기억셀 어레이 영역(114)의 상기 활성영역 상에 터널산화막(106)을 형성하고, 상기 주변회로 영역(112)의 상기 활성영역 상에 게이트산화막(108)을 형성한다. 도시된 것과 같이, 제1 폴리 실리콘막(124)을 패터닝하여 상기 수동소자 영역(110)에 상기 더미 패턴들(44)를 형성한다.
도 8은 상기 기억셀(116)의 적층게이트 및 상기 주변회로 트랜지스터(118)의 적층게이트를 형성하는 공정을 나타낸다.
상기 결과물 상에 게이트 층간절연막(128), 제2 폴리실리콘막(130a), 텅스텐실리사이드막(130b) 및 보호막으로서 마스크 산화막(132)을 순차적으로 형성한다. 상기 텅스텐 실리사이드막(130b)은 상기 제2 폴리실리콘막(130a)보다 낮은 저항값을 갖는다. 상기 게이트 층간절연막(128)은 ONO막으로 형성하는 것이 바람직하다.
상기 주변회로 트랜지스터 영역(122)의 상기 마스크 산화막(132), 상기 텅스텐 실리사이드막(130b), 상기 제2 폴리실리콘막(130a), 상기 게이트 층간절연막(128) 및 상기 제1 폴리실리콘막(124)을 식각하여 상기 주변회로 트랜지스터(118)의 게이트(120a, 122a)를 형성한다. 상기 게이트(120a, 122a)는 상기 소자분리막(126) 상부까지 연장되도록 패터닝한다. 통상적인 이온주입공정을 사용하여 상기 기판(101) 내에 불순물을 주입하여 상기 기억셀(116)의 소오스/드레인 영역들(170,180) 및 상기 주변회로 트랜지스터(118)의 소오스/드레인 영역들(도시 안함)을 형성한다.
본 발명의 바람직한 실시예에 따르면, 상기 패터닝된 게이트 영역들의 상기 다양한 층들의 두께는 다음과 같다. 상기 제1 폴리실리콘막은 약 2000Å, 상기 ONO막은 약 155Å, 상기 제2 폴리실리콘막, 상기 텅스텐실리사이드막 및 상기 마스크 산화막은 각각 약1000Å, 상기 제1 및 제2 실리콘질화막은 각각 약 500Å, 상기 제1 층간절연막은 약 8000Å 그리고, 상기 제2 층간절연막은 약 2500Å인 것이 바람직하다. 물론 본 발명의 기술적 내용에서 특정한 막들의 두께는 크게 중요하지 않고, 본 발명의 기술적 범위 내에서 선택적으로 그 두께를 변화시킬 수 있다.
도 9는 상기 퓨즈(111) 및 상기 버팅 콘택 영역(134)를 형성하는 공정을 설명하기 위한 도면이다.
버팅 콘택 마스크를 사용하여 상기 마스크 산화막(132) 및 상기 게이트의 제2 부분(이하, 제2 게이트; 122a)을 패터닝하여 상기 주변회로 게이트의 제1 부분(이하, 제1 게이트; 120a)을 노출시켜 도 4에서 상술한 것과 같은 버팅콘택 영역(134)이 형성되도록 한다. 상기 버팅 콘택 영역(134)이 형성되는 동안, 상기 수동소자 영역(110)의 상기 마스크 산화막(132), 상기 제2 폴리실리콘막(130a) 및 상기 텅스텐 실리사이드막(130b)을 식각하여 상기 퓨즈(111)를 형성한다. 도시된 것과 같이, 상기 퓨즈(111)의 가장자리는 더미 패턴(44)을 덮거나 둘러싸도록 상기 퓨즈(111)를 형성하는 것이 바람직하다.
도 10은 상기 콘택 홀(105a, 105b, 105c)을 형성하는 공정을 설명하기 위한 도면이다.
상기 결과물의 전면에 제1 식각저지 실리콘질화막(이하, 식각저지막이라함.)을 형성한다. 상기 제1 식각저지막(136) 상에 제1 층간절연막(138), 제2 식각저지막(140) 및 제2 층간절연막(142)을 순차적으로 형성한다. 이어서, 상기 제2 층간절연막(142) 상에 형성된 메탈 콘택 마스크(도시안함)를 식각마스크로 사용하여 상기 제2 층간절연막(142), 상기 제2 식각저지막(140), 상기 제1 층간절연막(138), 상기 제1 식각저지막(136) 및 상기 마스크 산화막(132)을 순차적으로 식각하여 콘택 홀(105a, 105b, 105c)을 형성한다. 상기 콘택홀(105a, 105b, 105c) 내에 도전물질을 채워 도전수단(155a, 155b, 155c)을 형성한다. 상기 수동소자영역의 퓨즈영역에서 상기 텅스텐 실리사이드막(130b) 및 주변회로 영역(112)에서 상기 버팅 콘택 영역(134)의 상기 제1 게이트(120a)에 확실한 전기적 접속을 제공하기 위하여 본 발명에 따른 콘택홀(105a, 105b, 105c)은 상기 여러종류의 막들을 모두 관통하는 것이 중요하다. 또한, 상기 기억셀 어레이 영역(114)에서 상기 콘택 홀(105c)은 상기 여러층의 막들을 모두 관통하여 상기 활성영역에 바람직하지 못한 리세스를 발생시키지 않는 한도 내에서 상기 기판(101)에 닿도록 형성하는 것이 중요하다.
상기 콘택 홀들(105a, 105b, 105c)은 각각 상기 기억셀 트랜지스터(116)의 상기 드레인(180), 상기 주변회로 트랜지스터(118)의 상기 제1 도전막(제1 게이트;120a) 및 상기 제2 도전막(제2 게이트;122a)의 표면 및 상기 퓨즈(111)의 표면을 노출시킨다. 도 10에 도시된 것과 같이, 상기 더미 패턴들(44)이 형성되어 있는 영역에 상기 퓨즈(111)의 상기 콘택 홀들(105a)을 형성하여 상기 주변회로 트랜지스터의 게이트 및 상기 퓨즈(111)는 동일 평면상에 위치하도록 하는 것이 바람직하다. 따라서, 상기 콘택홀(105a)을 형성하는 동안 종래기술에서와 같은 상기 퓨즈(111)의 표면이 완전히 노출되지 않는 문제를 피할 수 있다. 상기 제2 층간절연막(142) 상에 도전막을 형성하고 통상적인 방법을 사용하여 평탄화하여 전극 또는 도전수단(155a,155b,155c)를 형성한다. 이에 따라, 상기 기억셀 트랜지스터(116)의 상기 드레인(180)에 접속된 비트라인 전극(155c), 상기 퓨즈(111)에 접속된 퓨즈 전극(155a), 및 상기 주변회로 트랜지스터(118)의 제1 게이트(120a) 및 제2 게이트(122a)에 접속된 전극(155b)이 형성된다.
도 11은 도 10과 유사하게, 상기 수동소자가 퓨즈일 때의 본 발명의 바람직한 실시예를 설명하기 위한 도면이다. 도 11은 레이저 절단 빔을 반도체 소자의 상기 수동소자 영역(110)에 배치된 상기 퓨즈(111)에 적절히 적용하여, 상기 더미 패턴들(44) 사이의 거의 중간 영역에 존재하는 상대적으로 얇은 막의 퓨즈(111)에 레이저 파열 오프닝(48)을 일으킨 것이라고 볼 수 있다.
상술한 바람직한 실시예는 본 발명에 의해 제시되고 표현된 것은 예시적인 방법 또는 구조에 불과하다. 본 발명의 기술적 사상의 범위내에서 본 발명의 기술분야에 있는 통상의 지식을 가진자에 의하여 다른 방법 또는 구조로 변형될 수도 있다. 그러므로, 본 발명에 따른 방법 및 구조의 범위는 여기서 제안되고 설명되어진 상기 실시예에 제한되지 않는다.
본 발명에 따르면, 도전 수단의 전기적 접속이 불량하거나 접속되지 않는 신뢰성 문제를 유발할 수 있는 통상적인 퓨즈들 보다 우수한 구조적 잇점을 제공한다. 또한, 우수한 신뢰성을 갖는 수동소자의 도전수단을 형성할 수 있다.

Claims (36)

  1. 기판 상에 형성된 절연막;
    상기 기판 상에 형성되되 제1 도전막, 게이트 층간절연막, 제2 도전막 및 마스크 산화막이 적층된 적층 게이트 패턴;
    상기 절연막 상에 제1 도전막 패턴으로 이루어지되, 측방향으로 서로 일정 간격을 두고 이웃하여 배치된 더미 패턴들;
    상기 기판 상에 적층되어 상기 더미 패턴들 및 이들 사이의 상기 절연막을 덮는 절연막 패턴, 제2 도전막 패턴 및 마스크 산화막을 포함하는 수동소자;
    상기 수동소자, 상기 적층 게이트 패턴 및 상기 기판의 전면을 덮는 식각저지막;
    상기 식각저지막 및 상기 마스크 산화막을 관통하며 상기 측방향으로 이격된 더미 패턴들 상부에 정렬되어 상기 제2 도전막 패턴에 접속된 한쌍의 제1 전극과, 상기 적층게이트 패턴의 제2 도전막에 접속된 제2 전극; 및
    상기 식각저지막을 관통하여 상기 기판에 접속된 제 3 전극을 포함하되,
    상기 적층 게이트 패턴의 두께는 상기 제2 도전막 패턴의 두께보다 두껍고, 상기 더미패턴들은 상기 전극들이 접속된 제2 도전막 패턴에 수직 크기를 제공하는 것을 특징으로 하는 수동소자 구조.
  2. 제1 항에 있어서,
    상기 절연막 패턴은 ONO막인 것을 특징으로 하는 수동소자 구조.
  3. 제1 항에 있어서,
    상기 제2 도전막 패턴을 덮는 식각저지막 및 상기 식각저지막을 덮는 층간절연막을 더 포함하는 것을 특징으로 하는 수동소자 구조.
  4. 제1 항에 있어서,
    상기 수동소자는 저항, 인덕터 및 퓨즈로 구성된 그룹 중에서 선택되어진 것을 특징으로 하는 수동소자 구조.
  5. 제1 항에 있어서,
    상기 제1 도전막 패턴은 제1 폴리실리콘막인 것을 특징으로 하는 수동소자 구조.
  6. 제1 항에 있어서,
    상기 제2 도전막 패턴은 제2 폴리실리콘막 및 상기 제2 폴리실리콘막을 덮는 실리사이드막을 포함하는 복합막인 것을 특징으로 하는 수동소자 구조.
  7. 반도체 기판 상에 형성되고, 제1 게이트, 제1 절연막, 제2 게이트 및 마스크 산화막이 적층된 적층 게이트 패턴과 소오스 및 드레인 영역을 포함하는 트랜지스터;
    상기 기판 상에 평면적으로 서로 간격을 두고 형성되고, 소정의 수직크기를 갖는 제1 및 제2 숄더부분들;
    상기 반도체 기판 상에 적층되어 형성되되, 상기 기판을 덮는 제1 영역, 상기 제1 숄더부분을 덮는 제2 영역, 상기 제2 숄더부분을 덮는 제3 영역을 포함하는 제2 절연막, 제1 도전막 패턴 및 마스크 산화막을 포함하는 수동 소자;
    상기 트랜지스터 및 상기 수동 소자를 덮는 식각저지막;
    상기 식각저지막 및 상기 마스크 산화막을 관통하여 상기 제2 게이트에 접속된 제1 도전수단 및 상기 제1 도전막 패턴의 상기 제2 및 제3 영역에 접속된 제2 도전 수단;및
    상기 식각저지막을 관통하여 상기 소오스 및 드레인 영역에 접속된 제3 도전수단을 포함하되,
    상기 제1 및 제2 숄더 부분들은 상기 제1 도전 수단이 접속된 제1 도전막 패턴에 수직크기를 제공하는 것을 특징으로 하는 집적회로 소자.
  8. 삭제
  9. 제7 항에 있어서,
    상기 수동소자는 저항, 인덕터 및 퓨즈 중에서 선택되어진 것을 특징으로 하는 집적회로 소자.
  10. 제7 항에 있어서,
    상기 숄더부분들은 폴리실리콘막으로 형성되어진 것을 특징으로 하는 집적회로 소자.
  11. 제7 항에 있어서,
    상기 제1 도전막 패턴은 폴리실리콘막 및 실리사이드막으로 구성된 복합 도전막으로 형성되어진 것을 특징으로 하는 집적회로 소자.
  12. 제7 항에 있어서
    상기 제1 도전막 패턴의 제1 영역과 상기 반도체 기판 사이 및 상기 숄더부분들과 상기 반도체 기판 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  13. 제7 항에 있어서,
    상기 제1 및 제2 절연막들은 ONO막으로 형성되어진 것을 특징으로 하는 집적회로 소자.
  14. 반도체 기판상에 형성되고, 제1 게이트, 제1 절연막, 제2 게이트 및 마스크 산화막이 적층된 적층 게이트 패턴과 소오스 및 드레인을 포함하는 트랜지스터;
    상기 반도체기판 상에 평면적으로 서로 간격을 두고 형성되고, 소정의 수직 크기를 갖는 제1 및 제2 숄더부분들;
    상기 반도체기판 상에 적층되어 형성되되, 상기 반도체기판을 덮는 제1 영역, 상기 제1 숄더부분을 덮는 제2 영역, 상기 제2 숄더부분을 덮는 제3 영역을 포함하는 제2 절연막, 제1 도전막 패턴 및 마스크 산화막이 적층된 수동 소자;
    상기 트랜지스터 및 상기 수동 소자를 덮는 식각저지막;
    상기 식각저지막 및 상기 마스크 산화막을 관통하여 상기 제2 게이트에 접속된 제1 도전수단 및 상기 제2 및 제3 영역 상의 제1 도전막 패턴에 접속된 제2 도전 수단;및
    상기 식각저지막을 관통하여 상기 소오스 및 드레인에 접속된 제3 도전 수단을 포함하되,
    상기 제1 게이트 및 상기 숄더부분들은 동일한 제1 물질막으로 형성되고, 상기 제2 게이트 및 상기 제1 도전막 패턴은 동일한 제2 물질막으로 형성되고, 상기 제1 및 제2 숄더부분들은 상기 제1 도전 수단이 접속된 제1 도전막 패턴에 수직크기를 제공하는 것을 특징으로 하는 집적회로 소자.
  15. 삭제
  16. 제14 항에 있어서,
    상기 수동소자는 저항, 인덕터 및 퓨즈로 구성된 그룹 중 선택되어진 것을 특징으로 하는 집적회로 소자.
  17. 제14 항에 있어서,
    상기 제1 물질막은 폴리실리콘막인 것을 특징으로 하는 집적회로 소자.
  18. 제14 항에 있어서,
    상기 제2 물질막은 폴리실리콘막 및 실리사이드막을 포함하는 복합도전막인 것을 특징으로 하는 집적회로 소자.
  19. 제14 항에 있어서,
    상기 기판과 상기 숄더부분들 사이 및 상기 기판과 상기 제1 도전막 패턴 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 집적회로 소자.
  20. 제14 항에 있어서,
    상기 제1 및 제2 절연막은 ONO막인 것을 특징으로 하는 집적회로 소자.
  21. 반도체 기판상에 형성되고, 주변회로 영역 및 기억셀 어레이 영역을 갖는 반도체 소자에 있어서,
    상기 기억셀 어레이 영역에 형성되고, 부유게이트, 제1 절연막, 제어게이트 및 마스크 산화막이 적층된 셀 게이트 패턴 및 소오스/드레인 영역들을 포함하는 기억셀 트랜지스터;
    상기 주변회로 영역에 형성되고, 제1 게이트, 제2 절연막 및 제2 게이트 및 마스크 산화막이 적층된 주변회로 게이트 패턴 및 소오스/드레인 영역들을 포함하는 주변회로 트랜지스터;
    상기 주변회로 영역의 기판 상부에 측방향으로 서로 이격되고, 수직크기가 지정되고, 제1 도전막 패턴으로 형성된 제1 및 제2 숄더부분들;
    상기 주변회로 영역 상부에 적층되어 형성되고, 상기 기판을 덮는 제1 영역, 상기 제1 숄더부분을 덮는 제2 영역, 상기 제2 숄더부분을 덮는 제3 영역으로 구성된 제3 절연막, 제2 도전막 패턴 및 마스크 산화막이 적층된 수동 소자;
    상기 기억셀 트랜지스터, 상기 주변회로 트랜지스터 및 상기 수동 소자를 덮는 식각저지막;
    상기 식각저지막 및 상기 마스크 산화막을 관통하여 상기 제2 게이트에 접속된 제1 도전 수단 및 상기 제2 도전막 패턴의 제2 및 제3 영역에 접속된 제2 도전 수단;및
    상기 식각저지막을 관통하여 상기 기억셀 트랜지스터의 소오스/드레인 영역 및 상기 주변회로 트랜지스터의 소오스/드레인 영역에 각각 접속된 제3 도전 수단을 포함하되, 상기 제1 및 제2 숄더부분들은 상기 도전 수단이 접속된 제2 도전막 패턴에 수직크기를 제공하는 것을 특징으로 하는 반도체 소자.
  22. 제21 항에 있어서,
    상기 도전수단들은 상기 숄더부분들 상부에 정렬된 것을 특징으로 하는 반도체 소자.
  23. 제21 항에 있어서,
    상기 제1 게이트 및 상기 숄더부분들은 제1 물질막으로 형성된 것을 특징으로 하는 반도체 소자.
  24. 제23 항에 있어서,
    상기 제1 물질막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
  25. 제21 항에 있어서,
    상기 제2 게이트 및 상기 제2 도전막 패턴은 제2 물질막으로 형성된 것을 특징으로 하는 반도체 소자.
  26. 제25 항에 있어서,
    상기 제2 물질막은 폴리실리콘막 및 실리사이드막으로 구성된 복합막인 것을 특징으로 하는 반도체 소자.
  27. 제21 항에 있어서,
    상기 숄더부분들과 상기 반도체 기판 사이 및 상기 수동소자의 제1 영역과 상기 반도체 기판 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  28. 제27 항에 있어서,
    상기 절연막은 소자분리막인 것을 특징으로 하는 반도체 소자.
  29. 제21 항에 있어서,
    상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막은 ONO막인 것을 특징으로 하는 반도체 소자.
  30. 제21 항에 있어서,
    상기 수동소자는 저항, 인덕터 및 퓨즈로 구성된 그룹 중 선택된 하나 인것을 특징으로하는 반도체 소자.
  31. 제21 항에 있어서,
    상기 수동소자는 퓨즈인 것을 특징으로 하는 반도체 소자.
  32. 반도체 기판에 기억셀 어레이 영역 및 주변회로 영역을 갖는 반도체 소자에 있어서,
    상기 기억셀 어레이 영역에 형성되고, 부유게이트, 제1 절연막 및 제어게이트가 적층된 셀 게이트 패턴 및 소오스/드레인 영역들을 포함하는 기억셀 트랜지스터;
    상기 주변회로 영역에 형성되고, 제1 게이트, 제2 절연막 및 제2 게이트가 적층된 주변회로 게이트 패턴 및 소오스/드레인 영역들을 포함하는 주변회로 트랜지스터;
    상기 주변회로 영역의 기판 상부에 측방향으로 서로 이격되고, 수직크기가 지정되고, 제1 도전막 패턴으로 형성된 제1 및 제2 숄더부분들;
    상기 주변회로 영역 상부에 적층되어 형성되고, 상기 제1 및 제2 숄더부분들 사이의 반도체 기판을 덮는 제1 영역, 상기 제1 숄더부분을 덮는 제2 영역, 상기 제2 숄더부분을 덮는 제3 영역으로 구성된 제3 절연막, 제2 물질막 및 마스크 산화막이 적층된 퓨즈;
    상기 기억셀 트랜지스터, 상기 주변회로 트랜지스터 및 상기 퓨즈를 덮는 식각저지막;
    상기 식각저지막 및 상기 마스크 산화막을 관통하여 상기 제2 게이트에 접속된 제1 도전 수단 및 상기 퓨즈의 제2 영역 및 제3 영역의 제2 물질막에 접속된 제2 도전수단;및
    상기 식각저지막을 관통하여 상기 기억셀 트랜지스터 및 상기 주변회로 트랜지스터의 소오스/드레인에 각각 접속된 제3 도전수단들을 포함하되,
    상기 제1 게이트, 상기 부유게이트 및 상기 숄더부분들은 동일한 제1 물질막으로 형성되고, 상기 제2 게이트, 상기 제어게이트는 제2 물질막으로 형성되고, 상기 숄더부분들은 상기 도전 수단이 접속된 퓨즈에 수직크기를 제공하는 것을 특징으로 하는 집적회로 소자.
  33. 제32 항에 있어서,
    상기 제1 물질막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
  34. 제32 항에 있어서,
    상기 제2 물질막은 폴리실리콘막 및 실리사이드막을 포함하는 복합 도전막인 것을 특징으로 하는 반도체 소자.
  35. 제32 항에 있어서,
    상기 숄더부분들 및 상기 반도체 기판 사이에 개재되고, 상기 퓨즈의 제1 영역과 상기 반도체 기판 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
  36. 제32 항에 있어서,
    상기 제1, 제2 및 제3 절연막은 ONO막인 것을 특징으로 하는 반도체 소자.
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