KR20020094889A - 수동 소자를 갖는 집적회로 - Google Patents
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Abstract
Description
Claims (36)
- 기판 상에 형성된 절연막;상기 절연막 상에 제1 도전막 패턴으로 이루어지되, 측방향으로 서로 일정 간격을 두고 이웃하여 배치된 더미 패턴들;상기 더미 패턴들의 상부를 덮고 상기 절연막 상부까지 연장되어 상기 절연막을 덮는 제2 도전막 패턴;및상기 측방향으로 이격된 더미 패턴들 상부에 정렬되어 상기 제2 도전막 패턴에 접속된 서로 이웃한 전극들을 포함하되, 상기 더미 패턴들은 상기 절연막 상에서 상기 더미 패턴의 수직크기를 정의하는 두께를 갖고, 상기 더미 패턴들은 이들 사이의 상기 절연막의 노출영역이 노출된 낮은 수평영역을 한정하고, 상기 제2 도전막 패턴은 수동소자를 구성하는 것을 특징으로 하는 수동소자 구조.
- 제1 항에 있어서,상기 이격된 더미 패턴들을 덮으며, 상기 이격된 더미 패턴들 및 상기 제2 도전막 패턴 사이에 개재된 ONO막을 더 포함하는 것을 특징으로 하는 수동소자 구조.
- 제1 항에 있어서,상기 제2 도전막 패턴을 덮는식각저지막 및 상기 식각저지막을 덮는 층간절연막을 포함하는 하나 또는 그 이상의 막들이 조합된 막들을 더 포함하는 것을 특징으로 하는 수동소자 구조.
- 제1 항에 있어서,상기 수동소자는 저항, 인덕터 및 퓨즈로 구성된 그룹 중에서 선택되어진 것을 특징으로 하는 수동소자 구조.
- 제1 항에 있어서,상기 제1 도전막 패턴은 제1 폴리실리콘막인 것을 특징으로 하는 수동소자 구조.
- 제1 항에 있어서,상기 제2 도전막 패턴은 제2 폴리실리콘막 및 상기 제2 폴리실리콘막을 덮는 실리사이드막을 포함하는 복합막인 것을 특징으로 하는 수동소자 구조.
- 반도체 기판상에 형성되고, 소오스 영역, 드레인 영역, 제1 게이트 및 제2 게이트를 포함하되, 상기 제1 및 제2 게이트 사이에 제1 절연막이 개재된 트랜지스터;상기 기판 상에 평면적으로 서로 간격을 두고 형성되고, 소정의 수직크기를 갖는 제1 및 제2 숄더부분들;상기 반도체 기판 상에 형성되되, 상기 기판을 덮는 제1 영역, 상기 제1 숄더부분을 덮는 제2 영역, 상기 제2 숄더부분을 덮는 제3 영역을 포함하는 제1 도전막 패턴;상기 제1 및 제2 숄더부분과 상기 제1 도전막 패턴 사이에 개재된 제2 절연막;및상기 반도체 기판 상의 상기 제1 도전막 패턴의 상기 제2 및 제3 영역에 접속된 도전 수단을 포함하는 집적회로 소자.
- 제7 항에 있어서,상기 제1 도전막 패턴은 수동소자인 것을 특징으로 하는 집적회로 소자.
- 제8 항에 있어서,상기 수동소자는 저항, 인덕터 및 퓨즈 중에서 선택되어진 것을 특징으로 하는 집적회로 소자.
- 제7 항에 있어서,상기 숄더부분들은 폴리실리콘막으로 형성되어진 것을 특징으로 하는 집적회로 소자.
- 제7 항에 있어서,상기 제1 도전막 패턴은 폴리실리콘막 및 실리사이드막으로 구성된 복합 도전막으로 형성되어진 것을 특징으로 하는 집적회로 소자.
- 제7 항에 있어서상기 제1 도전막 패턴의 제1 영역과 상기 반도체 기판 사이 및 상기 숄더부분들과 상기 반도체 기판 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 집적회로 소자.
- 제7 항에 있어서,상기 제1 및 제2 절연막들은 ONO막으로 형성되어진 것을 특징으로 하는 집적회로 소자.
- 반도체 기판상에 형성되고, 소오스 영역, 드레인 영역, 제1 게이트 및 제2 게이트를 포함하되, 상기 제1 및 제2 게이트 사이에 제1 절연막이 개재된 트랜지스터;상기 반도체기판 상에 평면적으로 서로 간격을 두고 형성되고, 소정의 수직 크기를 갖는 제1 및 제2 숄더부분들;상기 반도체기판 상에 형성되되, 상기 반도체기판을 덮는 제1 영역, 상기 제1 숄더부분을 덮는 제2 영역, 상기 제2 숄더부분을 덮는 제3 영역을 포함하는 제1 도전막 패턴;상기 제1 및 제2 숄더부분과 상기 제1 도전막 패턴 사이에 개재된 제2 절연막;및상기 반도체기판 상의 상기 제1 도전막 패턴의 상기 제1 및 제2 숄더부분에 접속된 도전수단을 포함하되, 상기 제1 게이트 및 상기 숄더부분들은 동일한 제1 물질막으로 형성되고, 상기 제2 게이트 및 상기 제1 도전막 패턴은 동일한 제2 물질막으로 형성된 것을 특징으로 하는 집적회로 소자.
- 제14 항에 있어서,상기 제1 도전막 패턴은 수동소자인 것을 특징으로 하는 집적회로 소자.
- 제15 항에 있어서,상기 수동소자는 저항, 인덕터 및 퓨즈로 구성된 그룹 중 선택되어진 것을 특징으로 하는 집적회로 소자.
- 제14 항에 있어서,상기 제1 물질막은 폴리실리콘막인 것을 특징으로 하는 집적회로 소자.
- 제14 항에 있어서,상기 제2 물질막은 폴리실리콘막 및 실리사이드막을 포함하는 복합도전막인 것을 특징으로 하는 집적회로 소자.
- 제14 항에 있어서,상기 기판과 상기 숄더부분들 사이 및 상기 기판과 상기 제1 도전막 패턴 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 집적회로 소자.
- 제14 항에 있어서,상기 제1 및 제2 절연막은 ONO막인 것을 특징으로 하는 집적회로 소자.
- 반도체 기판상에 형성되고, 주변회로 영역 및 기억셀 어레이 영역을 갖는 반도체 소자에 있어서,상기 기억셀 어레이 영역에 형성되고, 소오스/드레인 영역들, 부유게이트, 제어게이트 및 상기 부유게이트와 상기 제어게이트 사이에 개재된 제1 절연막을 포함하는 기억셀 트랜지스터;상기 주변회로 영역에 형성되고, 소오스/드레인 영역들, 제1 게이트, 상기 제1 게이트 상에 형성된 제2 절연막, 상기 제2 절연막 상에 형성된 제2 게이트를 포함하는 주변회로 트랜지스터;상기 주변회로 영역의 기판 상부에 측방향으로 서로 이격되고, 수직크기가 지정되고, 제1 도전막 패턴으로 형성된 제1 및 제2 숄더부분들;상기 주변회로 영역 상부에 형성되고, 상기 기판을 덮는 제1 영역, 상기 제1 숄더부분을 덮는 제2 영역, 상기 제2 숄더부분을 덮는 제3 영역으로 구성되고, 제2도전막 패턴으로 형성된 수동소자;상기 숄더부분들 및 상기 수동소자 사이에 개재된 제3 절연막;및상기 주변회로 영역 상의 상기 수동소자의 제2 및 제3 영역과 접속된 도전 수단들을 포함하는 반도체 소자.
- 제21 항에 있어서,상기 도전수단들은 상기 숄더부분들 상부에 정렬된 것을 특징으로 하는 반도체 소자.
- 제21 항에 있어서,상기 제1 게이트 및 상기 숄더부분들은 제1 물질막으로 형성된 것을 특징으로 하는 반도체 소자.
- 제23 항에 있어서,상기 제1 물질막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
- 제21 항에 있어서,상기 제2 게이트 및 상기 수동소자는 제2 물질막으로 형성된 것을 특징으로 하는 반도체 소자.
- 제25 항에 있어서,상기 제2 물질막은 폴리실리콘막 및 실리사이드막으로 구성된 복합막인 것을 특징으로 하는 반도체 소자.
- 제21 항에 있어서,상기 숄더부분들과 상기 반도체 기판 사이 및 상기 수동소자의 제1 영역과 상기 반도체 기판 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제27 항에 있어서,상기 절연막은 소자분리막인 것을 특징으로 하는 반도체 소자.
- 제21 항에 있어서,상기 제1 절연막, 상기 제2 절연막 및 상기 제3 절연막은 ONO막인 것을 특징으로 하는 반도체 소자.
- 제21 항에 있어서,상기 수동소자는 저항, 인덕터 및 퓨즈로 구성된 그룹 중 선택된 하나 인것을 특징으로하는 반도체 소자.
- 제21 항에 있어서,상기 수동소자는 퓨즈인 것을 특징으로 하는 반도체 소자.
- 반도체 기판에 기억셀 어레이 영역 및 주변회로 영역을 갖는 반도체 소자에 있어서,상기 기억셀 어레이 영역에 형성되고, 소오스/드레인 영역들, 부유게이트, 제어게이트 및 상기 부유게이트 및 상기 제어게이트 사이에 개재된 제1 절연막을 포함하는 기억셀 트랜지스터;상기 주변회로 영역에 형성되고, 소오스/드레인 영역들, 제1 게이트, 상기 제1 게이트 상에 형성된 제2 절연막, 상기 제2 절연막 상에 형성된 제2 게이트를 포함하는 주변회로 트랜지스터;상기 주변회로 영역의 기판 상부에 측방향으로 서로 이격되고, 수직크기가 지정되고, 제1 도전막 패턴으로 형성된 제1 및 제2 숄더부분들;상기 주변회로 영역 상부에 형성되고, 상기 반도체 기판을 덮는 제1 영역, 상기 제1 숄더부분을 덮는 제2 영역, 상기 제2 숄더부분을 덮는 제3 영역, 및 상기 숄더부분들로 구성된 퓨즈;상기 숄더들 및 상기 퓨즈 사이에 개재된 제3 절연막;및상기 주변회로 영역 상의 상기 퓨즈의 제2 및 제3 영역과 접속된 도전수단들을 포함하되, 상기 제1 게이트, 상기 부유게이트 및 상기 숄더부분들은 동일한 제1 물질막으로 형성되고, 상기 제2 게이트, 상기 제어게이트 및 상기 퓨즈는 동일한제2 물질막으로 형성된 것을 특징으로 하는 반도체 소자.
- 제32 항에 있어서,상기 제1 물질막은 폴리실리콘막인 것을 특징으로 하는 반도체 소자.
- 제32 항에 있어서,상기 제2 물질막은 폴리실리콘막 및 실리사이드막을 포함하는 복합 도전막인 것을 특징으로 하는 반도체 소자.
- 제32 항에 있어서,상기 숄더부분들 및 상기 반도체 기판 사이에 개재되고, 상기 퓨즈의 제1 영역과 상기 반도체 기판 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제32 항에 있어서,상기 제1, 제2 및 제3 절연막은 ONO막인 것을 특징으로 하는 반도체 소자.
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