DE102004063277A1

DE102004063277A1 - Halbleiterbauelement mit integrierter Stützkapazität

Info

Publication number: DE102004063277A1
Application number: DE102004063277A
Authority: DE
Inventors: Gerald Sellmair
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2004-12-29
Filing date: 2004-12-29
Publication date: 2006-07-13
Also published as: US20060180835A1

Abstract

Ein Halbleiterbauelement weist mindestens einen Dünnoxidtransistor auf, dessen Gate mittels eines Verbindungselements unmittelbar an ein erstes elektrisches Potenzial angeschlossen ist, wobei dieses Verbindungselement eine thermische Sollbruchstelle enthält. Zur Realisierung einer integrierten Stützkapazität wird weiterhin zumindest einer der weiteren Anschlüsse des Dünnoxidtransistors (Source oder Drain) unmittelbar an ein vom ersten Potenzial verschiedenes zweites Potenzial, z. B. Massepotenzial, angeschlossen.

Description

Die vorliegende Erfindung betrifft ein Halbleiterbauelement mit integrierter Stützkapazität nach dem Oberbegriff des Patentanspruchs 1.

Aufgrund abnehmender Versorgungsspannungen ist es in der Halbleiterschaltungstechnik von zunehmender Bedeutung, Schwankungen dieser Versorgungsspannung auszuschließen oder zumindest zu minimieren. Insbesondere bei so genannten "Logik-Produkten", wie z.B. Basisband-Controller für Mobilfunkanwendungen oder Transceiver zur drahtgebundene Datenkommunikation besteht konkreter Bedarf an einer stabilen, internen Spannungsversorgung, um Datenverluste zu vermeiden. Um den Einfluss von Effekten wie z.B. einen quasi-lokalen Abfall der Versorgungsspannung (IR Drop) oder periodische Fluktuationen der Versorgungsspannung (Ground Bounce), verursacht durch die Wirkung von parasitären Induktivitäten und ohmschen Widerständen bei Schaltvorgängen, zu reduzieren, verteilt man lokale Kapazitäten flächig über den Chip. Diese Kapazitäten werden Stützkapazitäten genannt. Hierbei können beispielsweise realisierte Gatekapazitäten der Feldeffekttransistoren von im Chip z.B. zur verbesserten Verdrahtbarkeit verteilten Füllzellen (Filler Cells) genutzt werden. Während in vielen Betriebszuständen diese Gatekapazitäten sich Performancelimitierend, d.h. negativ auf z.B. die maximale Taktfrequenz des Halbleiterbauelements auswirken, werden diese Kapazitäten hier positiv genutzt. Es besteht jedoch in der Praxis der Nachteil, dass bei dauerhaftem Durchbruch dieser Kapazitäten, was z.B. durch die Wirkung von elektrostatischen Entladungen (Electro-static Discharge, ESD) hervorgerufen werden kann, das gesamte Halbleiterbauelement zerstört wird. Um dieses Risiko auszuschalten, verlangen bestehende Regeln zum Chip-Design (Design Rules) beispielsweise, dass Transistor-Gates entweder grundsätzlich nicht unmittelbar an eine Versorgungs spannung angeschlossen werden dürfen oder dass durchschlagsfeste Dickoxidtransistoren zum Einsatz kommen. Dickoxidtransistoren weisen allerdings im Vergleich zu den üblicherweise im Chip eingesetzten Dünnoxidtransistoren – welche sowohl aufgrund ihrer Verwendung als auch zur Unterscheidung von mit im Input/Output Bereich eingesetzten Dickoxidtransistoren oftmals auch "Core"-Transistoren genannt werden – nur geringen Kapazitätswert pro Flächeneinheit auf. Außerdem benötigen Dickoxidtransistoren aufgrund ihrer Dimensionierung und unterschiedlicher Prozessierung bei der Fertigung größere Abstände zu benachbarten Schaltungsteilen.

Eine weitere Lösung ist es, Sperrschichtkapazitäten (pn – Junction Capacitances) von z.B. Füllzellen als Stützkapazitäten zu verwenden. Hier besteht jedoch der Nachteil, dass diese Sperrschichtkapazitäten einen relativ geringen chipflächenbezogenen Kapazitätswert aufweisen.

Bei Verwendung sowohl von Sperrschichtkapazitäten als auch von Gatekapazitäten von Dickoxidtransistoren besteht deshalb übereinstimmend der Nachteil eines vergleichsweise geringen Kapazitätswerts pro Flächeneinheit.

Es ist daher Aufgabe der vorliegenden Erfindung, ein Halbleiterbauelement mit integrierter Stützkapazität zu schaffen, das einen maximalen Kapazitätswert bei minimalem Chipflächenbedarf aufweist und bei dem ein Kurzschluss der Stützkapazität keinen Ausfall des gesamten Halbleiterbauelements verursacht. Diese Aufgabe wird durch ein Halbleiterbauelement, welches die Merkmale des Patentanspruchs 1 aufweist, gelöst.

Im erfindungsgemäßen Halbleiterbauelement wird die Gatekapazität eines Feldeffekt-Transistors in CMOS-Technologie (MOSFET) als Stützkapazität genutzt. Das Gate eines Dünnoxidtransistors wird dabei über ein Verbindungselement an eine erste Versorgungsspannung angeschlossen. Zumindest einer der weiteren Anschlüsse des Transistors, d.h. Source oder Drain, wird an eine zweite Versorgungsspannung angeschlossen. Es ist hierbei insbesondere möglich, dass entweder komplementäre, symmetrische Versorgungsspannungen eingesetzt werden oder dass eine der beiden Versorgungsspannungen als Nullpotential (Massepotential) realisiert ist.

Durch diese Verschaltung wird ein MOS-Kondensator realisiert. Um nun bei Spitzenbelastung, welche z.B. durch ESD-Impulse (Electro-static Discharge) verursacht werden kann, zu verhindern, dass aufgrund Durchbruch des Gateoxids ein dauerhafter Kurzschluss entsteht, welcher das Halbleiterbauelement zerstört, ist das Verbindungselement mit einer thermischen Sollbruchstelle versehen. Diese thermische Sollbruchstelle erfüllt die Funktion einer Schmelzsicherung. Fließt nun eine überkritische elektrische Ladungsmenge auf die Stützkapazität, wird durch Auslösen der Schmelzsicherung die Stützkapazität zwar dauerhaft von der weiteren, auf dem Chip befindlichen Schaltung abgetrennt, das Halbleiterbauelement wird jedoch nicht zerstört.

Vorteilhafte Ausgestaltungen des erfindungsgemäßen Halbleiterbauelements sind in den Unteransprüchen angegeben.

In einer bevorzugten Ausführungsform der Erfindung wird das Verbindungselement aus einem Metall oder einer Metalllegierung hergestellt (Anspruch 2). Es kommen hierbei insbesondere Aluminium, Kupfer, oder Legierungen auf Basis von Aluminium oder Kupfer, z.B. AlSiCu, in Frage (Anspruch 3). Durch Verwendung dieser Metalle bzw. Metalllegierungen besteht der Vorteil, dass auf bestehende Fertigungstechnologien zurückgegriffen werden kann. Weiterhin besteht der Vorteil, dass metallische Schmelzsicherungen wohl definierte Auslösungsbereiche aufweisen, d.h. dass der kritische Strom durch die Querschnitts-Geometrie der thermischen Sollbruchstelle innerhalb eines vergleichsweise kleinen Toleranzbereichs festgelegt werden kann.

In einer weiteren bevorzugten Ausführungsform der Erfindung wird das Verbindungselement aus Poly-Silizium hergestellt (Anspruch 4). Durch diese Ausführung bietet die Füllzelle verbesserte Verdrahtungsmöglichkeiten, da ein größerer Anteil der Chipfläche frei von Metall bleibt und somit zum Führen von Leiterbahnen (Routing) mehr Platz zur Verfügung steht.

Die Schmelzsicherung kann weiterhin in jeder beliebigen Umverdrahtungsebene innerhalb des Halbleiterbauelements realisiert werden. Es ist dabei insbesondere nicht erforderlich, dass die Schmelzsicherung in der obersten, ggf. zumindest teilweise sichtbaren Metallisierungsebene ausgeführt ist (Anspruch 5). Im Gegensatz zu elektro-optischen Sollbruchstellen (Laser-Fuses), welche zur Zu- oder Abschaltung von bestimmten Schaltungselementen verwendet werden, ist es hier nicht erforderlich, die Schmelzsicherung offen zugänglich zu halten.

Um den Kapazitätswert zu maximieren, wählt man eine möglichst geringe Dicke des Gateoxids des Dünnoxidtransistors. Aufgrund prinzipieller physikalischer und fertigungstechnischer Limitierungen erweist sich ein Schichtdickenbereich von ca. 0,5 bis 3 nm als vorteilhaft (Anspruch 6). Dadurch wird sichergestellt, dass sowohl die Anzahl der einzelnen, über den Chip verteilten Stützkapazitäten als auch die Summenkapazität optimiert wird. Die Auswahl der Dicke des Gateoxids orientiert sich hierbei insbes. auch an der bestehenden Fertigungstechnologie bzw. Technologie-Generation.

In einer weiteren bevorzugten Ausführungsform kann die Kapazität des Dünnoxidtransistors dadurch erhöht werden, dass Source und Drain miteinander elektrisch leitfähig verbunden werden. Durch diese Verschaltung werden Source-Gate- und Drain-Gate-Kapazitäten addiert und ergeben somit einen je nach Zellengeometrie deutlich erhöhten Kapazitätswert (Anspruch 7). In dieser Ausführungsform wird das Gate mittels einem Verbindungselement mit einer ersten Versorgungsspannung sowie Source und Drain mit einer zweiten Versorgungsspannung verbunden. Es ist hierbei insbesondere möglich, entweder die beiden Versorgungsspannungen als komplementäre, symmetrische Potentiale auszuführen oder eine der beiden Versorgungsspannungen als Nullpotential (Massepotential) zu realisieren.

Um den Aufwand zur Design-Implementierung der Stützkapazitäten zu minimieren, kann der Dünnoxidtransistor bezüglich seines Layouts Teil einer bestehenden Standard-Zellbibliothek sein (Anspruch 8). Durch die Verwendung von standardisierten Füllzellen (Filler Cells) kann eine schnelle – und damit billige – Implementierung in bestehende Design-Flows sichergestellt werden (Anspruch 9). Da in vielen Halbeiterbauelementen Füllzellen schon alleine aus Gründen der Erzielung einer hinreichenden Verdrahtbarkeit integriert werden müssen, können die dabei ohnehin vorhandenen Gatekapazitäten als Stützkapazitäten genutzt werden.

Nachfolgend wird ein Ausführungsbeispiel des erfindungsgemäßen Halbleiterbauelements anhand der Zeichnung näher erläutert.
Es zeigt:
1 eine Querschnitts-Darstellung eines n-MOS Transistors nach Stand der Technik
2 eine Darstellung eines Ausführungsbeispiels der Erfindung in Draufsicht
3 ein elektrisches Ersatzschaltbild des Ausführungsbeispiels der Erfindung
In 1 ist ein n-MOS Transistor gezeigt. In einem p-dotierten Halbleitersubstrat HS sind zwei n⁺ – dotierte Bereiche als Source S und Drain D eingebracht. Über einem Gateoxid GOX befindet sich das Gate G. Source S, Drain D und Gate G werden über jeweils zugehörige Kontakte V_S, V_D und V_G an die Oberfläche einer Verdrahtungsebene eines Halbleiterbaulements geführt, um zur weiteren Verdrahtung zur Verfügung zu stehen.
Aufgrund der vorhandenen Geometrie stellt sowohl die Anordnung von Drain D gegenüber Gate G als auch die Anordnung von Source S gegenüber G jeweils eine Kapazität dar.
In 2 ist ein Ausführungsbeispiel der Erfindung anhand der Draufsicht auf eine Füllzelle F dargestellt. Ein p-dotiertes Halbleitersubstrat HS weist eine n⁺-Wanne (n⁺-well) NW auf. Für die Funktionalität der hier beschriebenen Stützkapazität ist diese n⁺-Wanne NW nicht erforderlich, aus Gründen der Einheitlichkeit und der zusätzlichen Sperrschichtkapazität weicht man jedoch nicht vom Standard-Zellenlayout ab. Gleiches gilt für Diffusionsgebiete DIFF₁ und DIFF₂. Außerhalb der n⁺-Wanne NW befindet sich ein als Kapazität genutzter n-MOS Transistor mit Source S, Drain D und Gate G. Die Anordnung des Diffusionsgebiet DIFF₃ trägt zur Maximierung des Kapazitätswertes der Kapazität K bei. Ein z. B. aus Polysilizium bestehender Gatekontakt V_G ist an ein Verbindungselement VE geführt. Durch entsprechende geometrische Überlappung wird eine effektive Kapazität K zwischen Gate G und Source S sowie zwischen Gate G und Drain D realisiert. Weiterhin ist mittels einer Metallisierung M₁ eine erste Versorgungsspannung V_SS sowohl an den Sourceanschluß V_S als auch an den Drainanschluß V_D des Transistors geführt, während eine zweite Versorgungsspannung V_DD mittels einer Metallisierung M₂ am Verbindungselement VE anliegt.
3 zeigt ein vereinfachtes Ersatzschaltbild des Ausführungsbeispiels nach 2. Das als thermische Sollbruchstelle wirkende Verbindungselement VE befindet sich in Serie geschaltet zur Kapazität K. Eine erste Versorgungsspannung V_SS ist an die Kapazität K geführt, eine zweite Versorgungsspannung V_DD liegt am Verbindungselement VE an.

D: Drain
DIFF_i: i-tes Diffusionsgebiet
F: Füllzelle
G: Gate
GOX: Gateoxid
HS: Halbleitersubstrat
K: Kapazität
M_i: i-te Metallisierung
NW: n-Wanne
n⁺: n⁺-dotierter Bereich
p: p-dotierter Bereich
S: Source
VE: Verbindungselement
V_DD: erster Versorgungsspannungsanschluss
V_SS: zweiter Versorgungsspannungsanschluss
V_D: Anschluss Source
V_S: Anschluss Drain
V_G: Anschluss Gate

Claims

Halbleiterbauelement mit mindestens einem Dünnoxidtransistor, dessen Gate mittels eines Verbindungselements an eine Versorgungsspannung angeschlossen ist, dadurch gekennzeichnet, dass das Verbindungselement eine thermische Sollbruchstelle enthält.
Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das Verbindungselement aus einem Metall oder einer Metalllegierung besteht.
Halbleiterbauelement nach Anspruch 2, dadurch gekennzeichnet, dass das Metall oder die Metalllegierung aus Aluminium, Kupfer oder einer Legierung auf Basis der vorgenannten Metalle besteht.
Halbleiterbauelement nach Anspruch 1, dadurch gekennzeichnet, dass das Verbindungselement aus Polysilizium besteht.
Halbleiterbauelement nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass das Verbindungselement in einer inneren Metallisierungsebene ausgeführt ist.
Halbleiterbauelement nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass die Dicke des Gateoxids des Dünnoxidtransistors zwischen 0,5 und 3 nm liegt.
Halbleiterbauelement nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass Source und Drain des Dünnoxidtransistors miteinander elektrisch leitfähig verbunden sind.
Halbleiterbauelement nach einem der vorgehenden Ansprüche, dadurch gekennzeichnet, dass der Dünnoxidtransistor Teil einer Standardzellenbibliothek ist.
Halbleiterbauelement nach Anspruch 8, dadurch gekennzeichnet, dass die Standardzelle eine Füllzelle ist.